KR20110077617A - 반도체 소자의 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 커패시터의 특성을 향상시킬 수 있는 반도체 소자의 커패시터의 제조방법에 관한 것으로,
본 발명에 따른 반도체 소자의 커패시터 제조방법은 트랜지스터층 및 메탈층이 형성된 반도체 기판의 메탈층 상에 하부전극을 형성하는 단계와, 상기 하부전극의 소정 영역만을 가리는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 포함한 상기 하부전극 전면에 절연막을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하고, 상기 절연막 상의 상부전극 영역에 상부전극을 형성하는 단계와, 상기 상부전극을 포함한 상기 절연막 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 식각하여 각각 하부전극 및 상부전극과 연결되는 제 1 및 제 2 비아홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
절연막, 포토레지스트 패턴
Description
본 발명은 반도체 소자의 커패시터에 관한 것으로, 특히, 커패시터의 특성을 향상시킬 수 있는 반도체 소자의 커패시터의 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 기술에 의해 아날로그 캐패시터(Capacitor)가 로직 회로와 함께 집적화된 반도체 소자가 연구 개발되어 제품으로 사용되고 있다. CMOS(Complementary Metal Oxide Silicon) 로직에서 사용되는 아날로그 캐패시터는 피아이피(Polysilicon Insulator Polysilicon, PIP) 또는 엠아이엠(Metal-Insulator-Metal, MIM) 형태가 주로 사용된다.
이러한 PIP 또는 MIM 캐패시터는 MOS형 캐패시터나 정션(Junction) 캐패시터와는 달리 바이어스에 독립적이므로 정밀성이 요구된다. 일반적으로 캐패시터가 PIP 구조일 경우에는 상부 전극 및 하부 전극을 도전성 폴리실리콘(Polysilicon)으로 사용하기 때문에 상부 전극 및 하부 전극과 유전체 박막 계면에서 산화 반응이 일어나 자연 산화막이 형성되어서 이에 따라, 전체 정전용량(Capasitance)이 낮아진다. 또한, 폴리 실리콘(Poly Silicon)층에 형성되는 공핍층(Depletion region)으 로 인하여 정전용량이 낮아지게 되는 문제점이 있다. 따라서 PIP 캐패시터는 고속 및 고주파 동작에 적합하지 않다.
이를 해결하기 위해 상부 전극 및 하부 전극을 모두 금속층으로 형성하는 MIM(Metal/Insulator/Metal) 캐패시터가 적용되었다. MIM 캐패시터는 비저항이 작고 내부에 공핍에 의한 기생 캐패시터가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다.
일반적으로 MIM 캐패시터는 비아 홀(Via hole)에서 형성되는 형태에서 금속 탑 플레이트 형태로 이루어지고 있으며, 디바이스(device)의 집적화가 이루어지면서 DUV를 사용하는 미세 선폭 금속 공정에서도 MIM 공정이 도입되고 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 커패시터의 특성을 향상시킬 수 있는 반도체 소자의 커패시터의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 반도체 소자의 커패시터 제조방법은 트랜지스터층 및 메탈층이 형성된 반도체 기판의 메탈층 상에 하부전극을 형성하는 단계와, 상기 하부전극의 소정 영역만을 가리는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 포함한 상기 하부전극 전면에 절연막을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하고, 상기 절연막 상의 상부전극 영역에 상부전극을 형성하는 단 계와, 상기 상부전극을 포함한 상기 절연막 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 식각하여 각각 하부전극 및 상부전극과 연결되는 제 1 및 제 2 비아홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 커패시터 제조방법은 비아홀 형성을 위한 식각 공정시 절연막에서의 Hf02의 부산물(By-product)에 의한 영향을 사전에 제거함으로써 제 1 비아홀이 상부전극과 연결되는 제 2 비아홀과 동일한 바닥면 CD(Critical Dimesion) 감소가 없는 프로파일(Profile)을 가지게 된다. 또한, 이로 인해 커패시터의 특성을 향상시킬 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두 고자 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 반도체 소자의 커패시터의 제조방법에 관하여 상세히 설명하기로 한다.
도 1 내지 5는 본 발명에 따른 반도체 소자의 커패시터 제조 공정을 도시한 단면도이다.
여기서, 도 1 내지 5에서는 전체 반도체 소자 중 본 발명과 관련된 영역만을 도시하였다. 이외의 영역은 일반적인 반도체 소자와 동일한 구성을 가지므로 도시를 생략하기로 한다.
먼저, 도 1에 도시된 바와 같이, 반도체 기판(100) 상에 일반적인 반도체 소자의 공정을 통해 복수개의 트랜지스터(미도시)를 포함하는 트랜지스터층(미도시)과 복수개의 메탈(115)을 포함하는 메탈층(120)을 형성한다. 여기서는 메탈층(120)이 한층만 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 더 늘어나게 형성할 수 있다.
이후, 메탈층(120) 상에 커패시터의 하부전극(140)을 형성한다. 이때, 하부전극(140)은 Ti/TiN, Al 및 Ti/TiN로 형성된 경우를 예로서 설명하지만, Al, Ti/Al/Ti/TiN, Ti/Al/TiN, Ti/TiN/Al/Ti, Ti/TiN/Al/TiN, Cu, TaN/Cu/TaN 등의 구조를 사용할 수도 있다.
이어서, 하부전극(140) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 후속공정에서 형성되는 비아홀이 형성되는 영역에 대응되는 영역만을 가리는 포토레지스트 패턴(150)을 형성한다. 그리고나서, 포토레지스트 패턴(150)을 포 함하는 하부전극(140) 전면에 커패시터의 인슐레이터에 해당하는 절연막(Insulator)(160)을 형성한다. 이때, 절연막(160)은 Al203/Hf02/Al203을 ADL(Atomic Layer Deposition) 방식으로 증착한다.
다음으로, 도 2에 도시된 바와 같이, 포토레지스트 패턴(150) 및 포토레지스트 패턴(150)을 둘러싼 절연막(160)을 선택적으로 제거한 후, 절연막(160) 상에 TiN을 이용하여 커패시터의 상부전극용 금속막(180)을 형성한다. 여기서, 포토레지스트 패턴(150) 및 절연막(160)을 선택적으로 제거함으로써 후속공정에서 비아홀이 생길 영역만은 하부전극(140)을 노출하게 된다.
이어서, 도 3에 도시된 바와 같이, 상부전극용 금속막(180) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 상부전극이 형성될 영역만을 가리는 포토레지스트 패턴(미도시)을 형성한다. 그리고, 포토레지스트 패턴을 마스크로 이용한 RIE 공정을 통해 노출된 상부전극용 금속막(180)을 선택적으로 식각하여 상부전극(180a)를 형성한다. 이때, 하부전극(140) 상에 절연막(160)은 상부전극용 금속막(180)과 충분한 선택비를 갖기 때문에 상부전극용 금속막(180)의 식각 공정 동안 식각되지 않는다.
이후, 도 4에 도시된 바와 같이, 상부전극(180a)이 형성된기판 상에 층간절연막(220)을 HDP USG/Cap PE-TEOS를 이용하여 형성하고, CMP(Chemical mechanical polishing) 공정을 통해 평탄화한다.
그리고, 도 5에 도시된 바와 같이, 층간절연막(220)을 식각하여 상부전 극(180a) 및 하부전극(140)의 소정영역을 노출시키는 제 1, 2 비아홀(V1,V2)를 형성한다.
이때, 제 1 비아홀(V1)은 절연막(160)이 없는 영역에 형성되기 때문에 제 1, 2 비아홀(V1, V2) 형성을 위한 식각 공정시 절연막에서의 Hf02의 부산물(By-product)에 의한 영향을 사전에 제거함으로써 제 1 비아홀(V1)은 상부전극(180a)과 연결되는 제 2 비아홀(V2)와 동일한 바닥면 CD(Critical Dimesion) 감소가 없는 프로파일(Profile)을 가지게 된다.
즉, 일반적인 반도체 소자 제조 공정에서 비아홀 식각 공정 시에 하부전극 상부에 존재하는 Hf02의 부산물(By-product)에 의한 영향으로 선택비가 저하되어 하부전극 로스(Loss) 및 바닥면 CD 감소가 발생하게 되어 상부전극에서의 비아홀과 상이한 비아홀 프로파일을 형성하게 되는 문제점을 본원발명은 방지할 수 있다. 이러한 방지로 인해 커패시터의 특성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1 내지 도 5는 본 발명에 따른 반도체 소자의 커패시터 제조 공정을 도시한 단면도.
Claims (6)
- 트랜지스터층 및 메탈층이 형성된 반도체 기판의 메탈층 상에 하부전극을 형성하는 단계와,상기 하부전극의 소정 영역만을 가리는 포토레지스트 패턴을 형성하는 단계와,상기 포토레지스트 패턴을 포함한 상기 하부전극 전면에 절연막을 형성하는 단계와,상기 포토레지스트 패턴을 제거하고, 상기 절연막 상의 상부전극 영역에 상부전극을 형성하는 단계와,상기 상부전극을 포함한 상기 절연막 전면에 층간절연막을 형성하는 단계와,상기 층간절연막을 선택적으로 식각하여 각각 하부전극 및 상부전극과 연결되는 제 1 및 제 2 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1항에 있어서,상기 포토레지스트 패턴을 제거하는 단계는상기 포토레지스트 패턴 및 상기 포토레지스트 패턴을 둘러싸는 절연막을 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1항에 있어서,상기 포토레지스트 패턴을 제거하는 단계는상기 포토레지스트 패턴을 제거한 영역은 하부전극이 노출되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1항에 있어서,상기 하부전극의 소정 영역만을 가리는 포토레지스트 패턴을 형성하는 단계는상기 하부전극과 연결되는 제 1 비아홀에 대응되는 상기 절연막의 영역만을 가리는 포토레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1항에 있어서,상기 제 1 비아홀은 상기 포토레지스트 패턴이 제거된 영역의 상기 하부전극과 연결되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
- 제 1항에 있어서,상기 절연막은 Al203/Hf02/Al203을 ADL(Atomic Layer Deposition) 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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