CN105074916B - 具有增强电容的金属-氧化物-金属(mom)电容器 - Google Patents

具有增强电容的金属-氧化物-金属(mom)电容器 Download PDF

Info

Publication number
CN105074916B
CN105074916B CN201480010663.XA CN201480010663A CN105074916B CN 105074916 B CN105074916 B CN 105074916B CN 201480010663 A CN201480010663 A CN 201480010663A CN 105074916 B CN105074916 B CN 105074916B
Authority
CN
China
Prior art keywords
electrode
metal
conductive gate
contact
mom capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201480010663.XA
Other languages
English (en)
Other versions
CN105074916A (zh
Inventor
X·李
B·杨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN105074916A publication Critical patent/CN105074916A/zh
Application granted granted Critical
Publication of CN105074916B publication Critical patent/CN105074916B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/88—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种特定的金属‑氧化物‑金属(MOM)电容器器件包括耦合至基板的导电栅极材料。该MOM电容器器件进一步包括耦合至该导电栅极材料的第一金属结构。该MOM电容器器件进一步包括耦合至该基板且邻近第一金属结构的第二金属结构。

Description

具有增强电容的金属-氧化物-金属(MOM)电容器
相关申请的交叉引用
本申请要求共同拥有的于2013年3月5日提交的美国非临时专利申请No.13/784,895的优先权，该非临时专利申请的内容通过援引全部明确纳入于此。
领域
本公开一般涉及半导体器件中的金属-氧化物-金属(MOM)电容器。
相关技术描述
技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。另外，此类无线电话包括能处理可执行指令的电子设备(诸如处理器)，可执行指令包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括相当强的计算能力。
电子设备可包括无源组件，诸如电感器、电阻器和电容器，它们被广泛用于集成电路(IC)的调谐、滤波、阻抗匹配、和增益控制。在各种类型的电容器当中，金属-氧化物-金属(MOM)电容器被用在模拟调谐电路、开关电容器电路、滤波器、谐振器、上变频和下变频混频器、以及模/数(A/D)转换器中。此类应用中的电容器的挑战包括使MOM电容器提供较大电容值或者维持电容水平而同时占据IC的较小表面积。
概述
在使用互补金属氧化物半导体(CMOS)制造工艺来形成的常规金属-氧化物-金属(MOM)电容器中，电极可包括形成在基板上的多个金属层。常规MOM电容器的电容可基于毗邻电极对的电容，包括毗邻电极对中的每一金属层之间的电容。增大常规MOM电容器的电容而不增加常规MOM电容器的表面积(即，“占用空间”)的一种方式是通过在电极中包括导电栅极材料或触点金属。例如，通过包括导电栅极材料，可在该导电栅极材料与毗邻电极的导电栅极材料之间形成附加电容。可类似地在毗邻电极的两个触点金属部分之间形成附加电容。为了进一步增大常规MOM电容器的电容，可添加附加电极。然而，常规MOM电容器的表面积可能受与CMOS制造工艺相关联的设计规则的约束，这可能阻碍常规MOM电容器在没有不期望的表面积增加的情况下达成特定电容。
根据本公开形成的MOM电容器包括连接至基板的电极对以相比于常规MOM电容器实现增强的电容。例如，第一电极对可包括皆连接至(例如，接触或“延伸”至)基板的第一电极和第二电极，由此相比于包括不“延伸”至基板的电极的MOM电容器形成附加电容。
此外，第一电极和第二电极的材料可被选择成使得第一电极与第二电极之间的距离基本等于一个或多个制造设计规则(例如，CMOS制造设计规则)所定义的“最小”允许距离。例如，根据设计规则，导电栅极材料与触点金属之间的允许距离可小于两个毗邻触点金属或两个毗邻导电栅极材料之间的允许距离。因此，通过在第一电极中包括导电栅极材料以及在第二电极中包括触点金属，第一电极与第二电极之间的距离可以减小，由此实现MOM电容器的电极对的更高密度。相应地，减小第一电极与第二电极之间的距离可增大MOM电容器的电容并实现MOM电容器的表面积减小，这可实现MOM电容器的高电容而不会超过由MOM电容器的设计所指定的特定表面积。
在特定实施例中，一种MOM电容器器件包括耦合至基板的导电栅极材料。该MOM电容器器件进一步包括耦合至该导电栅极材料的第一金属结构。该MOM电容器器件进一步包括耦合至该基板且邻近第一金属结构的第二金属结构。通过使用通孔结构来将第一金属结构耦合至第一较高金属结构。
在另一特定实施例中，一种形成MOM电容器器件的方法包括形成第一电极。第一电极包括导电栅极材料。该方法进一步包括形成第二电极。第二电极包括触点金属。第二电极邻近第一电极。
在另一特定实施例中，一种MOM电容器器件包括耦合至基板的用于实现电荷累积的第一装置。用于实现电荷累积的第一装置包括导电栅极材料。该MOM电容器器件进一步包括耦合至基板的用于实现电荷累积的第二装置。用于实现电荷累积的第二装置包括触点金属。用于实现电荷累积的第二装置邻近用于实现电荷累积的第一装置。
在另一特定实施例中，一种非瞬态计算机可读介质包括处理器可执行指令，这些指令在由处理器执行时使该处理器发起制造MOM电容器器件。该MOM电容器器件通过形成第一电极来制造。第一电极包括导电栅极材料。该MOM电容器器件进一步通过形成第二电极来制造。第二电极包括触点金属。第二电极邻近第一电极。
由至少一个所公开的实施例提供的一个特定优点在于MOM电容器的与常规MOM电容器相比增强的电容。例如，通过在MOM电容器的电极中包括导电栅极材料和触点金属两者，MOM电容器的电容可增大(例如，MOM电容器的电容包括导电栅极材料与触点金属之间的电容)。进一步，由于导电栅极材料与触点金属之间的距离(例如，栅极到触点“间距”)小于两个毗邻导电栅极材料之间的距离(例如，栅极到栅极间距)或两个毗邻触点金属之间的距离(例如，触点到触点间距)，因此导电栅极材料与触点金属的交替布置实现了MOM电容器的与导电栅极材料和触点金属的其他配置相比减小的表面积。另外，MOM电容器的电容进一步基于电极之间的距离(例如，栅极到触点间距)而增强。
本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括下述章节：附图简述、详细描述以及权利要求。
附图简述
图1是解说金属-氧化物-金属(MOM)电容器的特定实施例的示图；
图2是解说布置在绝缘基板上的MOM电容器的特定实施例的透视图；
图3是解说布置在硅基板上的MOM电容器的特定实施例的透视图；
图4是解说MOM电容器的俯视图的特定实施例的示图；
图5是形成MOM电容器的方法的第一解说性实施例的流程图；
图6是形成MOM电容器的方法的第二解说性实施例的流程图；
图7是形成MOM电容器的方法的第三解说性实施例的流程图；
图8是形成MOM电容器的方法的第四解说性实施例的流程图；
图9是形成MOM电容器的方法的第五解说性实施例的流程图；
图10是包括MOM电容器的通信设备的框图；以及
图11是用于制造包括MOM电容器的电子设备的制造过程的特定解说性实施例的数据流图。
详细描述
参照图1，描绘了金属-氧化物-金属(MOM)电容器的特定实施例并将其一般地标示为100。MOM电容器100包括形成在基板102上的第一电极140和第二电极142。
第一电极140包括耦合至基板102的导电栅极材料104。例如，导电栅极材料104可经由如图1中描绘的居间栅极电介质层103耦合至基板102。第一电极140还包括第一金属结构106，其包括导电栅极材料104。例如，第一金属结构106可完全由导电栅极材料104形成，或者第一金属结构106的下部可包括导电栅极材料104，而第一金属结构106的上部(例如，与互补金属氧化物半导体(CMOS)设计相关联的“金属0”层本地连接)可由与下部不同的金属或材料形成。第一金属结构106通过第一通孔结构108耦合至第一较高金属结构110(例如，“金属1”层结构)。作为解说，第一较高金属结构110可包括半导体器件的一个或多个较高金属层中的一条或多条金属线。
第二电极142包括耦合至基板102的第二金属结构112。例如，如图1中所示，第二金属结构112包括耦合至基板102的触点金属120。触点金属120可包括适于用作晶体管的触点(诸如晶体管的源极触点或漏极触点)的金属。在特定实施例中，导电栅极材料104和触点金属120是不同材料。例如，导电栅极材料104可以是金属栅极氮化钛(TiN)膜，而触点金属120可以是钨。将钨用于触点金属120可减少进入到基板102中的铜扩散。第二金属结构112可完全由触点金属120形成，或者可具有由触点金属120形成的下部和由另一导电材料(诸如铜)形成的上部(例如，“金属0”层本地连接)。第二金属结构112通过第二通孔结构114耦合至第二较高金属结构116(例如，“金属1”层结构)。作为解说，第二较高金属结构116可包括半导体器件的一个或多个较高金属层中的一条或多条金属线。
在操作期间，第一电极140和第二电极142可各自根据相应的电压来偏置，并且第一电极140可传导电荷(例如，第一电极140和第二电极142可对应于平板电容器中的导电极板)。第一电极140和第二电极142之间可存在电容。例如，该电容可包括基于第一较高金属结构110与第二较高金属结构116之间的第一电容、第一通孔结构108与第二通孔结构114之间的第二电容、以及第一金属结构106的至少一部分与第二金属结构112的至少一部分之间的第三电容的电容C1。电容C1可对应于不包括延伸至基板102的电极(例如，包括耦合至基板102的导电栅极材料或包括耦合至基板102的触点材料的电极)的常规MOM电容器的电容。MOM电容器100的电容还包括第一金属结构106的包括导电栅极材料104的部分与第二金属结构112的包括触点金属120的部分之间的电容C2。由此，由于第一电极140和第二电极142延伸到基板102，因此MOM电容器100的电容(例如，C1和C2)增大，而不会增加MOM电容器100在基板102上的占用空间(例如，表面积)。
此外，由于第一电极140包括导电栅极材料104而第二电极142包括触点金属120，因此MOM电容器100与其中两个毗邻电极各自包括导电栅极材料或者其中两个毗邻电极各自包括触点材料的配置相比具有增大的电容。作为解说，包括导电栅极材料104的第一金属结构106和包括触点金属120的第二金属结构112可根据常规晶体管制造工艺来形成。例如，导电栅极材料104和/或栅极电介质层103可根据常规晶体管栅极形成工艺来形成，而触点金属120可根据常规晶体管源极和/或漏极触点金属沉积和形成来形成。例如，导电栅极材料104和触点金属120可根据CMOS制造工艺被沉积和图案化(例如，在用于形成半导体器件的其他组件的CMOS制造工艺期间)。
另外，通过在第一电极140中包括导电栅极材料104且通过在第二电极142中包括触点金属120，第一电极140与第二电极142之间的距离可基本等于“最小”允许栅极到触点间距130。最小栅极到触点间距130可由一个或多个制造设计规则(诸如由行业标准或由特定制造设施指定的设计规则)定义成小于最小允许触点到触点间距134或最小允许栅极到栅极间距132。例如，最小允许触点到触点间距134可与触点金属120和包括触点金属的第三电极138之间的间距相关联。最小允许栅极到栅极间距132可与导电栅极材料104和包括导电栅极材料的第四电极136之间的间距相关联。结果，基于设计规则，第一电极140与第二电极142之间的距离可小于其中毗邻电极包括触点金属120(且受最小允许触点到触点间距134限制)的其他配置、或其中毗邻电极包括导电栅极材料104(且受最小允许栅极到栅极间距132限制)的配置中将有可能的距离。
如将领会的，通过在第一电极140中包括导电栅极材料104且在第二电极142中包括触点金属120，MOM电容器100可有利地根据电极之间基于设计规则可用的最小允许距离来配置。通过在第一电极140与第二电极142之间具有减小的距离，电极140与142之间的电容(例如，C1+C2)可基于减小的距离而增大。此外，通过在第一电极140与第二电极142之间具有减小的距离，MOM电容器100的占用空间(例如，表面积)与其他配置(例如，毗邻电极各自包括导电栅极材料104或者各自包括触点金属120)相比可以减小。
图2是示出布置在基板211上的金属-氧化物-金属(MOM)电容器200的特定实施例的透视图。MOM电容器200可以是图1的MOM电容器100。MOM电容器200包括第一层(基板211上的第一层)，第一层包括第一电极部分207、栅极结构208、间隔结构209、以及第一电介质部分210(描绘为第一电极部分207与间隔结构209之间的透明部分)。第一电极部分207可以是图1的第二金属结构112的包括触点金属120的触点部分，而栅极结构208可以是图1的第一金属结构106的包括导电栅极材料104的部分。MOM电容器200包括第二层(例如，布置在第一层上的“金属0”层本地连接)，第二层包括第二电极部分205和第二电介质部分206(描绘为第二电极部分205之间的透明部分)。第二电极部分205可以是图1的第一金属结构106的上部和第二金属结构112的上部。MOM电容器200包括连接层(例如，布置在第二层上的“通孔0”层)，该连接层包括导电连接部分203和电介质连接部分204(描绘为导电连接部分203之间的透明部分)。导电连接部分203可以是图1的第一通孔结构108和第二通孔结构114。MOM电容器200包括第三层(例如，布置在连接层上的“金属1”层)，第三层包括第三电极部分201和第三电介质部分202(描绘为第三电极部分201之间的透明区域)。第三电极部分201可以是图1的第一较高金属结构110和第二较高金属结构116。MOM电容器200可形成在基板211的浅沟槽隔离(STI)层上。(在与基板211垂直的方向上)从第一层延伸至第三层的导电结构可形成电极140、142和212-214。图2中所示的电极140、142和212-214的数量是解说性的；可使用附加电极或更少电极。
在第一层中，第一电极部分207和栅极结构208可并行交替地布置在基板211上且间隔基本相等距离。第一电极部分207与栅极结构208之间的距离可对应于图1的最小允许栅极到触点间距130，并且可基于设计规则。第一电介质部分210可包括布置在第一电极部分207与栅极结构208之间的电介质材料。在第二层中，第二电极部分205可并行地布置且间隔基本相等距离。第二电介质部分206可包括布置在第二电极部分205之间的电介质材料。第二电极部分205可布置在第一电极部分207和栅极结构208上。通过使用栅极结构208和第一电极部分207，MOM电容器200可延伸至基板211。
在第三层中，第三电极部分201可并行地布置且间隔基本相等距离。第三电介质部分202可包括布置在第三电极部分201之间的电介质材料。导电连接部分203可布置在第二电极部分205之上以及布置在第二电极部分205与第三电极部分201之间。导电连接部分203可包括宽度和长度小于或等于相应的第三电极部分201的宽度和长度的通孔结构，诸如沟槽通孔。
基板211可包括基本非导电材料部分，诸如浅沟槽隔离(STI)类型材料部分。在一特定实施例中，基板211可包括氧化物材料。MOM电容器200的第一层(包括栅极结构208)可布置在该STI类型材料部分之上。
电极140、142和212-214可替换地被互连以形成由第一电极连接器连接的第一组电极和由第二电极连接器连接的第二组电极，如参照图3进一步描述的。第一电极连接器可被耦合成接收第一信号源，而第二电极连接器可被耦合成接收第二信号源。此类构造可形成具有并行地连线的电容器(例如，由电极142和212、214形成的第一电容器极板以及由电极140和213形成的第二电容器极板)的MOM电容器，如以下进一步描述的。
在操作期间，第一信号源和第二信号源可导致在第一电极连接器与第二电极连接器之间出现电压差。例如，可在电极140与电极142之间出现电压差。该电压差可导致电极140与电极142充当平板电容器。电极140、142和212-214中的每一组电极可基于该电压差而充当电容器极板。
MOM电容器200的电容可基于若干分量。例如，该电容的第一分量可以是第一电极部分207与栅极结构208之间的第一电容。该电容的第二分量可以是第二电极部分205之间的第二电容。该电容的第三分量可以是第三电极部分201之间的第三电容。基于交替地布置在MOM电容器200内的每一组电极(例如，每一组栅极结构208和第一电极部分207)，该电容可包括与第一电容、第二电容和第三电容类似的附加分量。
通过使电极140、142和212-214延伸至基板211(例如，包括电极142中的第一电极部分207且包括电极140中的栅极结构208)，MOM电容器200的电容与不使电极延伸至基板211的常规MOM电容器相比可以增大。例如，在特定实施例中，相比于不使电极延伸至基板211的常规MOM电容器(例如，不包括栅极结构208和第一电极部分207的常规MOM电容器)，使用基板211的相同表面积(“占用空间”)，该电容中由第一电极部分207和栅极结构208形成的第一分量可使MOM电容器200的电容增大约18％。
在另一特定实施例中，该电容中由第一电极部分207和栅极结构208形成的第一分量可使MOM电容器200的占用空间(例如，表面积)比常规MOM电容器(例如，没有交替且并行地布置栅极结构208和第一电极部分207的常规MOM电容器)的占用空间小约18％，同时仍提供基本相似的电容。例如，MOM电容器200的较小占用空间可基于栅极结构208与第一电极部分207之间的最小允许栅极到触点间距。通过将栅极结构208与第一电极部分207之间的距离减小至最小允许栅极到触点间距，MOM电容器200的电容可基于减小的距离而进一步增大。
参照图3，透视图示出了布置在半导体基板(诸如基板302的硅部分)上的MOM电容器300的特定实施例。MOM电容器300包括图2的第一电极部分207(例如，触点部分)、栅极结构208、间隔结构209、第一电介质部分210、第二电介质部分205(例如，“金属0”层本地连接)、第二电介质部分206、导电连接部分203(例如，“通孔0”层)、电介质连接部分204、第三电极部分201(例如，“金属1”层结构)、以及第三电介质部分202。栅极结构208可经由电绝缘层(诸如高介电常数(例如，高K)材料层或栅极氧化物层301)与基板302的硅部分隔离开。MOM电容器300还可包括图2的电极140、142和212-214，并且电极140、142和212-214可连接至第一电极连接器和第二电极连接器，如参照图2描述的。
在操作期间，施加至第一电极连接器的第一信号源和施加至第二电极连接器的第二信号源可导致在第一电极连接器与第二电极连接器之间出现电压差。该电压差可使MOM电容器300传导电荷(例如，充当平板电容器)并由此在MOM电容器300中引入电容。MOM电容器300的电容可基于若干分量，诸如参照图2描述的第一电容、第二电容、和第三电容。基于交替地布置在MOM电容器300内的每一组电极140、142和212-214(例如，每一组栅极结构208和第一电极部分207)，该电容可包括与第一电容、第二电容和第三电容类似的附加分量。
MOM电容器300的电容可进一步包括基于在基板302的硅部分上形成MOM电容器300的附加分量。例如，基板302的硅部分内的金属-氧化物-硅(MOS)栅极结构可导致跨栅极氧化物层301的第一附加栅极电容(Cg)以及在栅极氧化物层301与第一电极部分207之间由于电荷累积引起的第二附加结电容(Cj)。在特定实施例中，栅极结构208可以是与基板阱以及MOS结构(例如，MOM电容器300)的结相同类型的材料。在该特定实施例中，栅极结构208被充分偏置，以使得MOM电容器300在累积模式中操作，由此增加栅极电容(Cg)而不增加结电容(Cj)。
如图3中解说的，MOM电容器300被沉积在基板302的硅部分上而非基板211的STI部分上。另外，栅极氧化物层301被沉积在基板302的硅部分与栅极结构208之间。此类构造可为MOM电容器300提供附加电容。该附加电容可基于通过栅极结构208充当第一电极以及第一电极部分207充当第二电极来形成的电容器。在特定实施例中，栅极氧化物层301和基板302的硅部分可充当第一电极与第二电极之间的电介质MOM电容器300可提供比图2的MOM电容器200更大的电容(例如，包括Cg的电容)，而图2的MOM电容器200可提供与图3的MOM电容器300相比增强的高频特性。例如，将MOM电容器200布置在基板211的STI类型材料部分上可减少经由MOM电容器200的高频(例如，大于1GHz)信号降级或高频信号损耗。
参照图4，描绘了示出MOM电容器的俯视图的示图并将其一般地标示为400。MOM电容器400可包括图2的MOM电容器200或图3的MOM电容器300。MOM电容器400包括电极140、142和212-214、第一电极连接器401以及第二电极连接器402。电极140、142和212-214可以是图2的电极140、142和212-214或图3的电极140、142和212-214。
第一电极连接器401可将电极212、142和214耦合至第一信号源。第二电极连接器402可将电极213和140耦合至第二信号源。此类连接可形成具有多个并行电容器连接的MOM电容器，诸如MOM电容器400。例如，第一信号源和第二信号源可导致在电极140与电极142之间出现电压差。该电压差可导致电极140与电极142传导电荷(例如，充当平板电容器的电容器极板)。电极140、142和212-214中的每一组电极(例如，电极212和140、电极140和142、电极142和213、以及电极213和214)可基于该电压差而充当常规电容器。
参照图5，描绘了形成MOM电容器的方法的第一解说性实施例的流程图并将其一般地标示为500。该MOM电容器可包括图1的MOM电容器100、图2的MOM电容器200、图3的MOM电容器300、或图4的MOM电容器400。方法500的一个或多个操作可由集成到电子设备中的处理器来发起，如参照图10进一步描述的。
方法500包括在502形成第一电极。第一电极包括导电栅极材料。导电栅极材料可以是图1的导电栅极材料104、图2的栅极结构208、或图3的栅极结构208。在特定实施例中，第一电极可布置在基板上。基板可以是图1的基板102、图2的基板211的STI部分、或图3的基板302的硅部分。第一电极可通过在基板上沉积导电栅极材料来形成。导电栅极材料可使用薄膜沉积工艺来沉积，诸如化学气相沉积(CVD)工艺、旋涂工艺、等离子体增强化学气相沉积(PECVD)工艺、物理气相沉积(PVD)工艺、或原子层沉积(ALD)工艺，继之以化学机械平坦化(CMP)工艺。第一电极的附加上部可使用类似工艺用不同材料来形成。
在504，形成第二电极。第二电极包括触点金属。触点金属可以是图1的第二金属结构112的包括触点金属120的部分、图2的第一电极部分207、或图3的第一电极部分207。第一电极邻近第二电极。触点金属可通过使用薄膜沉积工艺继之以CMP工艺以沉积触点金属来形成。第二电极的附加上部可使用类似工艺用相同或不同材料来形成。
通过在第一电极中包括导电栅极材料且在第二电极中包括触点金属，通过方法500形成的MOM电容器可有利地根据电极之间基于设计规则可用的最小允许距离来配置。通过在第一电极与第二电极之间具有减小的距离，第一电极与第二电极之间的电容可基于减小的距离而增大。此外，通过在第一电极与第二电极之间具有减小的距离，MOM电容器的占用空间(例如，表面积)与其他配置(例如，毗邻电极各自包括导电栅极材料或者各自包括触点金属)相比可以减小。
参照图6，描绘了形成MOM电容器的方法的第二解说性实施例的流程图并将其一般地标示为600。该MOM电容器可包括图1的MOM电容器100、图2的MOM电容器200、图3的MOM电容器300、或图4的MOM电容器400。
方法600包括在601，形成绝缘基板(例如，硅晶片)的浅沟槽隔离(STI)部分并从该STI部分开始制造MOM电容器。该绝缘基板可以是图1的基板102或图2的基板211的STI部分。该STI部分可通过蚀刻沟槽并执行薄膜沉积工艺来形成，薄膜沉积工艺诸如化学气相沉积(CVD)工艺、旋涂工艺、等离子体增强化学气相沉积(PECVD)工艺、或高密度等离子体化学气相沉积(HDPCVD)工艺，继之以化学机械平坦化(CMP)工艺。
在602，在该基板的STI部分上形成高K电介质层和虚栅极层。高K电介质层可以是氧化物层，诸如图3的栅极氧化物层301、或图1的居间栅极电介质层103。在特定实施例中，虚栅极层可包括在CMOS晶体管制造期间使用的栅极材料，诸如多晶硅膜。虚栅极层可通过薄膜沉积工艺来形成，诸如CVD工艺或PECVD工艺，继之以CMP工艺。
在603，从虚栅极层图案化虚栅极，诸如用于晶体管类型器件的阵列。在特定实施例中，可使用光刻和蚀刻工艺来图案化(例如，形成)虚栅极。虚栅极基于MOM电容器中使用的栅极结构的形状和大小被图案化。例如，虚栅极可基于图1的第一金属结构106(例如，导电栅极材料104)、图2的栅极结构208、或图3的栅极结构208被图案化。虚栅极的宽度可与这些栅极结构相关联。例如，该宽度可与图1的第一金属结构106(例如，导电栅极材料104)、图2的栅极结构208和间隔结构209、或图3的栅极结构208和间隔结构209相关联。在特定实施例中，虚栅极的宽度约为20nm。
在604，沉积并回蚀间隔层以形成间隔结构。该间隔结构可以是图2的间隔结构209或图3的间隔结构209。间隔层可由具有高介电常数的任何合适材料(诸如氮化硅(SiN))组成以增大电容。间隔层可通过薄膜沉积工艺来形成，诸如CVD工艺或PECVD工艺。在沉积间隔层之后，间隔层的厚度可与虚栅极层的厚度相当。间隔层可被回蚀(例如，通过等离子体干法蚀刻)以形成间隔结构。间隔结构可根据用于硅晶片的另一部分中的晶体管的栅极间隔结构工艺来形成。
在605，沉积第一电介质层并执行CMP工艺。第一电介质部分可沉积在基板的STI部分上。所沉积的第一电介质层可以是图2的第一电介质部分210或图3的第一电介质部分210。在特定实施例中，第一电介质层可由基于氧化硅的材料组成，诸如无掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、等离子体增强化学气相沉积(PECVD)氧化硅、或氧化物/碳化物/氧化物。在另一特定实施例中，第一电介质层可由具有高介电常数的电介质材料组成，诸如氧化钽(Ta2O5)、氧化铪(HfO2)、氮氧化铪(HfON)、钛酸锶钡(BazSr(1-z)TiO3(BST))、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(Pb(Zr,Ti)O3[PZT])、锆钛酸铅镧((Pb,La)(Zr,Ti)O3[PLZT])、钛酸铅镧((Pb,La)TiO3[PLT])、氧化钽(Ta2O5)、硝酸钾(KNO3)、氧化铝(Al2O3)、或铌酸锂(LiNbO3)。在对虚栅极、间隔层和第一电介质层执行CMP工艺之后，第一电介质层的厚度可与虚栅极层的厚度相当。在特定实施例中，可对第一电介质层、间隔层、虚栅极、或其组合执行CMP工艺以平滑表面以及使不规则地形平坦。
在606，移除虚栅极，并沉积金属以形成栅极结构，并且执行CMP工艺。例如，可经由应用湿法蚀刻工艺或等离子体蚀刻工艺来移除虚栅极以形成凹陷。可在这些凹陷中沉积金属以形成栅极结构。这些栅极结构可以是图1的第一金属结构106(例如，导电栅极材料104)、图2的栅极结构208、或图3的栅极结构208。这些栅极结构可由金属或金属合金组成，诸如氮化钛(TiN)、氮化钽(TaN)、钨(W)、铝(Al)、铝铜合金(Al-Cu)、铝钕(Al-Nd)、或铝钽(Al-Ta)。在特定实施例中，这些栅极结构可通过薄膜沉积工艺来形成，诸如ALD工艺、CVD工艺、溅射工艺、或电镀工艺。可对栅极结构执行CMP工艺以移除额外的栅极材料、平滑表面、使不规则地形平坦、或其组合。
在607，沉积蚀刻停止层。蚀刻停止层可由碳化硅(SiC)(可任选地用碳掺杂)或氮化硅(SiN)(可任选地用氮掺杂)组成。蚀刻停止层可通过薄膜沉积工艺来形成，诸如CVD工艺、PECVD工艺、或PVD工艺。
在608，在蚀刻停止层中图案化开口，在开口中沉积金属以形成第一电极部分，并且执行CMP工艺。第一电极部分可以是图1的第二金属结构112(例如，触点金属120)、图2的第一电极部分207、或图3的第一电极部分。在特定实施例中，第一电极部分可经由单镶嵌工艺(例如，在材料中图案化开口、将金属沉积到开口中、以及经由CMP工艺移除多余金属的工艺)来形成。例如，可执行光刻和蚀刻工艺以图案化与第一电极部分相对应的开口。在开口中沉积的金属可以是金属或金属合金，诸如铜(Cu)、铝铜合金(AlCu)、钽(Ta)、钛(Ti)、钨(W)、或银(Ag)。第一电极部分可通过薄膜沉积工艺来形成，诸如PVD工艺、溅射工艺、或电镀工艺。
在609，沉积第二电介质层，在第二电介质层中图案化第一电极沟槽，在第一电极沟槽中沉积金属以形成第二电极部分，并且执行CMP工艺。第二电介质层可沉积在栅极结构、第一电极部分、第一电介质层、或其组合上。第二电极部分可以是图2的第二电极部分205或图3的第二电极部分205。第二电介质层可以是图2的第二电介质部分206或图3的第二电介质部分206。在特定实施例中，第二电介质层可由基于氧化硅的材料组成，诸如无掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、等离子体增强化学气相沉积(PECVD)氧化硅、或氧化物/碳化物/氧化物。在另一特定实施例中，第二电介质层可由具有高介电常数的电介质材料组成，诸如氧化钽(Ta2O5)、氧化铪(HfO2)、氮氧化铪(HfON)、钛酸锶钡(BazSr(1-z)TiO3(BST))、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(Pb(Zr,Ti)O3[PZT])、锆钛酸铅镧((Pb,La)(Zr,Ti)O3[PLZT])、钛酸铅镧((Pb,La)TiO3[PLT])、氧化钽(Ta2O5)、硝酸钾(KNO3)、氧化铝(Al2O3)、或铌酸锂(LiNbO3)。第二电介质层可通过薄膜沉积工艺来形成，诸如CVD工艺、旋涂工艺、PECVD工艺、或HDPCVD工艺，继之以CMP工艺。在特定实施例中，第二电介质层和第一电介质层可由相同材料组成。在替换实施例中，第二电介质层和第一电介质层可由不同材料组成。
在特定实施例中，第二电极部分可经由单镶嵌工艺来形成。例如，可执行光刻和蚀刻工艺以图案化第一电极沟槽，并且可将金属沉积到第一电极沟槽中以形成第二电极部分。可执行CMP工艺以移除额外金属材料并平滑第二电极部分的表面以及使不规则地形平坦。第二电极部分可布置在第一电极部分上和栅极结构上。在第一电极沟槽中沉积的金属可以是金属或金属合金，诸如铜(Cu)、铝铜合金(AlCu)、钽(Ta)、钛(Ti)、钨(W)、或银(Ag)。第二电极部分可通过薄膜沉积工艺来沉积，诸如PVD工艺、溅射工艺、或电镀工艺。在特定实施例中，第二电极部分和第一电极部分可由相同材料组成。在替换实施例中，第二电极部分和第一电极部分可由不同材料组成。
在610，沉积并图案化第三电介质层以形成通孔沟槽和第二电极沟槽。在特定实施例中，第三电介质层可由基于氧化硅的材料组成，诸如无掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、等离子体增强化学气相沉积(PECVD)氧化硅、或氧化物/碳化物/氧化物。在另一特定实施例中，第三电介质层可由具有高介电常数的电介质材料组成，诸如氧化钽(Ta2O5)、氧化铪(HfO2)、氮氧化铪(HfON)、钛酸锶钡(BazSr(1-z)TiO3(BST))、钛酸钡(BaTiO3)、钛酸锶(SrTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(Pb(Zr,Ti)O3[PZT])、锆钛酸铅镧((Pb,La)(Zr,Ti)O3[PLZT])、钛酸铅镧((Pb,La)TiO3[PLT])、氧化钽(Ta2O5)、硝酸钾(KNO3)、氧化铝(Al2O3)、或铌酸锂(LiNbO3)。第三电介质层可通过薄膜沉积工艺来形成，诸如CVD工艺、旋涂工艺、PECVD工艺、或HDPCVD工艺，并继之以CMP工艺。在特定实施例中，第一电介质层、第二电介质层和第三电介质层可由相同材料组成。在替换实施例中，第一电介质层、第二电介质层和第三电介质层可由不同材料组成。
在特定实施例中，通孔沟槽和第二电极沟槽可在双镶嵌工艺期间形成。例如，可向第三电介质层应用光刻和蚀刻工艺以图案化通孔沟槽和第二电极沟槽。第二电极沟槽可包括用于第一电极连接器和第二电极连接器(诸如图4的第一电极连接器401和第二电极连接器402)的电极沟槽。在替换实施例中，双镶嵌工艺可由两个单镶嵌工艺代替。
在611，将金属沉积到第二电极沟槽和通孔沟槽中，对金属执行CMP工艺以形成通孔结构和第三电极部分，并沉积覆盖膜层。第三电极部分可以是图1的第一较高金属结构110和第二较高金属结构116、图2的第三电极部分201、或图3的第三电极部分201。通孔结构可以是图1的第一通孔结构108和第二通孔结构114、图2的导电连接结构203、或图3的导电连接结构203。在特定实施例中，通孔结构可以是沟槽形状的通孔。在替换实施例中，通孔结构可以是任何合适的形状，诸如杆状通孔。
在特定实施例中，通孔结构和第三电极部分可在双镶嵌工艺期间形成。可执行CMP工艺以移除额外金属、平滑第三电极部分的表面、使不规则地形平坦、或其组合。在特定实施例中，通孔结构的宽度可小于第三电极部分的宽度。在第二电极沟槽和通孔结构中沉积的金属可以是金属或金属合金，诸如铜(Cu)、铝铜合金(AlCu)、钽(Ta)、钛(Ti)、钨(W)、或银(Ag)。在特定实施例中，通孔结构、第三电极部分、第二电极部分和第一电极部分可由相同材料组成。在替换实施例中，通孔结构、第三电极部分、第二电极部分和第一电极部分可由不同材料组成。尽管描述了镶嵌工艺，但本领域普通技术人员将领会，用于形成栅极结构、第一电极部分、第二电极部分、和第三电极部分的技术可以不是镶嵌工艺；取决于所使用的材料或其他准则，可采用替换技术。
通孔结构可垂直地基本布置在第二电极部分上，而第三电极部分可垂直地基本布置在通孔结构上。第三电极部分和通孔结构可通过薄膜沉积工艺来形成，诸如PVD工艺、溅射工艺、或电镀工艺。在一特定实施例中，第三电极部分(以及对应的第二电极部分和对应的栅极结构或对应的第一电极部分)可替换地由第一电极连接器互连(以形成第一组电极部分)以及由第二电极连接器互连(以形成第二组电极部分)。各组电极部分的此类交替互连形成了具有并行连接的电容器的MOM电容器，如上参照图4描述的。
在形成第三电极部分和通孔结构之后，可沉积覆盖膜层。可沉积覆盖膜层(例如，绝缘层)以使MOM电容器与其他电路系统和器件绝缘。覆盖膜层可通过薄膜沉积工艺来形成，诸如CVD工艺、旋涂工艺、PECVD工艺、或HDPCVD工艺，继之以CMP工艺。
尽管未在图6中示出，但可在MOM电容器中形成附加电介质层、附加电极部分、以及附加通孔结构。可在沉积覆盖膜层之后经由610和611的迭代来形成附加电介质层、附加电极部分、以及附加通孔结构。
通过交替且并行地沉积栅极结构和第一电极部分，通过方法600形成的MOM电容器可根据电极之间基于设计规则可用的最小允许距离来配置。通过在栅极结构与第一电极部分之间具有减小的距离，栅极结构与第一电极部分之间的电容可基于减小的距离而增大。此外，通过在栅极结构与第一电极部分之间具有减小的距离，MOM电容器的占用空间(例如，表面积)与其他配置(例如，具有毗邻栅极结构或毗邻第一电极部分的配置)相比可以减小。
参照图7，描绘了形成MOM电容器的方法的第三解说性实施例的流程图并将其一般地标示为700。该MOM电容器可包括图1的MOM电容器100、图2的MOM电容器200、图3的MOM电容器300、或图4的MOM电容器400。
方法700包括在701，形成绝缘基板(例如，硅晶片)的硅部分并从该硅部分开始制造MOM电容器。该绝缘基板可以是图1的基板102或图3的基板302的硅部分。可在该基板的硅部分上形成电介质材料层。在一特定实施例中，电介质材料层可包括高k电介质膜(例如，氧化铪(HfO2)或氮氧化铪(HfOxN))，且源极和漏极有效区域(例如，不包括栅极区域的有效区域)可包括硅锗(SiGe)或碳化硅(SiC)。在另一特定实施例中，电介质材料层可以是氧化物层，诸如图3的栅极氧化物层301、或图1的居间电介质层103。电介质材料层可通过薄膜沉积工艺来形成，诸如热生长工艺、化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、或原子层沉积(ALD)工艺，继之以化学机械平坦化(CMP)工艺。方法700进一步包括如参照图6描述的602-611。
通过交替且并行地沉积栅极结构和第一电极部分，通过方法700形成的MOM电容器可根据电极之间基于设计规则可用的最小允许距离来配置。通过在栅极结构与第一电极部分之间具有减小的距离，栅极结构与第一电极部分之间的电容可基于减小的距离而增大。此外，通过在栅极结构与第一电极部分之间具有减小的距离，MOM电容器的占用空间(例如，表面积)与其他配置(例如，具有毗邻栅极结构或毗邻第一电极部分的配置)相比可以减小。此外，通过方法700形成的MOM电容器与通过方法600形成的MOM电容器相比可提供附加电容。例如，通过在基板的硅部分上布置MOM电容器，通过方法700形成的MOM电容器可提供跨电介质材料层的第一附加栅极电容(Cg)以及在电介质材料层与第一电极部分之间由于P/N结引起的第二附加结电容(Cj)。在特定实施例中，栅极结构的材料类型(例如，金属类型)以及源极和漏极掺杂类型与基板的掺杂类型相同。在该特定实施例中，当MOM电容器的沟道在累积模式中操作时，该MOM电容器仅提供第一附加栅极电容(Cg)(例如，该MOM电容器不提供第二附加结电容(Cj))。
参照图8，描绘了形成MOM电容器的方法的第四解说性实施例的流程图并将其一般地标示为800。该MOM电容器可包括图1的MOM电容器100、图2的MOM电容器200、图3的MOM电容器300、或图4的MOM电容器400。
该方法包括在601，在绝缘基板上形成浅沟槽隔离(STI)层并从该STI层开始，如参照图6描述的。该绝缘基板可以是图1的基板102或图2的基板211的STI部分。
在802，形成或生长高K电介质层和栅极层。高K电介质层可以是氧化物层，诸如图3的栅极氧化物层301、或图1的居间电介质层103。高K电介质层或氧化物层以及栅极层的厚度可以是任何合适厚度，并且可容适MOM电容器的设计和功能准则。在803，从栅极层图案化栅极，诸如用于晶体管类型器件的阵列。在特定实施例中，可使用光刻和蚀刻工艺来图案化(例如，形成)栅极。栅极的宽度可以是任何合适宽度，并且可容适MOM电容器的设计和功能准则。在特定实施例中，栅极的宽度约为20nm。方法800进一步包括如参照图6描述的604-605和607-611。
图8解说了图6的替换实施例。在图6中，在603形成虚栅极，并且该虚栅极随后在606被移除并用金属代替。在图8中，在802形成栅极，并且所沉积的栅极材料可保留而无需稍后被代替。例如，可在802-803沉积和图案化金属膜，并且该金属膜随后可不被移除(例如，606被省略)。
通过交替且并行地沉积栅极结构和第一电极部分，通过方法800形成的MOM电容器可根据电极之间基于设计规则可用的最小允许距离来配置。通过在栅极结构与第一电极部分之间具有减小的距离，栅极结构与第一电极部分之间的电容可基于减小的距离而增大。此外，通过在栅极结构与第一电极部分之间具有减小的距离，MOM电容器的占用空间(例如，表面积)与其他配置(例如，具有毗邻栅极结构或毗邻第一电极部分的配置)相比可以减小。此外，通过方法800形成的MOM电容器可提供增强的高频特性。例如，通过在基板的STI部分上布置MOM电容器，通过方法800形成的MOM电容器可减少经由MOM电容器的高频(例如，大于1GHz)信号降级。
参照图9，描绘了形成MOM电容器的方法的第五解说性实施例的流程图并将其一般地标示为900。该MOM电容器可包括图1的MOM电容器100、图2的MOM电容器200、图3的MOM电容器300、或图4的MOM电容器400。
方法900包括在701，在硅基板(例如，硅晶片)上形成浅沟槽隔离(STI)层并从硅层开始。该硅基板可以是图1的基板102或图3的基板302的硅部分。可在硅基板上形成绝缘材料层。在特定实施例中，绝缘材料层可以是氧化物层，诸如图3的栅极氧化物层301、或图1的居间电介质层103。绝缘材料层的厚度可以是任何合适厚度，并且可容适MOM电容器的设计和功能准则。方法900进一步包括如上参照图8描述的802-803、604、805-809和611。
图9解说了图7的替换实施例。在图7中，在603形成虚栅极，并且该虚栅极随后在606被移除并用金属代替。在图9中，在802形成栅极，并且所沉积的栅极材料可保留而无需稍后被代替。例如，可在802-803沉积和图案化金属膜，并且该金属膜随后可不被移除(例如，606被省略)。
通过交替且并行地沉积栅极结构和第一电极部分，通过方法900形成的MOM电容器可根据电极之间基于设计规则可用的最小允许距离来配置。通过在栅极结构与第一电极部分之间具有减小的距离，栅极结构与第一电极部分之间的电容可基于减小的距离而增大。此外，通过在栅极结构与第一电极部分之间具有减小的距离，MOM电容器的占用空间(例如，表面积)与其他配置(例如，具有毗邻栅极结构或毗邻第一电极部分的配置)相比可以减小。此外，通过方法900形成的MOM电容器与通过方法600和800形成的MOM电容器相比可提供附加电容。例如，通过在基板的硅部分上布置MOM电容器，通过方法900形成的MOM电容器可提供跨电介质材料层的第一附加电容(Cg)以及在电介质材料层与第一电极部分之间由于P/N结引起的第二附加电容(Cj)。在特定实施例中，栅极结构的材料类型(例如，金属类型)以及源极和漏极掺杂类型与基板的掺杂类型相同。在该特定实施例中，当MOM电容器的沟道在累积模式中操作时，该MOM电容器仅提供第一附加栅极电容(Cg)(例如，该MOM电容器不提供第二附加结电容(Cj))。
以上分别参照图5-9的方法500-900描述的一个或多个操作可通过现场可编程门阵列(FPGA)设备、专用集成电路(ASIC)、处理单元(诸如中央处理单元(CPU))、数字信号处理器(DSP)、控制器、另一硬件设备、固件设备、或其任何组合来发起。作为示例，图5-9的方法500-900分别可由在半导体制造厂(例如，“fab”)的装备内集成的执行存储器(例如，非瞬态计算机可读介质)处存储的指令的处理器发起，如参照图11进一步描述的。
参照图10，描绘了移动设备的特定解说性实施例的框图并将其一般地标示为1000。例如，移动设备1000可包括处理器1010，诸如数字信号处理器(DSP)。处理器1010可包括MOM电容器1064，诸如根据图5-9中任一者的方法形成的图1的MOM电容器100、图2的MOM电容器200、图3的MOM电容器300、或图4的MOM电容器400。尽管MOM电容器1064被示为被包括在处理器1010中，但在替换实施例中，MOM电容器1064可被包括在移动设备1000的其他组件中。处理器1010可耦合至存储可由处理器1010执行的指令的存储器1032，诸如随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、非瞬态计算机可读介质、或本领域中所知的任何其他形式的非瞬态存储介质。
图10还示出了耦合至处理器1010和显示器1028的显示控制器1026。编码器/解码器(CODEC)1034也可耦合至处理器1010。扬声器1036和话筒1038可耦合至CODEC 1034。图10还指示无线控制器1040可被耦合至处理器1010和天线1042。
在一特定实施例中，处理器1010、显示控制器1026、存储器1032、CODEC 1034以及无线控制器1040被包括在系统级封装或片上系统设备1022中。输入设备1030和电源1044可耦合至片上系统设备1022。此外，在一特定实施例中，如图10中所解说的，显示器1028、输入设备1030、扬声器1036、话筒1038、天线1042和电源1044在片上系统设备1022的外部。然而，显示器1028、输入设备1030、扬声器1036、话筒1038、天线1042和电源1044中的每一者可被耦合到片上系统设备1022的组件，诸如接口或控制器。图10还描绘了片上系统设备1022可包括包含MOM电容器1064的半导体设备。根据各种实施例，取决于具体应用，包含MOM电容器1064的半导体设备可被耦合至(或集成到)移动设备1000的一个或多个组件。
上文公开的设备和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给制造处理人员以基于此类文件来制造设备。结果产生的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些半导体芯片随后用在电子设备中。图11描绘了电子设备制造过程1100的特定解说性实施例。
物理器件信息1102在制造过程1100处(诸如在研究计算机1106处)被接收。物理器件信息1102可包括表示半导体器件的至少一个物理性质的设计信息。例如，物理器件信息1102可包括经由耦合至研究计算机1106的用户接口1104输入的物理参数、材料特性、以及结构信息。研究计算机1106包括耦合至计算机可读介质(诸如存储器1110)的处理器1108，诸如一个或多个处理核。存储器1110可存储计算机可读指令，其可被执行以使处理器1108将物理器件信息1102转换成遵循文件格式并生成库文件1112。
在一特定实施例中，库文件1112包括至少一个包括经转换的设计信息的数据文件。例如，库文件1112可包括被提供以与电子设计自动化(EDA)工具1120联用的半导体器件库，包括包含根据图5-9中任一者的方法形成的图1的MOM电容器100、图2的MOM电容器200、图3的MOM电容器300、或图4的MOM电容器400的半导体器件。
库文件1112可在设计计算机1114处与EDA工具1120协同使用，设计计算机1114包括耦合至存储器1118的处理器1116，诸如一个或多个处理核。EDA工具1120可被存储为存储器1118处的处理器可执行指令，以使得设计计算机1114的用户能使用库文件1112来设计包括MOM电容器的电路。例如，设计计算机1114的用户可经由耦合至设计计算机1114的用户接口1124来输入电路设计信息1122。电路设计信息1122可包括表示半导体器件(诸如包括MOM电容器的半导体器件)的至少一个物理性质的设计信息。作为解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示半导体器件的物理性质的其他信息。
设计计算机1114可被配置成转换设计信息(包括电路设计信息1122)以遵循文件格式。作为解说，该文件格式化可包括以分层格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机1114可被配置成生成包括经转换的设计信息的数据文件，诸如包括描述包括MOM电容器的半导体器件的信息以及其他电路或信息的GDSII文件1126。作为解说，该数据文件可包括与包括包含MOM电容器的半导体器件且还包含片上系统(SOC)内的附加电子电路和组件的SOC相对应的信息。
GDSII文件1126可在制造过程1128处被接收以根据GDSII文件1126中的经转换信息制造包括MOM电容器的半导体器件。例如，器件制造过程可包括将GDSII文件1126提供给掩模制造商1130以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其在图11中被解说为代表性掩模1132。掩模1132可在制造过程期间被用于生成一个或多个晶片1134，晶片1134可被测试并被分成管芯，诸如代表性管芯1136。管芯1136包括电路，该电路包括包含MOM电容器的半导体器件。
管芯1136可被提供给封装过程1138，其中管芯1136被纳入到代表性封装1140中。例如，封装1140可包括单个管芯1136或多个管芯，诸如系统级封装(SiP)安排。封装1140可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。
关于封装1140的信息可诸如经由存储在计算机1146处的组件库被分发给各产品设计者。计算机1146可包括耦合至存储器1150的处理器1148，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器1150处以处理经由用户接口1144从计算机1146的用户接收的PCB设计信息1142。PCB设计信息1142可包括封装半导体器件在电路板上的物理定位信息，与封装1140相对应的封装半导体器件包括包含MOM电容器的半导体器件。
计算机1146可被配置成转换PCB设计信息1142以生成数据文件，诸如具有包括封装半导体器件在电路板上的物理定位信息的数据的GERBER文件1152，以及电连接(诸如迹线和通孔)的布局，其中封装半导体器件对应于封装1140，封装1140包括包含MOM电容器的半导体器件。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有GERBER格式以外的格式。
GERBER文件1152可在板组装过程1154处被接收并且被用于创建根据GERBER文件1152内存储的设计信息来制造的PCB，诸如代表性PCB 1156。例如，GERBER文件1152可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 1156可填充有电子组件(包括封装1140)以形成代表性印刷电路组装件(PCA)1158。
PCA 1158可在产品制造过程1160处被接收，并被集成到一个或多个电子设备中，诸如第一代表性电子设备1162和第二代表性电子设备1164。作为解说的非限定性示例，第一代表性电子设备1162、第二代表性电子设备1164、或这两者可选自包括以下各项的组：其中集成有包括MOM电容器的半导体器件的机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置的数据单元、以及计算机。作为另一解说性的非限定性示例，代表性电子设备1162和1164中的一者或多者可以是远程单元(诸如移动电话、手持式个人通信系统(PCS)单元)、便携式数据单元(诸如个人数据助理、启用全球定位系统(GPS)的设备、导航设备)、位置固定的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图11解说了根据本公开的教导的远程单元，但本公开并不限于这些解说的单元。本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。
包括包含MOM电容器的半导体器件的设备可被制造、处理、并纳入到电子设备中，如解说性过程1100中描述的。关于图1-11所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件1112、GDSII文件1126、以及GERBER文件1152内，以及被存储在研究计算机1106的存储器1110、设计计算机1114的存储器1118、计算机1146的存储器1150、在各个阶段(诸如在板组装过程1154处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模1132、管芯1136、封装1140、PCA 1158、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管参照图1-11描绘了各种代表性阶段，但在其他实施例中，可使用较少阶段或者可包括附加阶段。类似地，图11的过程1100可由单个实体或由执行过程1100的各个阶段的一个或多个实体来执行。
结合所描述的实施例，公开了包括MOM电容器器件的装置。该MOM电容器器件包括耦合至基板的用于传导电荷的第一装置。用于传导电荷的第一装置可以是图1的第一金属结构106或第一电极140、图2的电极140、图3的电极140、或图4的电极140。基板可以是图1的基板102、图2的基板211的STI部分、或图3的基板302的硅部分。用于传导电荷的第一装置可对应于平板电容器的第一电容器极板。用于传导电荷的第一装置包括导电栅极材料。导电栅极材料可以是图1的导电栅极材料104、图2的栅极结构208、或图3的栅极结构208。
该MOM电容器器件进一步包括耦合至基板的用于传导电荷的第二装置。用于传导电荷的第二装置可对应于平板电容器的第二电容器极板。用于传导电荷的第二装置可以是图1的第二金属结构112或第二电极142、图2的电极142、图3的电极142、或图4的电极142。用于传导电荷的第二装置包括触点金属。触点金属可以是图1的触点金属120、图2的第一电极部分207、或图3的第一电极部分207。用于传导电荷的第一装置邻近用于传导电荷的第二装置。
在特定实施例中，用于传导电荷的第一装置和用于传导电荷的第二装置可分别连接至第一信号源和第二信号源，并且可基于第一信号源与第二信号源之间的电压差来传导电荷。例如，用于传导电荷的第一装置和用于传导电荷的第二装置可按照与平板电容器的第一电容器极板和第二电容器极板类似、或与图2-4的电极140、142和212-214中的任一者类似的方式操作。该MOM电容器器件可被集成到电子设备内，诸如第一代表性电子设备1162、第二代表性电子设备1164、或其组合。
结合所描述的实施例，一种非瞬态计算机可读介质存储可由计算机执行以发起制造MOM电容器器件的指令。例如，该非瞬态计算机可读介质可存储可由计算机执行以发起基于方法500-900中的任一者来制造MOM电容器器件的指令。该MOM电容器器件可以是图1的MOM电容器100、图2的MOM电容器200、图3的MOM电容器300、或图4的MOM电容器400。
制造MOM电容器器件包括形成第一电极。第一电极可包括导电栅极材料。导电栅极材料可以是图1的导电栅极材料104、图2的栅极结构208、或图3的栅极结构208。
制造MOM电容器器件进一步包括形成第二电极。第二电极可包括触点金属。触点金属可以是图1的触点金属120、图2的第一电极部分207、或图3的第一电极部分207。第一电极邻近第二电极。该处理器和存储器可被集成在电子设备(诸如半导体制造厂的装备)内。
技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。
结合本文所公开的实施例描述的方法或算法的各个步骤可直接用硬件、由处理器执行的软件模块或两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质耦合至处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。
提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。

Claims (25)

1.一种金属-氧化物-金属(MOM)电容器器件，包括：
耦合至基板的导电栅极材料；
耦合至所述导电栅极材料的第一金属结构；以及
耦合至所述基板并且邻近所述第一金属结构的第二金属结构，
其中所述第二金属结构包括触点金属，其中所述触点金属包括至少一种不与所述导电栅极材料相同的材料，且其中所述第二金属结构藉由通孔结构耦合至较高金属结构。
2.如权利要求1所述的MOM电容器器件，其特征在于，进一步包括将所述导电栅极材料耦合至所述基板的栅极电介质层。
3.如权利要求1所述的MOM电容器器件，其特征在于，所述导电栅极材料耦合至所述基板的浅沟槽隔离(STI)部分。
4.如权利要求1所述的MOM电容器器件，其特征在于，所述导电栅极材料耦合至所述基板的硅部分。
5.如权利要求1所述的MOM电容器器件，其特征在于，当包括所述导电栅极材料和所述第一金属结构的第一电极由第一电压偏置并且包括所述第二金属结构的第二电极由第二电压偏置时，所述第一电极与所述第二电极之间的总电容包括所述导电栅极材料与所述触点金属之间的电容。
6.如权利要求1所述的MOM电容器器件，其特征在于，所述导电栅极材料与所述触点金属之间的栅极到触点间距为设计规则所允许的最小值。
7.如权利要求1所述的MOM电容器器件，其特征在于，所述导电栅极材料与所述触点金属之间的栅极到触点间距小于两个毗邻触点金属之间的触点到触点间距并且小于两个毗邻导电栅极材料之间的栅极到栅极间距。
8.如权利要求1所述的MOM电容器器件，其特征在于，所述导电栅极材料、所述第一金属结构和所述第二金属结构被集成在至少一个半导体管芯中。
9.如权利要求1所述的MOM电容器器件，其特征在于，其中所述导电栅极材料、所述第一金属结构和所述第二金属结构被集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、计算机、或其组合中。
10.一种形成金属-氧化物-金属(MOM)电容器器件的方法，所述方法包括：
形成第一电极，其中所述第一电极包括耦合至基板的导电栅极材料；以及
形成耦合至所述基板并且邻近所述第一电极的第二电极，其中所述第二电极包括金属结构，所述金属结构包括触点金属，并且其中所述触点金属包括至少一种不与所述导电栅极材料相同的材料；以及
形成将所述金属结构耦合至较高金属结构的通孔结构。
11.如权利要求10所述的方法，其特征在于，所述导电栅极材料与所述触点金属之间的栅极到触点间距为设计规则所允许的最小值。
12.如权利要求10所述的方法，其特征在于，所述导电栅极材料与所述触点金属之间的栅极到触点间距小于两个毗邻触点金属之间的触点到触点间距且小于两个毗邻导电栅极材料之间的栅极到栅极间距。
13.如权利要求10所述的方法，其特征在于，形成所述第一电极和形成所述第二电极是由集成到电子设备中的处理器发起的。
14.一种金属-氧化物-金属(MOM)电容器器件，包括：
耦合至基板的用于传导电荷的第一装置，其中所述用于传导电荷的第一装置对应于第一电容器极板，其中所述用于传导电荷的第一装置包括导电栅极材料；
耦合至所述基板的用于传导电荷的第二装置，其中所述用于传导电荷的第二装置对应于第二电容器极板，其中所述用于传导电荷的第二装置包括触点金属，其中所述触点金属包括至少一种不与所述导电栅极材料相同的材料，并且其中用于传导电荷的第一装置邻近用于传导电荷的第二装置；以及
将所述触点金属耦合至较高金属结构的用于传导电荷的第三装置。
15.如权利要求14所述的MOM电容器器件，其特征在于，进一步包括将所述用于传导电荷的第一装置耦合至所述基板的栅极氧化物层。
16.如权利要求14所述的MOM电容器器件，其特征在于，所述用于传导电荷的第一装置耦合至所述基板的硅部分。
17.如权利要求14所述的MOM电容器器件，其特征在于，所述用于传导电荷的第一装置耦合至所述基板的浅沟槽隔离(STI)部分。
18.如权利要求14所述的MOM电容器器件，其特征在于，所述用于传导电荷的第一装置和所述用于传导电荷的第二装置被集成在至少一个半导体管芯中。
19.如权利要求14所述的MOM电容器器件，其特征在于，所述用于传导电荷的第一装置和所述用于传导电荷的第二装置被集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、计算机、或其组合中。
20.一种包括处理器可执行指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
发起制造金属-氧化物-金属(MOM)电容器器件，所述MOM电容器器件通过以下步骤来制造：
形成第一电极，其中所述第一电极包括导电栅极材料；以及
形成第二电极，其中所述第二电极包括触点金属，其中所述触点金属包括至少一种不与所述导电栅极材料相同的材料其中所述第一电极邻近所述第二电极，并且其中所述电极由第一通孔结构耦合至第一较高金属结构。
21.如权利要求20所述的非瞬态计算机可读介质，其特征在于，所述导电栅极材料与所述触点金属之间的栅极到触点间距为设计规则所允许的最小值。
22.如权利要求20所述的非瞬态计算机可读介质，其特征在于，所述导电栅极材料与所述触点金属之间的栅极到触点间距小于两个毗邻触点金属之间的触点到触点间距或两个毗邻导电栅极材料之间的栅极到栅极间距。
23.一种制造半导体器件的方法，所述方法包括：
接收数据文件，所述数据文件包括对应于半导体器件的设计信息；以及
根据所述设计信息来制造所述半导体器件，其中所述半导体器件包括金属-氧化物-金属(MOM)电容器，所述MOM电容器包括：
耦合至基板的导电栅极材料；
耦合至所述导电栅极材料的第一金属结构；以及
耦合至所述基板并且邻近所述第一金属结构的第二金属结构，其中所述第二金属结构包括触点金属，其中所述触点金属包括至少一种不与所述导电栅极材料相同的材料，且其中所述第一金属结构由第一通孔结构耦合至第一较高金属结构。
24.如权利要求23所述的方法，其特征在于，所述数据文件具有GDSII格式。
25.如权利要求23所述的方法，其特征在于，所述数据文件具有GERBER格式。
CN201480010663.XA 2013-03-05 2014-02-19 具有增强电容的金属-氧化物-金属(mom)电容器 Expired - Fee Related CN105074916B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/784,895 2013-03-05
US13/784,895 US9153642B2 (en) 2013-03-05 2013-03-05 Metal-oxide-metal (MOM) capacitor with enhanced capacitance
PCT/US2014/017034 WO2014137589A1 (en) 2013-03-05 2014-02-19 A metal-oxide-metal (mom) capacitor with enhanced capacitance

Publications (2)

Publication Number Publication Date
CN105074916A CN105074916A (zh) 2015-11-18
CN105074916B true CN105074916B (zh) 2018-10-16

Family

ID=50190834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480010663.XA Expired - Fee Related CN105074916B (zh) 2013-03-05 2014-02-19 具有增强电容的金属-氧化物-金属(mom)电容器

Country Status (6)

Country Link
US (1) US9153642B2 (zh)
EP (1) EP2965354A1 (zh)
JP (2) JP6224737B2 (zh)
KR (1) KR101675923B1 (zh)
CN (1) CN105074916B (zh)
WO (1) WO2014137589A1 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160197071A1 (en) * 2015-01-06 2016-07-07 Mediatek Inc. Integrated circuit device and method for forming the same
US9653533B2 (en) * 2015-02-18 2017-05-16 Qualcomm Incorporated Multi-layer interconnected spiral capacitor
US9859210B2 (en) 2015-06-19 2018-01-02 Qualcomm Incorporated Integrated circuits having reduced dimensions between components
US9748226B1 (en) 2016-02-27 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Decoupling capacitor
US9871095B2 (en) * 2016-03-17 2018-01-16 Taiwan Semiconductor Manufacturing Company Ltd. Stacked capacitor with enhanced capacitance and method of manufacturing the same
US11071857B2 (en) 2016-08-22 2021-07-27 William Marsh Rice University Systems and methods for wireless treatment of arrhythmias
CN109244059A (zh) * 2017-07-10 2019-01-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
WO2020106440A1 (en) * 2018-11-19 2020-05-28 The Regents Of The University Of California Systems and methods for battery-less wirelessly powered dielectric sensors
AU2019384545A1 (en) 2018-11-20 2021-06-10 Texas Heart Institute Systems and methods for controlling wirelessly powered leadless pacemakers
KR20200116765A (ko) 2019-04-02 2020-10-13 삼성전자주식회사 수직 커패시터 구조 및 이를 포함하는 비휘발성 메모리 장치
WO2020210932A1 (zh) * 2019-04-15 2020-10-22 华为技术有限公司 电容器和半导体芯片
WO2021007210A1 (en) 2019-07-08 2021-01-14 The Regents Of The University Of California Systems and methods for long-distance remote sensing with sub-wavelength resolution using a wirelessly-powered sensor tag array
WO2021174215A1 (en) 2020-02-28 2021-09-02 The Regents Of The University Of California Integrated energy harvesting transceivers and transmitters with dual-antenna architecture for miniaturized implants and electrochemical sensors
CN115528024A (zh) * 2021-06-25 2022-12-27 瑞昱半导体股份有限公司 紧凑的电容结构
TWI799061B (zh) * 2022-01-07 2023-04-11 力晶積成電子製造股份有限公司 電容器結構及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157704A (ja) * 2008-12-29 2010-07-15 Internatl Business Mach Corp <Ibm> ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ
JP2011029249A (ja) * 2009-07-22 2011-02-10 Renesas Electronics Corp 半導体装置
CN102341910A (zh) * 2009-03-17 2012-02-01 高通股份有限公司 用于金属-氧化物-金属电容器的高电容绝缘体的选择性制造

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02189951A (ja) * 1989-01-18 1990-07-25 Mitsubishi Electric Corp ゲートアレイ
US5583359A (en) 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
JP2001085630A (ja) * 1999-07-14 2001-03-30 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP4446525B2 (ja) * 1999-10-27 2010-04-07 株式会社ルネサステクノロジ 半導体装置
US6747307B1 (en) * 2000-04-04 2004-06-08 Koninklijke Philips Electronics N.V. Combined transistor-capacitor structure in deep sub-micron CMOS for power amplifiers
TWI361490B (en) * 2003-09-05 2012-04-01 Renesas Electronics Corp A semiconductor device and a method of manufacturing the same
US6825080B1 (en) * 2003-10-02 2004-11-30 Chartered Semiconductor Manufacturing Ltd. Method for forming a MIM capacitor
US7768044B2 (en) 2004-07-30 2010-08-03 Agere Systems Inc. Metal capacitor stacked with a MOS capacitor to provide increased capacitance density
TWI296852B (en) 2005-12-07 2008-05-11 Winbond Electronics Corp Interdigitized capacitor
US7518850B2 (en) * 2006-05-18 2009-04-14 International Business Machines Corporation High yield, high density on-chip capacitor design
US8022458B2 (en) 2007-10-08 2011-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitors integrated with metal gate formation
JP2010118597A (ja) * 2008-11-14 2010-05-27 Nec Electronics Corp 半導体装置
JP2010135572A (ja) * 2008-12-05 2010-06-17 Renesas Electronics Corp 半導体装置
US8681459B2 (en) 2009-03-31 2014-03-25 Freescale Semiconductor, Inc. Integrated protection circuit
US8247288B2 (en) 2009-07-31 2012-08-21 Alpha & Omega Semiconductor Inc. Method of integrating a MOSFET with a capacitor
JP2011129615A (ja) * 2009-12-16 2011-06-30 Renesas Electronics Corp Ｍｏｓトランジスタのシミュレーションパラメータの抽出方法
KR101635828B1 (ko) * 2010-08-19 2016-07-04 삼성전자주식회사 커패시터 장치 및 그 제조 방법
JP5223907B2 (ja) * 2010-11-01 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8497540B2 (en) * 2011-08-30 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor and method of forming same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157704A (ja) * 2008-12-29 2010-07-15 Internatl Business Mach Corp <Ibm> ゲート・スタック、ゲート・スペーサ及びコンタクト・ビアを用いる垂直型金属−絶縁体−金属（ｍｉｍ）キャパシタ
CN102341910A (zh) * 2009-03-17 2012-02-01 高通股份有限公司 用于金属-氧化物-金属电容器的高电容绝缘体的选择性制造
JP2011029249A (ja) * 2009-07-22 2011-02-10 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
WO2014137589A1 (en) 2014-09-12
US9153642B2 (en) 2015-10-06
JP2017076815A (ja) 2017-04-20
EP2965354A1 (en) 2016-01-13
JP6224737B2 (ja) 2017-11-01
US20140252543A1 (en) 2014-09-11
JP2016511548A (ja) 2016-04-14
CN105074916A (zh) 2015-11-18
KR20150125997A (ko) 2015-11-10
KR101675923B1 (ko) 2016-11-14

Similar Documents

Publication Publication Date Title
CN105074916B (zh) 具有增强电容的金属-氧化物-金属(mom)电容器
CN110024034B (zh) 使用漏斗装置的单元干扰预防
CN115835626B (zh) 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备
CN105009280B (zh) 在通孔与电容器的极板之间具有电介质的电容器
CN105051897B (zh) 在介电基板上集成副本电路和变压器
JP3822569B2 (ja) 半導体装置およびその製造方法
CN105027236B (zh) 具有气隙结构的垂直耦合变压器
CN107251146A (zh) 形成界面偶极子层的系统和方法
US20160118331A1 (en) Semiconductor device and method of manufacturing the same
JP2004165559A (ja) 半導体装置
US20240096929A1 (en) Method of making semiconductor device including metal insulator metal capacitor
CN102456749A (zh) Mim电容结构及其制作方法
US7745280B2 (en) Metal-insulator-metal capacitor structure
CN105845667A (zh) 用于saw滤波器的电容器、saw滤波器及其制造方法
TWI709248B (zh) 電容及其製作方法
KR101146225B1 (ko) 반도체 소자 제조방법
CN106847787A (zh) 金属-绝缘层-金属电容的结构及其制造方法
CN102592968B (zh) 一种多层金属-氮化硅-金属电容的制造方法
JP2005072233A (ja) 半導体装置
CN116709775B (zh) 一种半导体器件及其制造方法、电子设备
KR101680283B1 (ko) 표면 실장 인덕터 소자 및 이를 포함하는 rf 집적 회로
CN116709776B (zh) 一种半导体器件及其制造方法、电子设备
KR100834238B1 (ko) 엠아이엠 캐퍼시터를 가지는 반도체 장치 및 그 제조 방법
KR101057753B1 (ko) 반도체 소자의 제조방법
KR20040067012A (ko) 반도체 소자의 엠아이엠 캐패시터 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20181016

Termination date: 20220219