JP2001110998A - 強誘電体キャパシタおよび強誘電体キャパシタを備えた半導体装置 - Google Patents
強誘電体キャパシタおよび強誘電体キャパシタを備えた半導体装置Info
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 強誘電体キャパシタを有する半導体装置にお
いて、強誘電体膜中における欠陥の発生を抑制する。 【解決手段】 還元作用で形成される半導体素子部と酸
化雰囲気で形成される強誘電体キャパシタの間に形成さ
れる酸化防止膜を、Ｐｂが通過できるような組成により
形成する。
いて、強誘電体膜中における欠陥の発生を抑制する。 【解決手段】 還元作用で形成される半導体素子部と酸
化雰囲気で形成される強誘電体キャパシタの間に形成さ
れる酸化防止膜を、Ｐｂが通過できるような組成により
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
係り、特に強誘電体キャパシタ、およびかかる強誘電体
キャパシタを備えた半導体装置に関する。
係り、特に強誘電体キャパシタ、およびかかる強誘電体
キャパシタを備えた半導体装置に関する。
【０００２】
【従来の技術】電源を切っても記憶された情報が保持さ
れる不揮発性メモリとして、従来よりＥＰＲＯＭやフラ
ッシュメモリ等の、トンネル絶縁膜およびフローティン
グゲート電極を備えた半導体記憶装置が広く使われてい
る。特にフラッシュメモリはＤＲＡＭと類似した、一つ
のメモリセル中に単一のメモリセルトランジスタを備え
た簡単な構成を有し、大規模集積回路を構成するのに適
している。
れる不揮発性メモリとして、従来よりＥＰＲＯＭやフラ
ッシュメモリ等の、トンネル絶縁膜およびフローティン
グゲート電極を備えた半導体記憶装置が広く使われてい
る。特にフラッシュメモリはＤＲＡＭと類似した、一つ
のメモリセル中に単一のメモリセルトランジスタを備え
た簡単な構成を有し、大規模集積回路を構成するのに適
している。
【０００３】一方、フラッシュメモリでは、情報の記憶
あるいは消去が、かかるフローティングゲート電極へ
の、トンネル絶縁膜を介したホットエレクトロンの注入
によりなされるため、必然的に高い電圧が必要になる。
また大きな電界がトンネル絶縁膜に加わるため、トンネ
ル絶縁膜の劣化により、半導体記憶装置の寿命が制限さ
れてしまう。さらに、情報の書込みが前記ホットエレク
トロンの注入によりなされるため、書込みに時間がかか
る問題点を有している。また、フラッシュメモリではフ
ローティングゲート電極への電荷の注入量を制御するこ
とにより多値情報の記憶が可能であるが、一方でこのよ
うに多値記憶が可能であるということは、トンネル絶縁
膜の膜質の劣化に応じて電荷の注入量を適切に制御しな
いと、誤動作が生じる可能性があることでもある。
あるいは消去が、かかるフローティングゲート電極へ
の、トンネル絶縁膜を介したホットエレクトロンの注入
によりなされるため、必然的に高い電圧が必要になる。
また大きな電界がトンネル絶縁膜に加わるため、トンネ
ル絶縁膜の劣化により、半導体記憶装置の寿命が制限さ
れてしまう。さらに、情報の書込みが前記ホットエレク
トロンの注入によりなされるため、書込みに時間がかか
る問題点を有している。また、フラッシュメモリではフ
ローティングゲート電極への電荷の注入量を制御するこ
とにより多値情報の記憶が可能であるが、一方でこのよ
うに多値記憶が可能であるということは、トンネル絶縁
膜の膜質の劣化に応じて電荷の注入量を適切に制御しな
いと、誤動作が生じる可能性があることでもある。
【０００４】これに対して、強誘電体ランダムアクセス
メモリ（以下、ＦｅＲＡＭと略記する）は強誘電体膜を
キャパシタ誘電体膜とした強誘電体キャパシタを備えて
おり、情報が前記強誘電体膜中に自発分極の形で記憶さ
れる。情報の書き換えあるいは消去は、前記自発分極を
反転させることにより行なわれる。かかる自発分極の反
転は電圧の印加のみで実現され、電流の注入は伴わない
ため、ＦｅＲＡＭでは非常に高速の書込みが可能であ
る。また、消費電力も少ない。さらに、強誘電体膜の分
極方向は正方向および負方向に限定されるため、フラッ
シュメモリにおけるようなトンネル絶縁膜の膜質劣化に
伴う過消去の問題は生じない。
メモリ（以下、ＦｅＲＡＭと略記する）は強誘電体膜を
キャパシタ誘電体膜とした強誘電体キャパシタを備えて
おり、情報が前記強誘電体膜中に自発分極の形で記憶さ
れる。情報の書き換えあるいは消去は、前記自発分極を
反転させることにより行なわれる。かかる自発分極の反
転は電圧の印加のみで実現され、電流の注入は伴わない
ため、ＦｅＲＡＭでは非常に高速の書込みが可能であ
る。また、消費電力も少ない。さらに、強誘電体膜の分
極方向は正方向および負方向に限定されるため、フラッ
シュメモリにおけるようなトンネル絶縁膜の膜質劣化に
伴う過消去の問題は生じない。
【０００５】図１は、従来のＦｅＲＡＭにおけるメモリ
セルの構成を示す回路図である。図１を参照するに、メ
モリセルは１ビットの情報を記憶するのに二つのトラン
スファゲートトランジスタＴ1 ，Ｔ2 と二つの強誘電体
キャパシタＣ1 ，Ｃ2 を使う、いわゆる２Ｔ／２Ｃ型の
構成を有し、一方のキャパシタに情報”０”を、他方の
キャパシタに情報”１”を記憶させる相補的動作を行な
う。
セルの構成を示す回路図である。図１を参照するに、メ
モリセルは１ビットの情報を記憶するのに二つのトラン
スファゲートトランジスタＴ1 ，Ｔ2 と二つの強誘電体
キャパシタＣ1 ，Ｃ2 を使う、いわゆる２Ｔ／２Ｃ型の
構成を有し、一方のキャパシタに情報”０”を、他方の
キャパシタに情報”１”を記憶させる相補的動作を行な
う。
【０００６】より具体的には、ワード線ＷＬを選択する
ことによりトランスファゲートトランジスタＴ1 ，Ｔ2
がターンオンされ、トランジスタＴ1 に接続されたビッ
ト線ＢＩＴから情報”１”あるいは”０”が前記キャパ
シタＣ1 に、また相補ビット線／ＢＩＴから情報”０”
あるいは”１”が、前記キャパシタＣ2 に、それぞれの
強誘電体キャパシタ絶縁膜の自発分極の形で書き込まれ
る。
ことによりトランスファゲートトランジスタＴ1 ，Ｔ2
がターンオンされ、トランジスタＴ1 に接続されたビッ
ト線ＢＩＴから情報”１”あるいは”０”が前記キャパ
シタＣ1 に、また相補ビット線／ＢＩＴから情報”０”
あるいは”１”が、前記キャパシタＣ2 に、それぞれの
強誘電体キャパシタ絶縁膜の自発分極の形で書き込まれ
る。
【０００７】さらに読み出し時には前記ワード線ＷＬを
選択することにより前記トランジスタＴ1 およびＴ2 を
ターンオンし、前記キャパシタＣ1 ，Ｃ2 の分極の結果
前記ビット線ＢＩＴおよび／ＢＩＴに現れる電圧差を、
センスアンプＳ／Ａで検出る。一般に、前記強誘電体キ
ャパシタＣ1 ，Ｃ2 では、前記強誘電体キャパシタ絶縁
膜として、組成が（Ｐｂ，Ｚｒ）ＴｉＯ3 で表されるＰ
ＺＴ、あるいは組成が（Ｐｂ，Ｚｒ）（Ｔｉ，Ｌａ）Ｏ
3 で表されるＰＬＺＴ等のペロブスカイト型結晶構造を
有する強誘電体材料、あるいは組成がＳｒＢｉ2 Ｔａ2
Ｏ9 で表されるＳＢＴ、さらには組成がＳｒＢｉ2 Ｔａ
2 Ｏ9 で表されるＳＢＴや、組成がＢｉ 2 （Ｔａ，Ｎ
ｂ）2 Ｏ9 で表されるＳＢＴＮ等のＢｉ層状構造化合物
が使われる。これらの強誘電体材料は、通常ゾルゲル法
あるいはスパッタ法により、前記強誘電体キャパシタの
下側電極上にアモルファス相として形成され、その後熱
処理により結晶化される。かかる結晶化を行なわなけれ
ば、これらの強誘電体材料は所望の自発分極特性を示さ
ない。
選択することにより前記トランジスタＴ1 およびＴ2 を
ターンオンし、前記キャパシタＣ1 ，Ｃ2 の分極の結果
前記ビット線ＢＩＴおよび／ＢＩＴに現れる電圧差を、
センスアンプＳ／Ａで検出る。一般に、前記強誘電体キ
ャパシタＣ1 ，Ｃ2 では、前記強誘電体キャパシタ絶縁
膜として、組成が（Ｐｂ，Ｚｒ）ＴｉＯ3 で表されるＰ
ＺＴ、あるいは組成が（Ｐｂ，Ｚｒ）（Ｔｉ，Ｌａ）Ｏ
3 で表されるＰＬＺＴ等のペロブスカイト型結晶構造を
有する強誘電体材料、あるいは組成がＳｒＢｉ2 Ｔａ2
Ｏ9 で表されるＳＢＴ、さらには組成がＳｒＢｉ2 Ｔａ
2 Ｏ9 で表されるＳＢＴや、組成がＢｉ 2 （Ｔａ，Ｎ
ｂ）2 Ｏ9 で表されるＳＢＴＮ等のＢｉ層状構造化合物
が使われる。これらの強誘電体材料は、通常ゾルゲル法
あるいはスパッタ法により、前記強誘電体キャパシタの
下側電極上にアモルファス相として形成され、その後熱
処理により結晶化される。かかる結晶化を行なわなけれ
ば、これらの強誘電体材料は所望の自発分極特性を示さ
ない。
【０００８】このような強誘電体材料の結晶化は、強誘
電体キャパシタ絶縁膜中に生じる酸素欠損を補償するた
めに酸化雰囲気中で、通常は６００°Ｃ以上の温度で行
なう必要があるが、このため前記強誘電体キャパシタの
上下電極は、一般に酸化に対して安定なＰｔ等の貴金
属、あるいはＩｒＯ2 ，ＳｒＲｕＯ3 ，Ｌａ0.5 Ｓｒ0.
5 ＣｏＯ3 等の導電性酸化物により形成されている。ま
た、上下電極の酸化を最小限の抑制するために、また既
に形成されている半導体装置への悪影響を最小化するた
めに、従来より前記酸化雰囲気中での結晶化熱処理は、
炉アニール装置やランプアニール装置を使った急速熱処
理（ＲＴＡ）工程により行なわれている。典型的な例で
は、前記強誘電体キャパシタ絶縁膜には、７００°Ｃで
６０秒間の熱処理が加えられる。このように前記強誘電
体キャパシタ絶縁膜の結晶化熱処理工程にＲＴＡ法を採
用することにより、印加電圧により分極を制御できない
ような配向方向を有する巨大グレインが、前記強誘電体
キャパシタ絶縁膜中に形成されるのが抑止される。
電体キャパシタ絶縁膜中に生じる酸素欠損を補償するた
めに酸化雰囲気中で、通常は６００°Ｃ以上の温度で行
なう必要があるが、このため前記強誘電体キャパシタの
上下電極は、一般に酸化に対して安定なＰｔ等の貴金
属、あるいはＩｒＯ2 ，ＳｒＲｕＯ3 ，Ｌａ0.5 Ｓｒ0.
5 ＣｏＯ3 等の導電性酸化物により形成されている。ま
た、上下電極の酸化を最小限の抑制するために、また既
に形成されている半導体装置への悪影響を最小化するた
めに、従来より前記酸化雰囲気中での結晶化熱処理は、
炉アニール装置やランプアニール装置を使った急速熱処
理（ＲＴＡ）工程により行なわれている。典型的な例で
は、前記強誘電体キャパシタ絶縁膜には、７００°Ｃで
６０秒間の熱処理が加えられる。このように前記強誘電
体キャパシタ絶縁膜の結晶化熱処理工程にＲＴＡ法を採
用することにより、印加電圧により分極を制御できない
ような配向方向を有する巨大グレインが、前記強誘電体
キャパシタ絶縁膜中に形成されるのが抑止される。
【０００９】
【発明が解決しようとする課題】このような強誘電体キ
ャパシタを備えた半導体記憶装置では、前記強誘電体キ
ャパシタの下側においてＣＭＯＳ回路等を形成する半導
体装置との両立性を確保する必要がある。先にも説明し
たように、強誘電体キャパシタの形成の際には酸化雰囲
気中での熱処理が不可欠であるのに対し、半導体装置の
製造は還元雰囲気中での処理が不可欠である。
ャパシタを備えた半導体記憶装置では、前記強誘電体キ
ャパシタの下側においてＣＭＯＳ回路等を形成する半導
体装置との両立性を確保する必要がある。先にも説明し
たように、強誘電体キャパシタの形成の際には酸化雰囲
気中での熱処理が不可欠であるのに対し、半導体装置の
製造は還元雰囲気中での処理が不可欠である。
【００１０】従来は、この相反する要求を両立させるた
めに、先に還元反応を使う工程を済ませ、半導体装置が
形成された後で前記半導体装置を覆うように酸化防止膜
を形成し、その上に強誘電体キャパシタを形成するよう
にしている。さらに前記強誘電体キャパシタが形成され
た後は、多層配線工程を、可能な限り低温で、還元作用
を抑制して形成している。
めに、先に還元反応を使う工程を済ませ、半導体装置が
形成された後で前記半導体装置を覆うように酸化防止膜
を形成し、その上に強誘電体キャパシタを形成するよう
にしている。さらに前記強誘電体キャパシタが形成され
た後は、多層配線工程を、可能な限り低温で、還元作用
を抑制して形成している。
【００１１】ところで、従来よりかかる強誘電体キャパ
シタの特性、特に工程劣化特性ないしインプリント耐性
を向上させるために、ＰＺＴ等よりなる強誘電体キャパ
シタ絶縁膜にＣａあるいはＳｒを添加することが行われ
ている。しかし、このようにＣａあるいはＳｒを添加し
た強誘電体膜では、強誘電体膜中に欠陥が発生しやすい
ことが見出された。
シタの特性、特に工程劣化特性ないしインプリント耐性
を向上させるために、ＰＺＴ等よりなる強誘電体キャパ
シタ絶縁膜にＣａあるいはＳｒを添加することが行われ
ている。しかし、このようにＣａあるいはＳｒを添加し
た強誘電体膜では、強誘電体膜中に欠陥が発生しやすい
ことが見出された。
【００１２】図２（Ａ），（Ｂ）は、本発明の発明者が
発見した、かかる強誘電体膜中に発生する欠陥を示す
図、また図３は図２（Ａ），（Ｂ）の試料の断面構造を
示す図である。図３を参照するに、ＣＭＯＳ構造１２が
形成されたＳｉ基板１１上にはＳｉＮよりなる酸化防止
膜１３が形成され、さらに前記ＳｉＮ膜１３上にＳｉＯ
2 よりなる別の酸化防止膜１４が形成される。ここで、
前記酸化防止膜１３および酸化防止膜１４は、前記ＣＭ
ＯＳ構造１２中への酸素の侵入を阻止する。前記ＳｉＯ
2 膜１４上にはさらにＴｉ／Ｐｔ構造を有する下側電極
１５が形成され、前記下側電極１５上にはＣａおよびＳ
ｒを添加されたＰＬＺＴよりなる強誘電体キャパシタ絶
縁膜１６が形成されている。
発見した、かかる強誘電体膜中に発生する欠陥を示す
図、また図３は図２（Ａ），（Ｂ）の試料の断面構造を
示す図である。図３を参照するに、ＣＭＯＳ構造１２が
形成されたＳｉ基板１１上にはＳｉＮよりなる酸化防止
膜１３が形成され、さらに前記ＳｉＮ膜１３上にＳｉＯ
2 よりなる別の酸化防止膜１４が形成される。ここで、
前記酸化防止膜１３および酸化防止膜１４は、前記ＣＭ
ＯＳ構造１２中への酸素の侵入を阻止する。前記ＳｉＯ
2 膜１４上にはさらにＴｉ／Ｐｔ構造を有する下側電極
１５が形成され、前記下側電極１５上にはＣａおよびＳ
ｒを添加されたＰＬＺＴよりなる強誘電体キャパシタ絶
縁膜１６が形成されている。
【００１３】図２（Ａ），（Ｂ）は、図３の構造につい
てＯ2 雰囲気中において７２５°Ｃで２０秒間の結晶化
熱処理を行なった後の、前記ＰＬＺＴ膜１６の表面の状
態を示す。ただし図２（Ｂ）は図２（Ａ）の拡大図であ
る。図２（Ａ），（Ｂ）を参照するに、前記ＰＬＺＴ膜
１６の表面には放射状に広がるクラックが走っているの
が観察されるが、クラックの中心部は上方に盛り上がっ
ているのがわかる。これは、かかる欠陥に対応して図３
の構造中に何らかの理由で空洞が形成されていることを
示唆している。このような欠陥は、半導体装置の歩留ま
りを大きく低下させてしまう。
てＯ2 雰囲気中において７２５°Ｃで２０秒間の結晶化
熱処理を行なった後の、前記ＰＬＺＴ膜１６の表面の状
態を示す。ただし図２（Ｂ）は図２（Ａ）の拡大図であ
る。図２（Ａ），（Ｂ）を参照するに、前記ＰＬＺＴ膜
１６の表面には放射状に広がるクラックが走っているの
が観察されるが、クラックの中心部は上方に盛り上がっ
ているのがわかる。これは、かかる欠陥に対応して図３
の構造中に何らかの理由で空洞が形成されていることを
示唆している。このような欠陥は、半導体装置の歩留ま
りを大きく低下させてしまう。
【００１４】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、欠陥の発生を効果的に抑制できる構造を有する強誘
電体キャパシタ、およびかかる強誘電体キャパシタを備
えた半導体装置を提供することにある。
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、欠陥の発生を効果的に抑制できる構造を有する強誘
電体キャパシタ、およびかかる強誘電体キャパシタを備
えた半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、酸化防止膜と、前記酸
化防止膜上に形成された下部電極と、前記下部電極上に
形成された強誘電体膜と、前記強誘電体膜上に形成され
た上部電極とを備え、前記酸化防止膜は、前記強誘電体
膜を構成する揮発性金属元素を通過させるような組成を
有することを特徴とする強誘電体キャパシタにより、解
決する。
を、請求項１に記載したように、酸化防止膜と、前記酸
化防止膜上に形成された下部電極と、前記下部電極上に
形成された強誘電体膜と、前記強誘電体膜上に形成され
た上部電極とを備え、前記酸化防止膜は、前記強誘電体
膜を構成する揮発性金属元素を通過させるような組成を
有することを特徴とする強誘電体キャパシタにより、解
決する。
【００１６】本発明はまた、上記の課題を、請求項２に
記載したように、前記酸化防止膜はＳｉＯＮ膜よりな
り、前記ＳｉＯＮ膜と前記下部電極との間に、さらにＳ
ｉＯ2 膜を介在させたことを特徴とする請求項１記載の
強誘電体キャパシタにより、解決する。
記載したように、前記酸化防止膜はＳｉＯＮ膜よりな
り、前記ＳｉＯＮ膜と前記下部電極との間に、さらにＳ
ｉＯ2 膜を介在させたことを特徴とする請求項１記載の
強誘電体キャパシタにより、解決する。
【００１７】本発明はまた、上記の課題を、請求項３に
記載したように、基板と、前記基板上に形成された半導
体素子と、前記半導体素子を覆う酸化防止膜と、前記酸
化防止膜上に形成された下部電極と、前記下部電極上に
形成された強誘電体膜と、前記強誘電体膜上に形成され
た上部電極とを備え、前記酸化防止膜は、前記強誘電体
膜を構成する揮発性金属元素を通過させるような組成を
有することを特徴とする半導体装置により、解決する。
記載したように、基板と、前記基板上に形成された半導
体素子と、前記半導体素子を覆う酸化防止膜と、前記酸
化防止膜上に形成された下部電極と、前記下部電極上に
形成された強誘電体膜と、前記強誘電体膜上に形成され
た上部電極とを備え、前記酸化防止膜は、前記強誘電体
膜を構成する揮発性金属元素を通過させるような組成を
有することを特徴とする半導体装置により、解決する。
【００１８】本発明はまた、上記の課題を、請求項４に
記載したように、前記酸化防止膜はＳｉＯＮよりなり、
前記酸化防止膜と前記下部電極との間に、さらにＳｉＯ
2 膜を介在させたことを特徴とする請求項３記載の半導
体装置により、解決する。
記載したように、前記酸化防止膜はＳｉＯＮよりなり、
前記酸化防止膜と前記下部電極との間に、さらにＳｉＯ
2 膜を介在させたことを特徴とする請求項３記載の半導
体装置により、解決する。
【００１９】本発明はまた、上記の課題を、請求項５に
記載したように、前記強誘電体膜は、ＣａおよびＳｒの
少なくとも一方を添加したＰＺＴ膜よりなることを特徴
とする請求項３または４記載の半導体装置により、解決
する。 ［作用］本発明は、先に図２（Ａ），（Ｂ）で説明した
欠陥の発生を、前記酸化防止膜として従来のＳｉＮの代
わりにＯを含んだＳｉＯＮを使うことにより回避する。
前記酸化防止膜としてＳｉＯＮ膜を使うことにより、前
記酸化防止膜の下の半導体素子にＯが侵入するのが効果
的に阻止される一方、前記強誘電体膜から拡散するＰｂ
は、前記酸化防止膜を通過してその下方の半導体素子へ
と逃げることができる。このため、従来のようにＰｂを
阻止する作用を有するＳｉＮを前記酸化防止膜として使
った場合に生じていた、前記酸化防止膜界面におけるＰ
ｂの蓄積および揮発に伴う空洞の形成が、ＳｉＯＮ等の
Ｐｂを通過させる酸化防止膜の使用により抑制されるも
のと考えられる。Ｐｂは蒸気圧の高い、揮発性の金属元
素である。また、前記酸化防止膜としてＳｉＯＮを使っ
た場合には、その上にＳｉＯ 2 膜を形成することによ
り、下側電極と酸化防止膜との間の密着性を改善するこ
とが可能になる。本発明では、従来特に顕著であった、
ＣａあるいはＳｒを添加したＰＺＴ膜あるいはＰＬＺＴ
膜を使った場合にも、前記欠陥の生成を効果的に抑制で
きる。
記載したように、前記強誘電体膜は、ＣａおよびＳｒの
少なくとも一方を添加したＰＺＴ膜よりなることを特徴
とする請求項３または４記載の半導体装置により、解決
する。 ［作用］本発明は、先に図２（Ａ），（Ｂ）で説明した
欠陥の発生を、前記酸化防止膜として従来のＳｉＮの代
わりにＯを含んだＳｉＯＮを使うことにより回避する。
前記酸化防止膜としてＳｉＯＮ膜を使うことにより、前
記酸化防止膜の下の半導体素子にＯが侵入するのが効果
的に阻止される一方、前記強誘電体膜から拡散するＰｂ
は、前記酸化防止膜を通過してその下方の半導体素子へ
と逃げることができる。このため、従来のようにＰｂを
阻止する作用を有するＳｉＮを前記酸化防止膜として使
った場合に生じていた、前記酸化防止膜界面におけるＰ
ｂの蓄積および揮発に伴う空洞の形成が、ＳｉＯＮ等の
Ｐｂを通過させる酸化防止膜の使用により抑制されるも
のと考えられる。Ｐｂは蒸気圧の高い、揮発性の金属元
素である。また、前記酸化防止膜としてＳｉＯＮを使っ
た場合には、その上にＳｉＯ 2 膜を形成することによ
り、下側電極と酸化防止膜との間の密着性を改善するこ
とが可能になる。本発明では、従来特に顕著であった、
ＣａあるいはＳｒを添加したＰＺＴ膜あるいはＰＬＺＴ
膜を使った場合にも、前記欠陥の生成を効果的に抑制で
きる。
【００２０】
【発明の実施の形態】図４（Ａ）〜図９（Ｒ）は、本発
明の一実施例による半導体装置の製造工程を示す。図４
（Ａ）を参照するに、ｐ型あるいはｎ型のＳｉ基板２１
上にはｐ型ウェル２１Ａおよびｎ型ウェル２１Ｂが形成
され、さらに前記Ｓｉ基板２１上には各々のウェル２１
Ａおよび２１Ｂ中においてそれぞれの活性領域を画成す
るフィールド酸化膜２２が形成されている。
明の一実施例による半導体装置の製造工程を示す。図４
（Ａ）を参照するに、ｐ型あるいはｎ型のＳｉ基板２１
上にはｐ型ウェル２１Ａおよびｎ型ウェル２１Ｂが形成
され、さらに前記Ｓｉ基板２１上には各々のウェル２１
Ａおよび２１Ｂ中においてそれぞれの活性領域を画成す
るフィールド酸化膜２２が形成されている。
【００２１】さらに、前記ｐ型ウェル２１Ａおよびｎ型
ウェル２１Ｂの活性領域上にはゲート酸化膜２３が形成
され、前記ｐ型ウェル２１Ａにおいては前記ゲート酸化
膜２３上にｐ型ポリシリコンゲート電極２４Ａが、また
前記ｎ型ウェル２１Ｂにおいては、前記ゲート酸化膜２
３上にｎ型ポリシリコンゲート電極２４Ｂが形成され
る。また、図示の例では前記フィールド酸化膜２２上に
ポリシリコン配線パターン２４Ｃ，２４Ｄが、前記ポリ
シリコンゲート電極２４Ａあるいは２４Ｂと同様に延在
している。
ウェル２１Ｂの活性領域上にはゲート酸化膜２３が形成
され、前記ｐ型ウェル２１Ａにおいては前記ゲート酸化
膜２３上にｐ型ポリシリコンゲート電極２４Ａが、また
前記ｎ型ウェル２１Ｂにおいては、前記ゲート酸化膜２
３上にｎ型ポリシリコンゲート電極２４Ｂが形成され
る。また、図示の例では前記フィールド酸化膜２２上に
ポリシリコン配線パターン２４Ｃ，２４Ｄが、前記ポリ
シリコンゲート電極２４Ａあるいは２４Ｂと同様に延在
している。
【００２２】また、図４（Ａ）の構造では、前記ｐ型ウ
ェル２１Ａの活性領域中には前記ゲート電極２４Ａおよ
びその両側の側壁絶縁膜を自己整合マスクにｎ型の不純
物をイオン注入することにより、ｎ型拡散領域２１ａ，
２１ｂが形成される。同様に、前記ｎ型ウェル２１Ｂの
活性領域中には前記ゲート電極２４Ｂおよびその両側の
側壁絶縁膜を自己整合マスクにｐ型の不純物をイオン注
入することにより、ｐ型拡散領域２１ｃ，２１ｄが形成
される。
ェル２１Ａの活性領域中には前記ゲート電極２４Ａおよ
びその両側の側壁絶縁膜を自己整合マスクにｎ型の不純
物をイオン注入することにより、ｎ型拡散領域２１ａ，
２１ｂが形成される。同様に、前記ｎ型ウェル２１Ｂの
活性領域中には前記ゲート電極２４Ｂおよびその両側の
側壁絶縁膜を自己整合マスクにｐ型の不純物をイオン注
入することにより、ｐ型拡散領域２１ｃ，２１ｄが形成
される。
【００２３】以上の工程は通常のＣＭＯＳ工程に他なら
ない。次に、図４（Ｂ）の工程において、図４（Ａ）の
構造上に厚さが約２００ｎｍのＳｉＯＮ膜２５をＣＶＤ
法により堆積し、さらにその上にＳｉＯ2 膜２６をＣＶ
Ｄ法により約１０００ｎｍの厚さに堆積する。さらに図
４（Ｃ）の工程において前記ＳｉＯ2 膜２６をＣＭＰ法
により、前記ＳｉＯＮ膜２５をストッパとして研磨し、
図５（Ｄ）の工程においてこのようにして平坦化された
ＳｉＯ2 膜２６中に、コンタクトホール２６Ａ〜２６Ｄ
を、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよ
び２１ｄが露出されるように形成する。図示の例では、
さらに前記ＳｉＯ2 膜２６中には前記配線パターン２４
Ｃを露出するコンタクトホール２６Ｅも形成されてい
る。
ない。次に、図４（Ｂ）の工程において、図４（Ａ）の
構造上に厚さが約２００ｎｍのＳｉＯＮ膜２５をＣＶＤ
法により堆積し、さらにその上にＳｉＯ2 膜２６をＣＶ
Ｄ法により約１０００ｎｍの厚さに堆積する。さらに図
４（Ｃ）の工程において前記ＳｉＯ2 膜２６をＣＭＰ法
により、前記ＳｉＯＮ膜２５をストッパとして研磨し、
図５（Ｄ）の工程においてこのようにして平坦化された
ＳｉＯ2 膜２６中に、コンタクトホール２６Ａ〜２６Ｄ
を、それぞれ前記拡散領域２１ａ，２１ｂ，２１ｃおよ
び２１ｄが露出されるように形成する。図示の例では、
さらに前記ＳｉＯ2 膜２６中には前記配線パターン２４
Ｃを露出するコンタクトホール２６Ｅも形成されてい
る。
【００２４】次に、図５（Ｅ）の工程において図５
（Ｄ）の構造上に前記コンタクトホール２６Ａ〜２６Ｅ
を埋めるようにＷ層２７を堆積し、さらに図５（Ｆ）の
工程で前記Ｗ層２７を前記ＳｉＯ2 膜２６をストッパと
してＣＭＰ法により研磨し、前記コンタクトホール２６
Ａ〜２６Ｅにそれぞれ対応してＷプラグ２７Ａ〜２７Ｅ
を形成する。
（Ｄ）の構造上に前記コンタクトホール２６Ａ〜２６Ｅ
を埋めるようにＷ層２７を堆積し、さらに図５（Ｆ）の
工程で前記Ｗ層２７を前記ＳｉＯ2 膜２６をストッパと
してＣＭＰ法により研磨し、前記コンタクトホール２６
Ａ〜２６Ｅにそれぞれ対応してＷプラグ２７Ａ〜２７Ｅ
を形成する。
【００２５】次に図６（Ｇ）の工程において、図５
（Ｆ）の構造上にＳｉＯＮよりなる酸化防止膜２８およ
びＳｉＯ2 膜２９とをそれぞれ１００ｎｍおよび１３０
ｎｍの厚さに形成し、さらにＮ2 雰囲気中、６５０°Ｃ
にて３０分間熱処理し、脱ガスを十分に行なう。さらに
図６（Ｈ）の工程において、前記ＳｉＯ2 膜２９上に、
厚さが２０ｎｍのＴｉ膜３０および厚さが１７５ｎｍの
Ｐｔ膜３１とを、以下の表１に示す条件下でスパッタリ
ングを行なうことにより堆積し、下側電極層を形成す
る。
（Ｆ）の構造上にＳｉＯＮよりなる酸化防止膜２８およ
びＳｉＯ2 膜２９とをそれぞれ１００ｎｍおよび１３０
ｎｍの厚さに形成し、さらにＮ2 雰囲気中、６５０°Ｃ
にて３０分間熱処理し、脱ガスを十分に行なう。さらに
図６（Ｈ）の工程において、前記ＳｉＯ2 膜２９上に、
厚さが２０ｎｍのＴｉ膜３０および厚さが１７５ｎｍの
Ｐｔ膜３１とを、以下の表１に示す条件下でスパッタリ
ングを行なうことにより堆積し、下側電極層を形成す
る。
【００２６】
【表１】
【００２７】図６（Ｈ）の工程では、前記Ｐｔ膜３１の
堆積の後、ＣａおよびＳｒを添加したＰＺＴあるいはＰ
ＬＺＴ膜３２を、スパッタリングにより、以下の表２の
条件で約２００ｎｍの厚さに、強誘電体キャパシタ絶縁
膜として堆積する。
堆積の後、ＣａおよびＳｒを添加したＰＺＴあるいはＰ
ＬＺＴ膜３２を、スパッタリングにより、以下の表２の
条件で約２００ｎｍの厚さに、強誘電体キャパシタ絶縁
膜として堆積する。
【００２８】
【表２】
【００２９】さらに、図６（Ｈ）の工程では、前記強誘
電体キャパシタ絶縁膜３２の堆積の後、Ｏ2 雰囲気中、
７２５°Ｃにおいて２０秒間の急速熱処理工程を行な
い、前記ＰＬＺＴ膜３２を結晶化すると同時に、酸素欠
損の補償を行なう。その際、１２５°Ｃ／秒程度の非常
に大きな昇温速度を使うことにより、前記熱処理時間を
最短化することができる。
電体キャパシタ絶縁膜３２の堆積の後、Ｏ2 雰囲気中、
７２５°Ｃにおいて２０秒間の急速熱処理工程を行な
い、前記ＰＬＺＴ膜３２を結晶化すると同時に、酸素欠
損の補償を行なう。その際、１２５°Ｃ／秒程度の非常
に大きな昇温速度を使うことにより、前記熱処理時間を
最短化することができる。
【００３０】さらに、図６（Ｈ）の工程では、前記急速
熱処理工程の後、前記強誘電体キャパシタ絶縁膜３２上
にＰｔ膜３３を約２００ｎｍの厚さに、以下の表３に示
す条件でスパッタリングを行なうことにより堆積し、上
側電極層を形成する。
熱処理工程の後、前記強誘電体キャパシタ絶縁膜３２上
にＰｔ膜３３を約２００ｎｍの厚さに、以下の表３に示
す条件でスパッタリングを行なうことにより堆積し、上
側電極層を形成する。
【００３１】
【表３】
【００３２】次に、図６（Ｉ）の工程において前記上側
電極層３３上にレジストパターンを形成し、前記レジス
トパターンをマスクに前記上側電極層３３をドライエッ
チングすることにより、前記上側電極層３３に対応して
上側電極パターン３３Ａが前記強誘電体キャパシタ絶縁
膜３２上に形成される。さらに図６（Ｉ）の工程では、
前記上側電極パターン３３Ａの形成後、Ｏ2 雰囲気中、
６５０°Ｃで６０分間のアニールを行ない、前記上側電
極層３３のスパッタリングおよびパターニングの際に前
記強誘電体キャパシタ絶縁膜３２に入った損傷を消滅さ
せる。
電極層３３上にレジストパターンを形成し、前記レジス
トパターンをマスクに前記上側電極層３３をドライエッ
チングすることにより、前記上側電極層３３に対応して
上側電極パターン３３Ａが前記強誘電体キャパシタ絶縁
膜３２上に形成される。さらに図６（Ｉ）の工程では、
前記上側電極パターン３３Ａの形成後、Ｏ2 雰囲気中、
６５０°Ｃで６０分間のアニールを行ない、前記上側電
極層３３のスパッタリングおよびパターニングの際に前
記強誘電体キャパシタ絶縁膜３２に入った損傷を消滅さ
せる。
【００３３】次に図７（Ｊ）の工程において、形成した
い強誘電キャパシタのキャパシタ絶縁膜パターンに対応
したレジストパターンを前記強誘電体キャパシタ絶縁膜
３２上に形成し、さらに前記レジストパターンをマスク
に前記強誘電体キャパシタ絶縁膜３２をドライエッチン
グしてキャパシタ絶縁膜パターン３２Ａを形成し、さら
に前記下側電極層３１上に、前記キャパシタ絶縁膜パタ
ーン３２Ａを覆うように、前記強誘電体キャパシタ層３
２と同一の材料よりなるエンキャップ層３２Ｂを前記強
誘電体キャパシタ層３２と同様の条件でスパッタリング
することにより約２０ｎｍの厚さに堆積し、さらにＯ2
雰囲気中、７００°Ｃにて６０秒間の急速熱処理を、例
えば１２５°Ｃ／秒の昇温速度で行なう。前記エンキャ
ップ層３２Ｂは、前記強誘電体キャパシタ絶縁膜３２Ａ
を還元作用から保護する。
い強誘電キャパシタのキャパシタ絶縁膜パターンに対応
したレジストパターンを前記強誘電体キャパシタ絶縁膜
３２上に形成し、さらに前記レジストパターンをマスク
に前記強誘電体キャパシタ絶縁膜３２をドライエッチン
グしてキャパシタ絶縁膜パターン３２Ａを形成し、さら
に前記下側電極層３１上に、前記キャパシタ絶縁膜パタ
ーン３２Ａを覆うように、前記強誘電体キャパシタ層３
２と同一の材料よりなるエンキャップ層３２Ｂを前記強
誘電体キャパシタ層３２と同様の条件でスパッタリング
することにより約２０ｎｍの厚さに堆積し、さらにＯ2
雰囲気中、７００°Ｃにて６０秒間の急速熱処理を、例
えば１２５°Ｃ／秒の昇温速度で行なう。前記エンキャ
ップ層３２Ｂは、前記強誘電体キャパシタ絶縁膜３２Ａ
を還元作用から保護する。
【００３４】次に図７（Ｋ）の工程において、前記下側
電極層３１上、すなわち前記エンキャップ層３２Ｂ上
に、形成したい下側電極パターンの形状に対応したレジ
ストパターンを形成し、前記レジストパターンをマスク
に前記エンキャップ層３２Ｂおよびその下の下側電極層
３０，３１をドライエッチングによりパターニングし、
下側電極３１Ａを形成する。さらに、図７（Ｋ）の工程
では、前記下側電極パターン３１Ａのパターニングの
後、レジストパターンを除去し、Ｏ2 雰囲気中、６５０
°Ｃで６０分間の熱処理を行なうことにより、前記ドラ
イエッチングに際して前記強誘電体キャパシタ絶縁膜３
２Ａ中に導入された損傷を解消する。
電極層３１上、すなわち前記エンキャップ層３２Ｂ上
に、形成したい下側電極パターンの形状に対応したレジ
ストパターンを形成し、前記レジストパターンをマスク
に前記エンキャップ層３２Ｂおよびその下の下側電極層
３０，３１をドライエッチングによりパターニングし、
下側電極３１Ａを形成する。さらに、図７（Ｋ）の工程
では、前記下側電極パターン３１Ａのパターニングの
後、レジストパターンを除去し、Ｏ2 雰囲気中、６５０
°Ｃで６０分間の熱処理を行なうことにより、前記ドラ
イエッチングに際して前記強誘電体キャパシタ絶縁膜３
２Ａ中に導入された損傷を解消する。
【００３５】さらに図７（Ｌ）の工程において、前記図
７（Ｋ）の構造上にＳｉＯ2 膜３４をＣＶＤ法により典
型的には２００ｎｍの厚さに堆積し、さらにＳＯＧ膜３
５をその上に堆積して段差を緩和する。前記ＳｉＯ2 膜
３４およびＳＯＧ膜３５は、層間絶縁膜３６を構成す
る。次に図８（Ｍ）の工程において前記層間絶縁膜３６
中に前記上側電極パターン３３Ａを露出するコンタクト
ホール３６Ａおよび前記下側電極パターン３１Ａを露出
するコンタクトホール３６Ｂが形成され、さらに図８
（Ｎ）の工程において前記層間絶縁膜３６、およびその
下のＳｉＯ2 膜２９およびＳｉＯＮ酸化防止膜２８を貫
通して、前記Ｗプラグ２７Ｂおよび２７Ｄを露出するコ
ンタクトホール３６Ｃ，３６Ｄがそれぞれ形成される。
図８（Ｍ）の工程では、前記コンタクトホール３６Ａお
よび３６Ｂのドライエッチングの後、Ｏ2 雰囲気中、５
５０°Ｃで６０分間熱処理することにより、前記強誘電
体膜パターン３２Ａ，３２Ｂにドライエッチングに伴っ
て導入された欠陥を解消する。
７（Ｋ）の構造上にＳｉＯ2 膜３４をＣＶＤ法により典
型的には２００ｎｍの厚さに堆積し、さらにＳＯＧ膜３
５をその上に堆積して段差を緩和する。前記ＳｉＯ2 膜
３４およびＳＯＧ膜３５は、層間絶縁膜３６を構成す
る。次に図８（Ｍ）の工程において前記層間絶縁膜３６
中に前記上側電極パターン３３Ａを露出するコンタクト
ホール３６Ａおよび前記下側電極パターン３１Ａを露出
するコンタクトホール３６Ｂが形成され、さらに図８
（Ｎ）の工程において前記層間絶縁膜３６、およびその
下のＳｉＯ2 膜２９およびＳｉＯＮ酸化防止膜２８を貫
通して、前記Ｗプラグ２７Ｂおよび２７Ｄを露出するコ
ンタクトホール３６Ｃ，３６Ｄがそれぞれ形成される。
図８（Ｍ）の工程では、前記コンタクトホール３６Ａお
よび３６Ｂのドライエッチングの後、Ｏ2 雰囲気中、５
５０°Ｃで６０分間熱処理することにより、前記強誘電
体膜パターン３２Ａ，３２Ｂにドライエッチングに伴っ
て導入された欠陥を解消する。
【００３６】さらに図８（Ｏ）の工程において、前記コ
ンタクトホール３６Ａと前記コンタクトホール３６Ｃと
を電気的に接続するローカル配線パターン３７ＡがＴｉ
Ｎ膜により形成され、同様なローカル配線パターン３７
Ｂ，３７Ｃが前記コンタクトホール３６Ｂ，３６Ｄ上に
も形成される。さらに図９（Ｐ）の工程において、図８
（Ｏ）の構造上にＳｉＯ2 膜３８が形成され、図９
（Ｑ）の工程において前記ＳｉＯ2 膜３８中に前記Ｗプ
ラグ２７Ａ、ローカル配線パターン３７Ｂ，およびＷプ
ラグ２７Ｃを露出するコンタクトホール３８Ａ，３８Ｂ
および３８Ｃが形成される。
ンタクトホール３６Ａと前記コンタクトホール３６Ｃと
を電気的に接続するローカル配線パターン３７ＡがＴｉ
Ｎ膜により形成され、同様なローカル配線パターン３７
Ｂ，３７Ｃが前記コンタクトホール３６Ｂ，３６Ｄ上に
も形成される。さらに図９（Ｐ）の工程において、図８
（Ｏ）の構造上にＳｉＯ2 膜３８が形成され、図９
（Ｑ）の工程において前記ＳｉＯ2 膜３８中に前記Ｗプ
ラグ２７Ａ、ローカル配線パターン３７Ｂ，およびＷプ
ラグ２７Ｃを露出するコンタクトホール３８Ａ，３８Ｂ
および３８Ｃが形成される。
【００３７】さらに図９（Ｒ）の工程において前記コン
タクトホール３８Ａ，３８Ｂ，３８Ｃにそれぞれ対応し
て、電極３９Ａ，３９Ｂ，３９Ｃが形成される。本実施
例による半導体装置では、前記酸化防止膜２８として従
来のＳｉＮ膜の代わりにＰｂを通過させるＳｉＯＮ膜が
使われるため、前記酸化防止膜２８の界面に揮発性のＰ
ｂが蓄積することがなく、先に図２（Ａ），（Ｂ）で説
明したような欠陥が強誘電体膜中に発生することがな
い。
タクトホール３８Ａ，３８Ｂ，３８Ｃにそれぞれ対応し
て、電極３９Ａ，３９Ｂ，３９Ｃが形成される。本実施
例による半導体装置では、前記酸化防止膜２８として従
来のＳｉＮ膜の代わりにＰｂを通過させるＳｉＯＮ膜が
使われるため、前記酸化防止膜２８の界面に揮発性のＰ
ｂが蓄積することがなく、先に図２（Ａ），（Ｂ）で説
明したような欠陥が強誘電体膜中に発生することがな
い。
【００３８】以上の工程において、必要に応じて前記層
間絶縁膜およびローカル配線パターンを形成する工程を
繰り返すことにより、多層配線構造を形成することもで
きる。また、前記強誘電体膜の形成工程を、スパッタリ
ングの代わりにゾルゲル法で行なうこともできる。
間絶縁膜およびローカル配線パターンを形成する工程を
繰り返すことにより、多層配線構造を形成することもで
きる。また、前記強誘電体膜の形成工程を、スパッタリ
ングの代わりにゾルゲル法で行なうこともできる。
【００３９】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載された要旨内におい
て様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載された要旨内におい
て様々な変形・変更が可能である。
【００４０】
【発明の効果】請求項１〜５記載の本発明の特徴によれ
ば、強誘電体キャパシタを有する半導体装置において、
半導体素子と強誘電体キャパシタとの間に形成され、前
記半導体素子を酸化から保護する酸化防止膜に、Ｐｂを
通過させることのできるＳｉＯＮ等の膜を使うことによ
り、前記酸化防止膜界面に揮発性のＰｂが蓄積すること
がなく、かかる揮発性のＰｂにより形成されていた欠陥
の形成が効果的に抑制される。
ば、強誘電体キャパシタを有する半導体装置において、
半導体素子と強誘電体キャパシタとの間に形成され、前
記半導体素子を酸化から保護する酸化防止膜に、Ｐｂを
通過させることのできるＳｉＯＮ等の膜を使うことによ
り、前記酸化防止膜界面に揮発性のＰｂが蓄積すること
がなく、かかる揮発性のＰｂにより形成されていた欠陥
の形成が効果的に抑制される。
【図１】従来のＦｅＲＡＭの構成を示す回路図である。
【図２】（Ａ），（Ｂ）は、従来のＦｅＲＡＭにおいて
生じていた欠陥の例を示す図である。
生じていた欠陥の例を示す図である。
【図３】図２の試料の断面構造を示す図である。
【図４】（Ａ）〜（Ｃ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その１）である。
ＦｅＲＡＭの製造工程を示す図（その１）である。
【図５】（Ｄ）〜（Ｆ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その２）である。
ＦｅＲＡＭの製造工程を示す図（その２）である。
【図６】（Ｇ）〜（Ｉ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その３）である。
ＦｅＲＡＭの製造工程を示す図（その３）である。
【図７】（Ｊ）〜（Ｌ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その４）である。
ＦｅＲＡＭの製造工程を示す図（その４）である。
【図８】（Ｍ）〜（Ｏ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その５）である。
ＦｅＲＡＭの製造工程を示す図（その５）である。
【図９】（Ｐ）〜（Ｒ）は、本発明の第１実施例による
ＦｅＲＡＭの製造工程を示す図（その６）である。
ＦｅＲＡＭの製造工程を示す図（その６）である。
１１ 基板 １２ 半導体素子 １３ ＳｉＮ酸化防止膜 １４ ＳｉＯ2 膜 １５ Ｔｉ／Ｐｔ下側電極 １６ ＰＬＺＴ膜 ２１ 基板 ２１Ａ ｐ型ウェル ２１Ｂ ｎ型ウェル ２１ａ，２１ｂ ｎ型拡散領域 ２１ｃ，２１ｄ ｐ型拡散領域 ２２ フィールド酸化膜 ２３ ゲート絶縁膜 ２４Ａ，２４Ｂ ポリシリコンゲート電極 ２４Ｃ，２４Ｄ ポリシリコン配線パターン ２５ ＳｉＯＮ膜 ２６ ＳｉＯ2 膜 ２６Ａ〜２６Ｅ 開口部 ２７ Ｗ層 ２７Ａ〜２７Ｅ Ｗプラグ ２８ ＳｉＯＮ酸化防止膜 ２９ ＳｉＯ2 膜 ３０ Ｔｉ膜 ３１ Ｐｔ膜 ３２ ＰＬＺＴ膜 ３３ Ｐｔ膜 ３１Ａ 下側電極パターン ３２Ａ 強誘電体キャパシタ絶縁膜パターン ３２Ｂ 強誘電体エンキャップ層 ３３Ａ 上側電極パターン ３４ ＳｉＯ2 膜 ３５ ＳＯＧ膜 ３６ 層間絶縁膜 ３６Ａ，３６Ｂ，３６Ｃ，３６Ｄ コンタクトホール ３７Ａ〜３７Ｃ ＴｉＮローカル配線パターン ３８ ＳｉＯ2 膜 ３８Ａ〜３８Ｃ コンタクトホール ３９Ａ〜３９Ｃ 電極
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Claims (5)
- 【請求項１】 酸化防止膜と、 前記酸化防止膜上に形成された下部電極と、 前記下部電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成された上部電極とを備え、 前記酸化防止膜は、前記強誘電体膜を構成する揮発性金
属元素を通過させる組成を有することを特徴とする強誘
電体キャパシタ。 - 【請求項２】 前記酸化防止膜はＳｉＯＮ膜よりなり、
前記ＳｉＯＮ膜と前記下部電極との間に、さらにＳｉＯ
2 膜を介在させたことを特徴とする請求項１記載の強誘
電体キャパシタ。 - 【請求項３】 基板と、 前記基板上に形成された半導体素子と、 前記半導体素子を覆う酸化防止膜と、 前記酸化防止膜上に形成された下部電極と、 前記下部電極上に形成された強誘電体膜と、 前記強誘電体膜上に形成された上部電極とを備え、 前記酸化防止膜は、前記強誘電体膜を構成する揮発性金
属元素を通過させるような組成を有することを特徴とす
る半導体装置。 - 【請求項４】 前記酸化防止膜はＳｉＯＮ膜よりなり、
前記酸化防止膜と前記下部電極との間に、さらにＳｉＯ
2 膜を介在させたことを特徴とする請求項３記載の半導
体装置。 - 【請求項５】 前記強誘電体膜は、ＣａおよびＳｒの少
なくとも一方を添加したＰＺＴ膜よりなることを特徴と
する請求項３または４記載の半導体装置。
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| JP2007214600A (ja) * | 2007-05-24 | 2007-08-23 | Fujitsu Ltd | 半導体装置の製造方法 |
-
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- 1999-10-06 JP JP28575199A patent/JP3655144B2/ja not_active Expired - Fee Related
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