KR101435001B1 - 상변화 메모리 및 그 제조 방법 - Google Patents

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Abstract

상변화 메모리 및 그 제조 방법이 제공된다. 이 방법은 반도체 기판 상에 하부 전극을 형성하고, 하부 전극 상에 상변화막, 상부 전극막 및 하드 마스크막을 차례로 형성한 후, 하드 마스크막을 패터닝하여 그 상부 폭이 그 하부 폭보다 작은 하드 마스크 패턴을 형성하는 단계를 포함한다. 이후, 하드 마스크 패턴을 식각 마스크로 사용하여 상부 전극막 및 상변화막을 패터닝함으로써, 하부 전극 상에 차례로 적층되는 상변화 패턴 및 상부 전극을 형성한 후, 그 결과물 상에 캐핑막을 형성한다.

Description

상변화 메모리 및 그 제조 방법{Phase Changeable Memory And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 상변화 메모리 및 그 제조 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 빠른 읽기/쓰기 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 반도체 장치가 요구되고 있다. 하지만, 현재 통상적으로 사용되는 에스램(static random access memory; SRAM), 디램(Dynamic Random Access Memory; DRAM) 및 플래쉬 메모리(FLASH memory) 등과 같은 메모리 장치는 이러한 특성들을 모두 충족시키지 못하고 있다.
이에 비해, 상변화막을 구비하는 상변화 랜덤 억세스 메모리(phase random access memory; PRAM) 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되는 차세대 메모리 장치이다. 예를 들면, PRAM은 대략 1013회 이상의 정보 변경이 가능하기 때문에 제품 수명이 길며, 대략 30ns의 고속 동작이 가능한 장점을 아울러 갖는다. 상변화막의 결정 상태는 가열 온도 및 가열 시간에 의해 제어될 수 있으며, 상기 PRAM의 메모리 셀에 저장된 정보는 상기 상변화막의 결정 상태의 변화에 따른 전기적 저항의 변화를 센싱함으로써 판독될 수 있다.
보다 구체적으로, 도 1을 참조하면, 상기 상변화막을 용융온도(melting temperature; Tm)보다 높은 온도에서 제 1 시간(first duration; T1)동안 가열한 후 냉각시키면, 상기 상변화막은 비정질 상태(amorphous state)가 된다(①). 또한, 상기 상변화막을 상기 용융온도(Tm)보다 낮고 결정화 온도(crystallization temperature; Tc)보다 높은 온도에서, 상기 제 1 시간(T1)보다 긴, 제 2 시간(second duration; T2)동안 가열한 후 냉각시키면, 상기 상변화막은 결정 상태(crystalline state)가 된다(②). 상기 상변화막은 결정 상태(또는 셋 상태)일 경우 대략 수 킬로오옴 정도의 저항을 갖는 반면, 비정질 상태(또는 리셋 상태)일 경우 대략 수백 킬로오옴 정도의 저항을 갖는다.
이처럼, 상변화막의 전기적 저항 특성이 상변화막의 결정 상태에 의해 결정되기 때문에, 상변화 메모리의 상용화를 위해서는, 상기 상변화막의 물성을 안정적으로 제어할 수 있는 기술이 요구되고 있다. 하지만, 상기 상변화막의 물성은 공정 온도 또는 산소와 같은 불순물에 의한 영향에 민감하기 때문에, 종래에 제안된 방법들을 통해서는 상기 상변화막 물성을 요구되는 수준에서 안정적으로 제어하기 어렵다.
도 2는 종래 기술에 따른 상변화 메모리의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2를 참조하면, 기판 상에 하부 층간절연막(10)이 형성되고, 상기 하부 층간절연막(10) 내에 하부 전극(15)이 형성된다. 상기 하부 전극(15) 상에는 차례로 적층된 상변화 패턴(20), 상부 전극(25) 및 하드 마스크 패턴(30)이 형성되고, 그 결과물 상에는 캐핑막(35) 및 상부 층간절연막(40)이 차례로 형성된다. 이때, 상기 캐핑막(35)은 산소에 의한 상기 상변화 패턴(20)의 특성 변화(특히, 셋 저항의 증가 문제)를 방지할 수 있도록, 통상적으로 소정의 두께를 갖는 질화막으로 형성된다.
한편, 상변화 메모리의 경우, 상술한 것처럼, 상기 상변화 패턴(20)의 결정 상태가 인가되는 온도에 따라 변하기 때문에, 상기 상변화 패턴(20)을 형성한 이후에 실시되는 후속 공정들은 상기 상변화 패턴(20)의 전이 온도(transition temperature)보다 낮은 온도 조건에서 실시돼야 한다. 이에 따라, 상기 상변화 패턴(20)이 형성된 결과물 상에 형성되는, 상기 캐핑막(35)은 단차 도포성(property of step coverage), 밀도(density) 및 품질(quality) 등에서 화학기상증착(CVD) 기술에 비해 불리한 물리적 기상 증착(PVD)의 방법을 통해 형성되는 것이 요구된다. 그 결과, 도시된 것처럼, 상기 캐핑막(35)은 상기 하드 마스크 패턴(30)의 측면에서의 폭(D1)보다 상기 상변화 패턴(20)의 측면에서의 폭(D2)이 감소된다.
이러한 두께 감소를 극복하기 위해서는, 상기 캐핑막(35)의 증착 두께를 증가시키는 방법이 고려될 수 있다. 하지만, 도시된 것처럼, 상변화 메모리의 집적도가 증가할 수록, 인접하는 두 하드 마스크 패턴들(30) 사이의 간격(D3)이 감소하기 때문에, 이 방법은 오버행(over-hang) 또는 보이드(void) 등과 같은 기술적 문제들을 초래할 수 있다. 따라서, 상기 캐핑막(35)의 증착 두께를 증가시키는 방법을 통 해서는, 상기 상변화 패턴(20)의 측면에서 상기 캐핑막(35)을 요구되는 두께로 형성하기 어렵다.
본 발명이 이루고자 하는 일 기술적 과제는 상변화 패턴으로의 산소 침투를 유효하게 차단할 수 있는 상변화 메모리의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 상변화 패턴의 측면에서 캐핑막을 요구되는 두께로 형성할 수 있는 상변화 메모리의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 상변화 패턴으로의 산소 침투를 차단할 수 있는 두께로 형성된 캐핑막을 갖는 상변화 메모리를 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 하드 마스크 패턴이 경사진 측벽 모양을 갖도록 형성하는 단계를 포함하는 상변화 메모리의 제조 방법을 제공한다. 구체적으로, 이 방법은 반도체 기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에, 차례로 적층된, 상변화 패턴, 상부 전극 및 그 상부 폭이 그 하부 폭보다 작은 하드 마스크 패턴을 형성한 후, 그 결과물 상에 캐핑막을 형성하는 단계를 포함한다.
이때, 상기 캐핑막은 상기 상변화 패턴의 전이 온도보다 낮은 온도에서 형성되는 것이 바람직하다. 예를 들면, 상기 캐핑막은 물리적 기상 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 또한, 상기 상변화 패턴은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지로 형성되고, 상기 캐핑막은 산소 확산을 차단할 수 있는 절연성 물질들 중의 적어도 한가지로 형성될 수 있다.
본 발명에 따르면, 상기 상변화 패턴, 상기 상부 전극 및 상기 하드 마스크 패턴을 형성하는 단계는 상기 하부 전극 상에 상변화막, 상부 전극막 및 하드 마스크막을 차례로 형성하는 단계; 상기 하드 마스크막을 패터닝하여, 그 상부 폭이 그 하부 폭보다 작은 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 상부 전극막 및 상기 상변화막을 패터닝하는 단계를 포함할 수 있다. 이때, 상기 하드 마스크막을 패터닝하는 단계는 상기 상부 전극막 및 상기 상변화막을 패터닝하는 단계는 서로 다른 식각 레서피를 사용하여 실시될 수 있다.
본 발명의 일 실시예에 따르면, 상기 하드 마스크 패턴은, 상기 상부 전극의 상부면으로부터 멀어질수록, 점진적으로 좁아지는 폭을 갖도록 형성될 수 있다. 이 경우, 상기 하드 마스크 패턴은 그 측벽과 그 하부면 사이의 경사각이 30도 내지 60도를 갖도록 형성될 수 있다. 이에 더하여, 상기 하드 마스크 패턴을 형성하는 단계는, 상기 하드 마스크 패턴의 상부 폭이 그 하부 폭보다 작아지도록, 상기 상변화막의 상부면이 노출되지 않는 한도 내에서 상기 하드 마스크막을 과도 식각(over etch)하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하드 마스크막은 실리콘 산화막 계열 의 물질들 중의 적어도 한가지로 형성되고, 상기 하드 마스크막을 패터닝하는 단계는, 헥사플루오르-1, 3-부타디엔(Hexafluoro-1,3-Butadiene: C4F6), 산소 및 아르곤을 포함하는 가스 분위기에서, 10 내지 50mT의 압력 조건 및 100 내지 2000W의 출력 조건에서 상기 하드 마스크막을 식각하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하드 마스크 패턴의 측면 및 상기 상변화 패턴의 측면에서의 상기 캐핑막의 두께 차이는 상기 하드 마스크 패턴의 측면에서의 상기 캐핑막 두께의 25%보다 작게 형성될 수 있다.
상기 일 기술적 과제를 달성하기 위하여, 본 발명은 경사진 측벽 모양의 하드 마스크 패턴을 구비하는 상변화 메모리를 제공한다. 이 상변화 메모리는 반도체 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 차례로 적층된 상변화 패턴, 상부 전극 및 하드 마스크 패턴을 포함한다. 이때, 상기 하드 마스크 패턴은 그 상부 폭이 그 하부 폭보다 작다. 상기 상변화 패턴, 상기 상부 전극 및 상기 하드 마스크 패턴이 형성된 결과물은 캐핑막에 의해 덮인다.
본 발명에 따르면, 상기 캐핑막은 산소 확산을 차단할 수 있는 절연성 물질들 중에서 상기 상변화 패턴의 전이 온도보다 낮은 온도에서 형성될 수 있는 물질들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 상변화 패턴은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지로 형성되고, 상기 캐핑막은 물리적 기상 증착 기술을 사용하여 형성되는 실리콘 질화막일 수 있다.
또한, 상기 하드 마스크 패턴은, 상기 상부 전극의 상부면으로부터 멀어질수록, 점진적으로 좁아지는 폭을 가질 수 있다. 이때, 상기 하드 마스크 패턴의 측벽과 그 하부면 사이의 경사각은 30도 내지 60도일 수 있다. 이에 더하여, 상기 하드 마스크 패턴의 측면 및 상기 상변화 패턴의 측면에서의 상기 캐핑막의 두께 차이는 상기 하드 마스크 패턴의 측면에서의 상기 캐핑막 두께의 25%보다 작을 수 있다.
본 발명에 따르면, 하드 마스크 패턴은 경사지거나 라운드된 측벽을 갖도록 형성된다. 이에 따라, 하드 마스크 패턴들 사이에 형성되는, 갭 영역의 상부 입구는 실질적으로 넓어진 폭을 갖기 때문에, 증착되는 캐핑막의 단차도포성은 증가된다. 이에 따라, 본 발명에 따른 캐핑막은 종래의 방법에서 허용되는 두께보다 증가된 두께(예를 들면, 대략 15%이상 증가된 두께)로 증착될 수 있다. 이러한 유효 증착 두께의 증가에 의해 상변화 패턴으로의 산소 침투는 유효하게 예방될 수 있다. 그 결과, 본 발명에 따른 상변화 메모리는 증가된 신뢰성을 가질 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이 다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 상변화 메모리의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3을 참조하면, 반도체기판(도시하지 않음) 상에 하부 층간절연막(110)을 형성하고, 상기 하부 층간절연막(110) 내에 형성되는 하부 전극(115)을 형성한다. 상기 하부 층간절연막(110)과 상기 반도체기판 사이에는 다양한 능동 소자들(예를 들면, 트랜지스터 또는 다이오드)이 배치될 수 있고, 이들 중의 일부는 상기 하부 전극(115)에 전기적으로 연결될 수 있다.
상기 하부 층간절연막(110) 상에, 상기 하부 전극(115)에 접촉하는 상변화 막(120)을 형성한다. 상기 상변화막(120)은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지로 형성될 수 있다. 일 실시예에 따르면, 상기 칼코겐 화합물은 약 20 원자 퍼센트 내지 80 원자 퍼센트의 농도를 갖는 텔루리움(Te), 약 5 원자 퍼센트 내지 50 원자 퍼센트의 농도를 갖는 안티몬(Sb) 및 그 나머지 원자 퍼센트의 농도를 갖는 게르마늄(Ge)일 수 있다.
상기 상변화막(120) 상에 상부 전극막(125)을 형성한다. 상기 하부 전극(115) 또는 상기 상부 전극막(125)은 각각 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함할 수 있다.
상기 상부 전극막(125) 상에 하드 마스크막(130)을 형성한다. 상기 하드 마스크막(130)은 상기 상부 전극막(125) 및 상기 상변화막(120)에 대해 식각 선택성을 갖는 물질들 중의 적어도 한가지로 형성될 수 있다. 즉, 상기 하드 마스크막(130)은, 상기 상부 전극막(125) 및 상기 상변화막(120)을 식각하는 단계에서 사 용되는 식각 레서피에서, 상기 상부 전극막(125) 및 상기 상변화막(120)보다 훨씬 느린 식각 속도를 갖는 물질들 중의 적어도 한가지일 수 있다. 본 발명의 일 실시예에 따르면, 상기 하드 마스크막(130)은 실리콘 산화막 계열의 물질을 포함할 수 있다. 예를 들면, 플라즈마 강화 산화막(Plasma Enhanced Oxide; PEOX)가 상기 하드 마스크막(130)으로 사용될 수 있다.
도 4를 참조하면, 상기 하드 마스크막(130)을 패터닝하여 하드 마스크 패턴(131)을 형성한다. 상기 하드 마스크 패턴(131)은 도시된 것처럼 상기 하부 전극(115)의 상부를 가로지르도록 형성될 수 있다. 또한, 본 발명에 따르면, 상기 하드 마스크 패턴(131)은, 그 하부 폭보다 그 상부 폭이 좁아지는 모양을 갖도록, 상기 상부 전극막(125)의 상부면으로부터 멀어질수록 점진적으로 좁아지는 폭을 가질 수 있다. 이에 따라, 상기 하드 마스크 패턴(131)은 경사진 측벽 모양을 갖고, 그 측벽과 하부면 사이의 경사각(θ)은 대략 30도 내지 60도일 수 있다.
이에 더하여, 본 발명의 일 실시예에 따르면, 상기 하드 마스크 패턴(131)의 측벽과 상부면이 만나는 영역은 큰 곡률 반경을 갖도록 형성된다. 그 결과, 상기 하드 마스크 패턴(131)은 도시된 것처럼 라운드된 측벽 모양을 갖는다.
상기 하드 마스크 패턴(131)의 이러한 경사진 또는 라운드된 측벽 모양은 식각 공정에서의 식각 레서피를 조절함으로써 구현될 수 있다. 예를 들면, 상기 하드 마스크막(130)을 플라즈마 강화 산화막(PEOX)으로 형성하는 경우, 공정 가스로서 헥사플루오르-1, 3-부타디엔(Hexafluoro-1,3-Butadiene: C4F6), 산소 및 아르곤 을 사용하는 플라즈마 건식 식각의 방법이 상기 하드 마스크 패턴(131)을 패터닝하기 위해 사용될 수 있다. 일 실시예에 따르면, 상기 플라즈마 건식 식각 단계에서, 챔버의 압력 및 플라즈마 출력은 대략 10 내지 50mT 및 100 내지 2000W일 수 있고, 20C4F6, 17O2 및 400Ar이 공정 가스로서 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 하드 마스크 패턴(131)의 경사진 또는 라운드된 측벽 모양을 구현하기 위해, 이러한 플라즈마 건식 식각은 과도 식각(over etch)의 방법으로 수행될 수 있다. 상기 과도 식각에 의해, 상기 상부 전극막(125)의 상부면이 소정의 깊이로 리세스될 수 있다. 하지만, 본 발명에 따르면, 상기 과도 식각은 상기 상변화막(120)의 상부면이 노출되지 않도록 실시된다. 예를 들면, 상기 플라즈마 건식 식각은 상기 하드 마스크막(130)의 증착된 두께에 비해 대략 10% 내지 20% 정도 두꺼운 두께의 하드 마스크막을 제거할 수 있도록 선택된 과도 식각 레서피(recipe for over etch)를 사용하여 실시될 수 있다. 상기 상변화막(120)이 상기 하드 마스크 패턴(131)을 형성하는 동안 노출되지 않기 때문에, 이 단계에서 상기 상변화막(120)의 식각 손상은 최소화될 수 있다.
도 5를 참조하면, 상기 하드 마스크 패턴(131)을 식각 마스크로 사용하여 상기 상부 전극막(125) 및 상기 상변화막(120)을 패터닝함으로써, 상기 하부 전극(115) 상에 차례로 적층되는 상변화 패턴(121) 및 상부 전극(126)을 형성한다.
상기 상부 전극막(125) 및 상기 상변화막(120)을 패터닝하는 단계는 이방성 식각의 방법을 사용하여 실시될 수 있으며, 이에 따라, 상기 상변화 패턴(121) 및 상기 상부 전극(126)의 측벽은 상기 반도체기판의 상부면에 수직하게 형성될 수 있다. 이 단계는, 상술한 것처럼, 상기 하드 마스크 패턴(131)이 식각 선택성을 가질 수 있는 식각 레서피를 사용하여 실시된다. 이때, 상기 상변화 패턴(121) 및 상기 상부 전극(126) 형성을 위해 사용되는 식각 레서피는 상기 하드 마스크 패턴(131) 형성을 위한 식각 레서피와 다를 수 있다.
한편, 본 발명의 일 실시예에 따르면, 이 패터닝 단계는, 도시된 것처럼, 상기 상변화 패턴(121) 주변의 상기 하부 층간절연막(110)이 소정의 깊이(h)로 리세스되도록 과도 식각의 방법으로 실시될 수 있다.
도 6을 참조하면, 상기 상변화 패턴(121)이 형성된 결과물 상에 캐핑막(135) 및 상부 층간절연막(140)을 차례로 형성한다. 상기 캐핑막(135)은 산소 침투를 차단할 수 있는 물질막들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 캐핑막(135)은 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
한편, 상술한 것처럼, 상기 캐핑막(135) 및 상기 상부 층간절연막(140)을 형성하는 단계는 상기 상변화 패턴(121)의 전이 온도보다 낮은 온도 조건 아래에서 실시되는 것이 요구된다. 본 발명의 일 실시예에 따르면, 상기 캐핑막(135)은 물리적 기상 증착(Physical vapor deposition; PVD)의 방법으로 형성되는 실리콘 질화막일 수 있다. 상기 PVD 공정은 대략 200도씨의 낮은 온도에서 수행될 수 있기 때문에, 요구된 저온 공정 조건을 충족시킬 수 있다.
이러한 저온 PVD 기술을 통한 박막의 증착은 알려진 것처럼 단차도포성(step coverage)이 좋지 않다. 하지만, 본 발명에 따르면, 상기 하드 마스크 패 턴(131)의 경사진 또는 라운드된 측벽에 의해, 이들 사이의 갭 영역의 상부 입구는 실질적으로 넓어진 폭을 갖는다. 이에 따라, 저온 PVD 기술을 사용함에도 불구하고, 본 발명은 개선된 단차도포성을 가지고 상기 캐핑막(135)을 증착할 수 있다. 즉, 상기 하드 마스크 패턴들(131) 사이의 갭 영역에서도, 상기 캐핑막(135)은 증가된 균일성을 갖는 두께로 형성될 수 있다. 예를 들면, 상기 하드 마스크 패턴(131)의 측면에서의 상기 캐핑막(135)의 두께(D4)와 상기 상변화 패턴(121)의 측면에서의 상기 캐핑막(135)의 두께(D5) 사이의 차이는 상기 하드 마스크 패턴(131)의 측면에서의 상기 캐핑막(135) 두께(D4)의 25%보다 작게 형성될 수 있다.
이처럼 증가된 단차도포성에 의해, 상기 캐핑막(135)은 종래의 방법에서 허용되는 두께보다 증가된 두께(예를 들면, 대략 15%이상 증가된 두께)로 증착될 수 있다. 상기 캐핑막(135) 두께의 상한은 상술한 오버행 또는 보이드의 문제를 예방할 수 있는 증착 두께로서 선택될 수 있다. 이러한 허용되는 증착 두께의 증가에 의해, 본 발명에 따른 상기 캐핑막(135)은 상기 상변화 패턴(121)으로의 산소 침투를 예방하기 위해 요구되는 대략 400 옹스트롬 이상의 두께로 형성될 수 있다. 그 결과, 상기 상변화 패턴(121)의 특성 변화를 초래할 수 있는 산소 침투는 본 발명이 제안하는 상변화 메모리에서는 유효하게 예방될 수 있다.
　　
도 1은 온도 및 시간에 따른 상변화막의 결정 상태의 변화 특성을 보여주는 그래프이다.
도 2는 종래 기술에 따른 상변화 메모리의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 상변화 메모리의 제조 방법을 설명하기 위한 공정 단면도들이다.

Claims (16)

  1. 반도체 기판 상의 하부 절연막 내에 하부 전극을 형성하는 단계;
    상기 하부 전극이 형성된 상기 하부 절연막 상에, 차례로 적층된, 상변화 패턴, 상부 전극 및 그 상부 폭이 그 하부 폭보다 작은 하드 마스크 패턴을 형성하는 단계; 및
    물리적 기상 증착 기술을 사용하여, 상기 상변화 패턴, 상기 상부 전극 및 상기 하드 마스크 패턴이 형성된 결과물을 덮는 캐핑막을 형성하되, 상기 캐핑막은 상기 하드 마스크 패턴의 측면과 상기 상변화 패턴의 측면에서 균일한 두께를 갖는 단계를 포함하는 것을 포함하되,
    상기 하드 마스크 패턴을 형성하는 단계는 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 하부 절연막의 일부를 식각하는 것을 포함하는 것을 특징으로 하는 상변화 메모리의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐핑막은 상기 상변화 패턴의 전이 온도보다 낮은 온도에서 형성되는 것을 특징으로 하는 상변화 메모리의 제조 방법.
  3. 제 1 항에 있어서,
    상기 상변화 패턴은 상기 하부 전극 및 상기 하부 절연막과 접촉하며, 상기 하부 절연막의 일부분은 상기 상변화 패턴의 하부면보다 아래에 위치하는 상부면을 갖는 상변화 메모리의 제조 방법.
  4. 제 1 항에 있어서,
    상기 상변화 패턴은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 칼코겐 화합물들 중의 한가지 로 형성되고,
    상기 캐핑막은 산소 확산을 차단할 수 있는 절연성 물질들 중의 적어도 한가지로 형성되는 것을 특징으로 하는 상변화 메모리의 제조 방법.　
  5. 제 1 항에 있어서,
    상기 하드 마스크 패턴은, 상기 상부 전극의 상부면으로부터 멀어질수록, 점진적으로 좁아지는 폭을 갖도록 형성되는 것을 특징으로 하는 상변화 메모리의 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 상변화 패턴, 상기 상부 전극 및 상기 하드 마스크 패턴을 형성하는 단계는
    상기 하부 전극 상에 상변화막, 상부 전극막 및 하드 마스크막을 차례로 형성하는 단계;
    상기 하드 마스크막을 패터닝하여, 그 상부 폭이 그 하부 폭보다 작은 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 상부 전극막 및 상기 상변화막을 패터닝하는 단계를 포함하되,
    상기 하드 마스크막을 패터닝하는 단계는 상기 상부 전극막 및 상기 상변화막을 패터닝하는 단계는 서로 다른 식각 레서피를 사용하여 실시되는 것을 특징으로 하는 상변화 메모리의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 서로 나란하게 배치된 복수 개의 메모리 구조체들로서, 상기 메모리 구조체들 각각은 하부 전극 상에 차례로 적층된 상변화 패턴, 상부 전극, 및 하부 폭보다 작은 상부 폭을 갖는 하드 마스크 패턴을 포함하는 것; 및
    물리적 기상 증착 기술에 의해 상기 복수 개의 메모리 구조체들의 표면에 증착된 캐핑막으로서, 상기 캐핑막은 인접하는 상기 메모리 구조체들 사이에 갭 영역을 정의하되, 상기 갭 영역은 하부 폭보다 큰 상부 폭을 갖는 상변화 메모리.
  12. 제 11 항에 있어서,
    상기 캐핑막은 상기 마스크 패턴의 측벽 및 상기 상변화 패턴의 측벽 상에서 균일한 두께를 가지며,
    상기 캐핑막의 두께는 상기 인접하는 메모리 구조체들 간의 간격의 1/2보다 작은 상변화 메모리.
  13. 제 11 항에 있어서,
    상기 메모리 구조체들은 하부 절연막 상에 배치되되, 상기 하부 절연막은 인접하는 상기 메모리 구조체들 사이에서 상부면이 리세스된 리세스부를 가지며,
    상기 캐핑막은 상기 하부 절연막의 상기 리세스부를 덮되, 상기 리세스부 상에서 상기 캐핑막의 두께는 상기 상변화 패턴의 측벽에서 상기 캐핑막의 두께와 동일한 상변화 메모리.
  14. 제 11 항에 있어서,
    상기 하드 마스크 패턴은, 상기 상부 전극의 상부면으로부터 멀어질수록, 점진적으로 좁아지는 폭을 갖도록 형성되는 것을 특징으로 하는 상변화 메모리.
  15. 삭제
  16. 삭제
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