KR20100044004A - 상변화 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
상변화 메모리 소자 및 그 제조 방법을 개시한다. 개시된 본 발명은 반도체 기판을 제공하는 단계, 상기 반도체 기판상에 하부 전극 콘택을 구비한 층간 절연층을 형성하는 단계, 및 상기 층간 절연층 상부에 확산 방지막, 칼코게나이드 박막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 상변화 메모리 소자 및 그 제조 방법이다.
PRAM, BI-LAYER
Description
본 발명은 상변화 메모리 소자 및 그 제조 방법으로, 보다 구체적으로는 게르마늄-안티몬(GeSb)과 칼코게나이드 화합물(GeSbTe)의 이중막을 이용한 상변화 메모리 소자 및 그 제조방법이다.
현재, 반도체 산업계의 주된 화두 가운데 하나는 SoC(System on a Chip) 기술을 어떻게 조기에 먼저 개발하여 상용화할 수 있느냐에 모아지고 있다. 특히, 본격적인 SoC 기술에 앞서 논리소자(Logic Device)와 메모리 소자를 결합한 형태를 갖는 소자를 개발하려는 연구가 활발히 진행중이다.
그러나, 현재 메모리 반도체 시장을 양분하고 있는 디램(DRAM)과 플래쉬 메모리(Flash Memory)는 논리소자와 함께 임베디드 메모리(Embeded Memory)로 집적함에 있어서 공정상의 난점을 다수 보유하고 있다. 또한, 날로 그 중요성이 커지는 모바일 어플리케이션(Mobile Application)을 위한 SoC의 기억 소자는 비휘발성, 저전력 구동, 빠른 동작속도, 높은 집적도, 낮은 생산원가 등의 특성이 요구되는데, 디램(DRAM)은 전원이 차단되면 기록된 데이터가 지워지는 휘발성 메모리 소자이고 리프레쉬 전압이 필요하기 때문에 스탠바이(stand-by) 상태에서 전력소비가 지나치게 큰 단점이 있고, 플래쉬 메모리는 비휘발성 메모리이고 집적도를 향상시키는 것이 유리하지만, 데이터를 쓰기 위해 높은 전압이 필요하고, 동작속도가 느리며, 읽기/쓰기 동작의 반복 횟수에 한계를 가지고 있다. 따라서, 디램과 플래쉬 메모리가 원천적으로 가진 한계를 극복하고 단품 메모리로서 뿐만 아니라 궁극적으로 SoC 기술에 응용 가능한 비휘발성 메모리로 응용하기 위해, 최근들어, 강유전체 기억 소자(이하, FeRAM), 상변환 기억 소자(Phase change RAM device; 이하, PRAM), 자성체 기억 소자(이하, MRAM) 등의 연구가 활발히 진행되고 있다.
그런데, FeRAM은 집적도를 증대시키는 것이 어렵고, 읽기/쓰기를 반복적으로 행한 이후에 특성이 열화되는 현상이 나타나는 문제를 안고 있다. 그리고, MRAM은 데이터를 읽기 위한 센싱 마진(Sensing Margin)이 지나치게 작고, 디지트 라인(Digit Line)이 별도로 필요하며, 집적화될수록 인접 셀간의 간섭 문제가 발생하여 고집적화에 장애를 안고 있다. 이에 반해, PRAM은 구조가 단순하고, 인접 셀간의 간섭 문제가 없기 때문에 고집적이 가능하며, 수십㎱의 빠른읽기 속도, 수십∼수백㎱의 비교적 빠른 쓰기 속도를 가지고 있기 때문에 고속 동작이 가능한 것으로 알려져 있다.
또한, PRAM은 기존 씨모스 로직(CMOS logic) 공정과의 연계성이 우수하여 생산 비용을 절감할 수 있어서 상용화 측면에서도 매우 가능성이 있는 메모리로 평가받고 있다.
한편, PRAM을 제품화하여 메모리 시장에 진입하기 위해서는 셀 크기를 줄이 고 신뢰성을 향상시켜 저가에 고집적도를 가지도록 하는 것이 중요하다. 이상적인 PRAM의 경우, 약 20㎚ 노드까지 스케일링이 가능하며, 단위 셀은 최소 6F2의 크기로 구현이 가능할 것으로 예상된다.
그러나, 현재 PRAM의 집적화에 걸림돌이 되고 있는 부분은 리세트(Reset) 상태로 전이시키기 위해 요구되는 전류가 1㎃ 정도로 매우 크다는 것이다. 현재 논리 소자에서 사용화되고 있는 트랜지스터의 허용 전류가 0.05㎃/0.1㎛인 것을 감안하면, 1㎃ 정도의 전류값은 트랜지스터의 크기를 줄이는데 큰 장애물로 작용하게 된다. 실제로 현재까지 보고된 64Mb PRAM의 경우 0.18㎛ 디자인룰에서 셀 크기가 15F2로, 이상적인 셀 크기와는 현격한 차이를 보이고 있다.
따라서, 고집적화된 PRAM을 개발하기 위해서는 리세트 전류를 줄이는 것이 반드시 해결되어야 할 과제이며, 현재 이에 대한 많은 연구가 진행되고 있다. 여기서, 상기 리세트 전류의 크기에 영향을 미치는 요인으로는 상변화 물질인 GeSbTe 켈코게나이드(chacogenide), 즉, 상변화막(이하, "GST"로 기재함)과 전극간의 접촉 면적, 구조, GST의 저항, 크기, 두께, 단열 특성 등이 있다.
이와 같은 여러 가지 요인들 중, 리세트 전류를 낮추기 위한 방법으로서 상변화막, 즉, GST와 전극의 저항을 변화시키는 방안을 들 수 있다. 이는 전기적 펄스를 가해 발생하는 주울(Joule)열을 이용해서 GST막의 상변화를 유도하게 되는데, GST막 혹은 전극 자체의 저항을 크게 하면 발생하는 열 또한 증가하기 때문에 리세트 전류를 낮출 수 있는 것이다. 공통적인 측면에서, 질소가 함유된 Ar 기체 분위기에서 GST막을 증착하게 되면, GST의 저항을 증가시킬 수 있음이 확인되었으며, 실제로, 질소가 도핑된 GST를 적용한 PRAM 소자의 경우, 0.6㎃-50㎱ 리세트 전류, 0.2㎃-100㎱ 세트 전류에서 동작할 수 있음이 보고되었다.
하지만, 현재 GST막은 Ge,Sb,Te의 조성비가 2:2:5인 물질을 중심으로 개발이 이루어지고 있는데, 이러한 물질은 물질의 안전성뿐만 아니라, 낮은 전류 소모, 빠른 상변화가 장점인 반면, 낮은 결정화 온도(~150℃)로 인해서 리텐션(Retention) 특성이 낮을 뿐만 아니라, 결정상인 경우 비저항이 다른 면심입방구조(FCC)/육방밀집구조(HCP)의 두상이 존재하여 소자 분포 특성이 열화되는 문제를 가지고 있다.
따라서, 본 발명의 목적은 상술한 종래의 기술의 문제점을 개선하기 위한 것으로, 상변화 물질 특성을 개선할 수 있는 상변화 메모리 소자를 제공하는 것이다.
또한 본 발명의 다른 목적은 상변화 물질 특성을 개선할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 상변화 메모리 소자 제조 방법은 반도체 기판을 제공하는 단계, 상기 반도체 기판상에 하부 전극 콘택을 구비한 층간 절연층을 형성하는 단계; 및 상기 층간 절연층 상부에 확산 방지막, 칼코게나이드 박막 및 상부전극을 순차적으로 형성하는 단계를 포함한다.
또한 본 발명의 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 소자는 반도체 기판, 상기 반도체 기판에 형성된 하부 전극 및 하부 전극 콘택을 포함하는 층간 절연층, 상기 층간 절연층 상부에 상기 하부 전극 콘택과 접촉하는 확산 방지막, 칼코게나이드 박막, 및 상부전극을 포함한다.
따라서, 본 발명에 의하면, 상변화 물질로 게르마늄-안티몬/게르마늄-안티몬-텔레늄(GeSb/GeSbTe) 이중막을 사용함으로써 높은 리텐션(Retention) 특성과 낮은 동작전류를 구현함으로써 높은 신뢰성 및 내구성이 향상된 상변화 메모리 소자 제작을 가능하게 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 1 및 도 4는 본 발명에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1를 참조하면, 불순물 영역(100a)이 형성된 반도체 기판(100) 상부에 PN 다이오드(115)가 형성된 제 1 층간 절연층(110)을 형성한다.
상기 제 1 층간 절연층(110)은 예를들어, TEOS(Tetra Ethly Ortho Silicate), USG(Undoped Silcate Glass) 또는 HDP-CVD(High Density Plasma-CVD) 등을 이용한 산화물이거나, 혹은 산화물과 질화물의 복합층일 수 있다.
이때, PN 다이오드(115) 상에 선택적으로 오믹 콘택층(116)이 형성될 수 있다.
다음, 도 2에 도시된 바와같이, 제 1 층간 절연층(110) 결과물 상부에 제 2 층간 절연층(120)을 형성한 다음, 상기 제 2 층간 절연층(120)을 부분적으로 식각하여, 오믹 콘택층(116)을 선택적으로 노출시키는 콘택홀(도시되지 않음)을 형성한다.
상기 콘택홀 내에 도전층을 매립하여 하부 전극 콘택(125)을 형성한다. 여기서, 상기 하부 전극 콘택(125)은 불순물이 도핑된 폴리실리콘, 실리콘 게르마늄(SiGe), 또는 티타늄 질화막(TiN)이 이용될 수 있다.
다음으로, 도 3을 참조하면, 제 2 층간 절연층(120) 상에 하부 전극 콘택 층(125)의 상부면을 덮도록 확산 방지층으로서 게르마늄-안티몬(GexSb(1-x); 0<x<1)층(130)을 20~500Å 두께 범위로 형성한 후, 칼코게나이드(GeSbTe) 박막(140)을 100 ~ 2000Å 범위로 증착한 다음, 칼코게나이드(GeSbTe) 박막(140) 상부에 상부 전극층(150)을 형성한다.
그 후에 감광막 패턴(도시하지 않음)을 형성한 후, 감광막 패턴을 식각 마스크로 사용하여 상부 전극, 칼코게나이드 박막(GeSbTe)(140) 및 게르마늄-안티몬(GeSb; 130)을 순차적으로 식각한다. 이후, 감광막 패턴을 제거하면 도 4에 도시한 바와 같이 게르마늄-안티몬 패턴(130a), 칼코게나이드 패턴(140a) 및 상부전극(150a)이 형성된다.
여기서 칼코게나이드 화합물은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 질소-게르마늄-안티몬-텔루륨(N-Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 게르마늄-비스무스-텔루륨(Ge-Bi-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 은-인듐-안티몬-텔루륨 (Ag-In-Sb-Te), 금-인듐-안티몬-텔루륨(Au-In-Sb-Te), 게르마늄-인듐-안티몬-텔루륨 (Ge-In-Sb-Te), 셀레늄-안티몬-텔루륨(Se-Sb-Te), 주석-인듐-안티몬-텔루륨 ( Sn -In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등과 같은 칼코게나이드 합금들 중 어느 하나가 이용될 수 있다.
또 다른 예로서 상기 칼코게나이드 화합물(140)은 탄탈륨-안티몬-텔루륨 (Ta-Sb-Te), 니오븀-안티몬-텔루륨(Nb-Sb-Te) 또는 바나듐-안티몬-텔루륨(V-Sb-Te) 등과 같은 같은 5A족 원소-안티몬-텔루륨을 포함하거나, 또는 탄탈륨-안티몬-셀레 늄 (Ta-Sb-Se), 니오븀-안티몬-셀레늄(Nb-Sb-Se) 또는 바나듐-안티몬-텔루륨(V-Sb-Se)등과 같은 5A족 원소-안티몬-셀레늄을 포함할 수 있다. 또한, 상변화 물질층은 텅스텐-안티몬-텔루륨(W-Sb-Te), 몰리브덴-안티몬-텔루륨(Mo-Sb-Te), 또는 크롬-안티몬-텔루륨(Cr-Sb-Se) 등과 같은 6A족 원소-안티몬-텔루륨을 포함하거나 또는 텅스텐-안티몬-셀레늄(W-Sb-Se), 몰리브덴-안티몬-셀레늄(Mo-Sb-Se) 또는 크롬-안티몬-셀레늄(Cr-Sb-Se)등과 같은 6A족 원소-안티몬-셀레늄을 포함할 수 있다. 또한 상기 칼코게나이드 박막(160)은 질소(N) 또는 산화물(SiO2) 등의 다양한 도펀트를 포함할 수 있다.
본 실시예에서, 칼코게나이드 화합물(140)로는 게르마늄-안티몬-텔루륨(GeSbTe)을 사용하였다.
여기서 상기 게르마늄-안티몬(GexSb1-x)의 게르마늄(Ge)조성 x는 0 ~ 1의 사이값을 가지나 바람직하게는 0.1 ~ 0.3 사이의 값에서 상변화 특성을 최적화시킬 수 있으며, 요구되는 소자 특성에 맞추어 조절할 수 있다.
예를들어, 동작 전류가 높더라도 소자의 열적 안전성이 중시되는 경우에는 게르마늄(Ge)조성을 증가시키며, 저전력 소자에 응용하기 위해서는 게르마늄(Ge)조성을 감소시킨다.
여기서, 게르마늄-안티몬층(130)은 칼코게나이드 박막(140) 저부에 형성되어, 칼코게나이드 박막의 리텐션 특성을 보호하고, 잦은 열전달 시 상기 열로부터 칼코게나이드 박막의 성분 변이를 방지하는 역할을 한다.
이때, 칼코게나이드 박막(Ge(x)Sb(y)Te(z))의 이상적인 조성비는 x : y : z = 2 : 2 : 5 의 조성비를 유지함이 바람직하다.
한편, 게르마늄-안티몬 증착방법으로는 물리 기상 증착(PVD), 화학 기상증착(CVD), 원자층 증착(ALD) 방법을 이용하여 성장시킨다. 상변화 물질이 평판이 아닌 3차원 구조에서 증착되어야 하는 경우 화학 기상 증착(CVD) 방법을 이용하며, 이때 조성 균일도의 물질 안정성을 향상시키기 위해서 열처리를 RTA(Rapid Thermal annealing) 혹은 전기로 열처리(furnace annealing)을 수행할 수 있다. 이때 분위기는 GeSb의 산화를 막기 위해서 질소(N2), 수소(H2), 아르곤(Ar) 혹은 이들의 혼합 기체 분위기에서 수행하고, 열처리 온도가 400℃ 이상인 경우에는 GeSb의 휘발이 일어나므로 열처리는 300~400도 범위 내에서 이루어진다.
다음으로, 상기 상부 전극(150)으로는 질소 원소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성된다. 여기서, 상기 질소 원소를 함유하는 도전성 물질은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 몰리브덴 질화물(MoN), 니오브 질화물(NbN), 티타늄-실리콘 질화물(TiSiN), 티타늄-알루미늄 질화물(TiAlN), 티타늄-보론 질화물(TiBN), 지르코늄-실리콘 질화물(ZrSiN), 텅스텐-실리콘 질화물(WSiN), 텅스텐-보론 질화물(WBN), 지르코늄-알루미늄 질화물(ZrAlN), 몰리브덴-실리콘 질화물(MoSiN), 몰리브덴-알루미늄 질화물(MoAlN), 탄탈륨-실리콘 질화물 (TaSiN), 탄탈륨-알루미늄 질화물(TaAlN), 티타늄 질산화물(TiON), 티타늄-알루미늄 질산화물(TiAlON), 텅스텐 질산화물(WON) 또는 탄탈륨 질산화물(TaON)을 포함할 수 있다.
다른 실시예로서, 도 5과 같이 GeSb(130a)과 GeSbTe(140a) 사이에 높은 비저항을 가지는 금속 혹은 금속 산화물로 된 확산 방지막(135)으로 삽일 할 수 있다.
이때, 상변화가 반복되는 경우 GeSb(130a)과 GeSbTe(140a) 사이에 확산에 의해 조성이 초기와 달라지는 문제가 발생할 수 있으므로 금속성 확산 방지막(135)을 삽입함으로써 안전한 조성을 유지할 수 있을 뿐만 아니라 동작 전류 값에 따라서 GeSb과 GeSbTe를 선택적으로 상변화 시킴으로써 2 비트 이상의 멀티 비트 구현이 가능하다.
상기 확산 방지막(135)으로는 질화티타늄(TiN), 질화알루미늄티타늄(TiAlN), 질화 규소티타늄(TiSiN), 질화탈탈륨(TaN), 질화규소탈탈륨(TaSiN) 중 하나 혹은 다층 구조로 사용할 수 있으며 증착 두께는 20 ~ 200Å일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 4는 본 발명의 실시예를 설명하기 위한 상변화 메모리 소자 제조 방법에 관한 각 공정별 단면도, 및
도 5는 본 발명에 따른 다른 실시예를 설명하기 위한 상변화 메모리 소자의 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
100 : 기판 100a : 불순물영역
110,120 : 층간 절연층 115 : PN 다이오드
125 : 하부전극 콘택 130 : 게르마늄-안티몬(GeSb)
135 : 확산 방지막 140 : 칼코게나이드 박막(GeSbTe)
150 : 상부전극
Claims (14)
- 반도체 기판을 제공하는 단계;상기 반도체 기판상에 하부 전극 콘택을 구비한 층간 절연층을 형성하는 단계; 및상기 층간 절연층 상부에 확산 방지막, 칼코게나이드 박막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 확산 방지막은 게르마늄-안티몬(GexSb1-x)으로 형성하는 상변화 메모리 소자 제조 방법.
- 제 2 항에 있어서,상기 게르마늄-안티몬(GexSb1-x)에서 게르마늄(Ge)의 조성비(x)는 0.1 ~ 0.3의 값을 사용하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 2 항에 있어서,상기 게르마늄-안티몬(GeSb)막은 20 ~ 500Å인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 2 항에 있어서,상기 게르마늄-안티몬(GeSb)막은 물리 기상 증착(PVD) 혹은 화학 기상 증착(CVD), 및 원자층 증착 방법으로 형성하는 상변화 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 게르마늄-안티몬(GeSb)을 화학 기상 증착(CVD) 방식으로 증착하는 경우, 후속으로 RTA(Rapid Thermal annealing) 혹은 전기로 열처리(furnace anealing)처리를 선택적으로 진행하는 상변화 메모리 소자 제조방법.
- 제 6 항에 있어서,상기 게르마늄-안티몬(GeSb)을 상기 RTA 또는 열처리 시 300∼400℃ 온도에서 진행하는 상변화 메모리 소자 제조 방법.
- 제 2 항에 있어서,상기 게르마늄-안티몬막과 상기 칼코게나이드 박막 사이에 금속성 확산 방지막을 형성하는 단계를 더 포함하는 상변화 메모리 소자 제조 방법.
- 제 8 항에 있어서,상기 금속성 확산 방지막으로는 티타늄(Ti), 질화 티타늄(TiN), 질화알루미 늄티타늄(TiAlN), 탄탈륨(Ta), 질화 탄탈륨(TaN) 및 질화 규소탄탈륨(TaSiN) 중 하나 혹은 다층인 구조로 사용하는 상변화 메모리 소자 제조 방법.
- 반도체 기판;상기 반도체 기판에 형성된 하부 전극 및 하부 전극 콘택을 포함하는 층간 절연층; 및상기 층간 절연층 상부에 상기 하부 전극 콘택과 접촉하는 확산 방지막, 칼코게나이드 박막, 및 상부전극을 구비하는 상변화 메모리 소자.
- 제 10 항에 있어서,상기 확산 방지막은 게르마늄-안티몬(GeSb)으로 형성하는 상변화 메모리 소자.
- 제 11 항에 있어서,상기 게르마늄-안티몬(GeSb)과 칼코게나이드 박막(GeSbTe) 사이에 확산 방지막을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
- 제 12 항에 있어서,상기 금속성 확산 방지막 두께는 20~200Å인 것을 특징으로 하는 상변화 메모리 소자.
- 제 13 항에 있어서,상기 금속성 확산 방지막으로는 티타늄(Ti), 질화 티타늄(TiN), 질화알루미늄티타늄(TiAlN), 탄탈륨(Ta), 질화 탄탈륨(TaN) 및 질화 규소탄탈륨(TaSiN) 중 하나 혹은 다층인 구조로 사용하는 상변화 메모리 소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |