KR20060002615A - 이중 캐핑막을 갖는 상변화 기억소자 및 그 제조방법 - Google Patents
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Abstract
이중 캐핑막을 갖는 상변화 기억소자 및 그 제조방법을 제공한다. 상기 상변화 기억소자는 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하는 하부전극이 배치된다. 상기 층간절연막 상에 배치되되, 상기 하부전극과 전기적으로 접속된 상변화 저항체(phase change resistor)가 배치된다. 상기 상변화 저항체(phase change resistor) 측벽들을 덮는 제 1 캐핑막 스페이서가 배치된다. 상기 제 1 캐핑막 스페이서를 갖는 반도체기판 상에 제 2 캐핑막이 배치된다.
상변화 저항체, 상변화 물질막, 제 1 캐핑막 스페이서, 제 2 캐핑막
Description
도 1a 내지 도 1g는 본 발명의 실시예들에 따른 상변화 기억소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 이중 캐핑막을 갖는 상변화 기억소자 및 그 제조방법에 관한 것이다.
상기 상변화 기억소자의 단위 셀은 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 상기 데이터 저장요소는 상기 스위칭 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 일반적으로, 상기 하부전극은 히터로서 작용한다. 상기 스위칭 소자 및 상기 하부전극을 통하여 쓰기 전류가 흐르는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다.
상기 스위칭 소자는 상기 쓰기 전류를 제공하기에 충분한 전류 구동능력(current drivability)를 갖도록 설계되어야 한다. 그러나, 상기 전류 구동능력을 향상시키기 위해서는 상기 스위칭 소자에 의해 차지되는(occupied) 면적이 증가되어야 한다. 상기 스위칭 소자의 면적이 증가하면, 상기 상변화 기억소자의 집적도(integration density)를 개선시키기가 어렵다. 이에 따라, 상기 스위칭 소자의 크기를 증가시키는 것 대신에 상기 하부전극 및 상변화 물질막 사이의 콘택 면적을 최소화시키기 위한 방법들이 지속적으로 연구되고 있다.
상기 하부전극의 콘택 면적을 최소화시키는 방법이 미국특허 제6,147,395호에 "전극들 사이에 작은 면적의 콘택을 형성하는 방법(Method for fabricating a small area of contact between electrodes)"이라는 제목으로 길겐(Gilgen)에 의해 개시된 바 있다. 길겐에 따르면, 등방성 식각 공정을 사용하여 상기 상변화 기억소자의 하부전극(히터) 역할을 하는 미세한 팁을 형성한다. 상기 미세한 팁 상에 상변화 물질막을 형성한다. 그 결과, 상기 상변화 물질막 및 미세한 팁(히터) 사이의 콘택 면적을 최소화시킬 수 있다.
상기 상변화 물질막들 및 히터들 사이의 콘택저항의 균일도(uniformity)는 상기 상변화 기억 셀들의 쓰기 동작(writing operation)에 직접적으로 영향을 줄 수 있다. 예를 들어, 상기 상변화 기억소자 내의 모든 히터들의 콘택저항이 일정 값(specific value)보다 큰 편차(variation)를 보이는 경우에, 논리 "0" 에 해당하는 정보를 기입하기 위한 제 1 쓰기 전류 및 논리 "1"에 해당하는 정보를 기입하기 위한 제 2 쓰기 전류를 설정하기가 어려울 수 있다. 특히, 상기 상변화 물질막들 및 상기 히터들 사이의 계면은 산소 분위기 하에서 실시되는 후속공정(subsequent process) 동안 추가로 산화될 수 있다. 이 경우에, 상기 히터들의 콘택저항의 편차가 증가하여 상기 제 1 쓰기 전류 및 제 2 쓰기 전류의 설정에 있어서 더욱 많은 어려움을 초래한다.
본 발명이 이루고자 하는 기술적 과제는 고성능 및 고신뢰성(high performance and high reliable) 상변화 기억소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고성능 및 고신뢰성 상변화 기억소자의 제조방법을 제공하는 데 있다.
본 발명의 실시예들은 이중 캐핑막을 갖는 상변화 기억소자를 제공한다. 상기 상변화 기억소자는 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하는 하부전극이 배치된다. 상기 층간절연막 상에 배치되되, 상기 하부전극과 전기적으로 접속된 상변화 저항체(phase change resistor)가 배치된다. 상기 상변화 저항체(phase change resistor)의 측벽들을 덮는 제 1 캐핑막 스페이서가 배치된다. 상기 제 1 캐핑막 스페이서를 갖는 반도체기판 상에 제 2 캐핑막이 배치된다.
상기 상변화 저항체는 차례로 적층된 상변화 물질막 패턴 및 상부전극을 포함할 수 있다.
상기 상변화 물질막 패턴은 칼코게나이드 합금막일 수 있다.
상기 제 1 캐핑막은 GST, Sb-Te 또는 Ge-Te 계열의 합금막일 수 있다.
상기 제 1 캐핑막의 두께는 수십 nm인 것이 바람직하다.
상기 제 2 캐핑막은 실리콘 질화막일 수 있다.
본 발명의 실시예들은 이중 캐핑막을 갖는 상변화 기억소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막을 관통하는 하부전극을 형성한다. 상기 층간절연막 상에 상기 하부전극과 전기적으로 접속된 상변화 저항체(phase change resistor)를 형성한다. 상기 상변화 저항체(phase change resistor)의 측벽들을 덮는 제 1 캐핑막 스페이서를 형성한다. 상기 제 1 캐핑막 스페이서를 갖는 반도체기판 상에 제 2 캐핑막을 형성한다.
상기 상변화 저항체는 차례로 적층된 상변화 물질막 패턴 및 상부전극으로 형성될 수 있다.
상기 상변화 물질막 패턴은 칼코게나이드 합금막으로 형성될 수 있다.
상기 제 1 캐핑막 스페이서는 GST, Sb-Te 또는 Ge-Te 계열의 합금막으로 형성되는 것이 바람직하다.
상기 제 1 캐핑막 스페이서는 수십 nm의 두께로 형성될 수 있다.
상기 제 2 캐핑막은 실리콘 질화막으로 형성될 수 있다. 상기 제 2 캐핑막은 350℃보다 낮은 온도에서 실시되는 플라즈마 CVD 기술 또는 350℃보다 낮은 온도에서 형성된 원자층 증착 기술을 사용하여 형성되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1g는 본 발명의 실시예들에 따른 이중 캐핑막을 갖는 상변화 기억소자의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(10) 상에 하부 층간절연막(15)을 형성한다. 상기 하부 층간절연막(15)을 패터닝하여 상기 하부 층간절연막(15)을 관통하는 하부전극 콘택홀(20)을 형성한다. 상기 하부전극 콘택홀(20)은 상기 반도체기판(10)의 일부분을 노출시킨다. 상기 하부전극 콘택홀(20) 상에 콘포말한 콘택 스페이서막(25)을 형성한다. 상기 콘택 스페이서막(25)은 저압 CVD 기술 또는 플라즈마 CVD 기술을 사용하여 실리콘 질화막으로 형성할 수 있다.
도 1b를 참조하면, 상기 콘택 스페이서막(25)을 에치백하여 상기 하부전극 콘택홀(20)의 측벽을 덮으면서 상기 반도체기판(10)을 노출시키는 콘택 스페이서(25a)를 형성한다. 상기 콘택 스페이서(25a)를 갖는 반도체기판 상에 상기 하부전극 콘택홀(20)을 채우는 하부전극막(30)을 형성한다. 상기 하부전극막(30)은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막으로 형성할 수 있다.
도 1c를 참조하면, 상기 하부전극막(30), 상기 콘택 스페이서(25a) 및 상기 하부 층간절연막(15)을 과도 평탄화시키어 상기 콘택 스페이서(25a)의 팁부분을 제거한다. 이때 상기 하부전극 콘택홀(20)을 채우는 하부전극(30a)이 형성되며, 상기 하부전극(30a) 측벽을 둘러싸는 평탄화된 하부전극 콘택 스페이서(25b)가 형성된다. 상기 하부전극 콘택홀(20) 내에 상기 하부전극 콘택 스페이서(25b)를 형성함으로써 상기 하부전극(30a)의 직경을 감소시킬 수 있다. 따라서, 상기 하부전극(30a)과 이후 형성될 상변화 물질막 사이의 콘택 면적을 감소시킬 수 있다.
상기 하부전극(30a)을 갖는 반도체기판 상에 상변화 물질막(35) 및 상부전극막(40)을 차례로 형성한다. 상기 상변화 물질막(35)은 칼코게나이드(chalcogenide) 합금막으로 형성할 수 있다. 예를 들면, 상기 상변화 물질막(35)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막(alloy layer), 즉 TexSbyGe(100-(x+y))
합금막(이하, "GST 합금막"이라 함)으로 형성할 수 있다. 여기서, 상기 "x"는 20 내지 80일 수 있고, 상기 "y"는 5 내지 50일 수 있다. 다시 말해서, 상기 GST 합금막은 20 atomic% 내지 80 atomic%의 농도를 갖는 텔루리움(Te), 5 atomic% 내지 50 atomic%의 농도를 갖는 스티비움(Sb), 및 0 atomic%보다 크고 75 atomic%와 같거나 작은 농도를 갖는 게르마늄(Ge)을 함유할 수 있다. 더 나아가서, 상기 상변화 물질막(35)은 질소 및 실리콘중 적어도 하나로 도우핑된 GST 합금막(alloy layer)으로 형성할 수 있다. 이 경우에, 상기 도우프트 GST 합금막(doped GST alloy layer)은 상기 언도우프트(undoped) GST 합금막보다 더 높은 비저항(resistivity)을 갖는다. 이에 따라, 상기 도우프트 GST 합금막은 동일한 전류 레벨에서(at the same current level) 상기 언도우프트 GST 합금막보다 높은 주울 열(joule heat)을 발생시킨다. 결과적으로, 상기 상변화 물질막(35)을 상기 도우프트 GST 합금막으로 형성하면, 상기 상변화 물질막(35)의 상변이 효율(phase transition efficiency)을 개선시킬 수 있다. 상기 상부전극막(40)은 계면막(38) 및 전극막(39)으로 구성될 수 있다. 상기 계면막(38)은 타이타늄막으로 형성할 수 있으며, 상기 전극막(39)은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막으로 형성할 수 있다.
도 1d를 참조하면, 상기 상부전극막(40) 및 상변화 물질막(35)을 차례로 패터닝하여 상기 하부전극(30a) 상에 상변화 저항체(43)를 형성한다. 그 결과, 상기 상변화 저항체(43)는 차례로 적층된 상변화 물질막 패턴(35a) 및 상부전극(40a)을 갖도록 형성된다. 또한, 상기 상부전극(40a)은 차례로 적층된 계면막 패턴(38a) 및 전극막 패턴(39a)을 갖는다. 이때, 상기 상변화 물질막 패턴(35a)의 측벽들은 상기 패터닝에 의하여 식각 손상을 받게 되어 초기 상변화 물질막의 조성과 다른 조성을 갖는 결함영역(defect; D)을 갖게 된다. 상기 결함영역(D)에 의해 실질적인 소자의 상변화 동작에 사용되는 상기 상변화 물질막 패턴(35a)의 유효영역이 감소하게 된다. 최근 소자의 집적도를 높이기 위해 단위셀 크기가 감소함에 따라 상기 상변화 물질막 패턴(35a)의 크기도 점점 감소하고 있다. 따라서, 식각 손상에 의한 상기 상변화 물질막 패턴(35a)의 측벽에 형성된 상기 결함영역(D)을 최소화하는 것이 매우 중요하다.
도 1e를 참조하면, 상기 상변화 저항체(43)를 갖는 반도체기판 상에 제 1 캐핑막(45)을 형성한다. 상기 제 1 캐핑막(45)은 GST, Sb-Te 또는 Ge-Te 계열의 합금막으로 형성할 수 있다. 상기 제 1 캐핑막(45)을 상기 상변화 물질막 패턴(35a)과 동일한 막으로 형성함으로써, 상기 식각 손상에 의해 상기 상변화 물질막 패턴(35a)의 측벽에 형성된 상기 결함영역(D)을 치유하거나 최소화할 수 있게 된다. 따라서, 소자의 상변화 동작에 사용되는 상기 상변화 물질막 패턴(35a)의 유효영역을 증가시킬 수 있게 된다. 상기 제 1 캐핑막(45)은 수십 nm의 두께로 형성하는 것이 바람직하다.
도 1f를 참조하면, 상기 제 1 캐핑막(45)을 에치백하여 상기 상변화 저항체(43)의 측벽들을 덮는 제 1 캐핑막 스페이서(45a)를 형성한다. 상기 제 1 캐핑막 스페이서(45a)를 갖는 반도체기판 상에 제 2 캐핑막(50)을 형성한다. 상기 제 2 캐핑막(50)은 실리콘 질화막으로 형성할 수 있다. 상기 제 2 캐핑막(50)은 350℃보다 낮은 온도에서 실시되는 플라즈마 CVD 기술 또는 350℃보다 낮은 온도에서 형성된 원자층 증착 기술을 사용하여 형성되는 것이 바람직하다.
상기 제 2 캐핑막(50)은 후속 공정에서 상기 상변화 물질막 패턴(35a) 및 상기 하부전극(30a) 사이의 계면들과 아울러서 상기 상변화 물질막 패턴(35a), 상기 상부전극(40a) 및 상기 제 1 캐핑막 스페이서(45a) 사이의 계면들에 산소원자들이 침투하는 것을 방지하기 위하여 형성한다. 이는 산소원자들이 상기 상변화 물질막 패턴(35a) 및 상기 전극들(30a, 40a) 사이의 계면들에 침투하면, 상기 상변화 물질막 패턴(35a)이 산화되거나 오염되어 그들 고유의 특성(their own property)을 저 하시키기 때문이다. 특히, 상기 계면막 패턴(38a)을 타이타늄으로 형성한 경우, 상기 계면막 패턴(38a)까지 산소가 침투할 경우 상기 타이타늄이 산소와 반응하여 타이타늄 산화막을 형성하며, 여러 차례 상변화 동작에서 열을 받는 동안 상기 타이타늄 산화막이 상기 상변화 물질막 패턴(35a)의 내부로 확산하는 등의 열화 현상이 발생하게 된다. 따라서, 상기 제 2 캐핑막(50)에 의해 산소원자들의 침투에 의한 열화 현상들을 방지할 수 있게 된다.
도 1g를 참조하면, 상기 제 2 캐핑막(50) 상에 실리콘 산화막과 같은 절연막을 형성한다. 이어서, 상기 절연막을 평탄화시키어 평탄화된 상부 층간절연막(55)을 형성한다. 상기 상부 층간절연막(55)은 상기 제 2 캐핑막(50)의 상부면이 노출될때까지 평탄화 시킬 수 도 있다. 상기 제 2 캐핑막(50)은 상기 상부 층간절연막(55)을 형성하는 동안 산소원자들이 상기 제 1 캐핑막 스페이서(45a) 및 상기 상변화 물질막 패턴(35a)의 상/하부면들을 따라서 침투하는 것을 방지한다.
상기 평탄화된 상부 층간절연막(55) 및 상기 제 2 캐핑막(50)을 차례로 패터닝하여 상기 상부전극(40a)을 노출시키는 상부 콘택홀을 형성한다. 상기 상부 콘택홀을 채우는 상부 콘택 플러그(60)를 형성한다. 상기 상부 콘택 플러그(60)는 텅스텐 플러그로 형성할 수 있다.
도 1g를 다시 참조하여 본 발명의 실시예들에 따른 이중 캐핑막을 갖는 상변화 기억소자를 설명하기로 한다.
도 1g를 참조하면, 반도체기판(10) 상에 하부 층간절연막(15)이 배치된다. 상기 하부 층간절연막(15) 내에 상기 하부 층간절연막(15)을 관통하여 상기 반도체 기판(10)에 접촉하는 하부전극(30a)이 배치된다. 상기 하부전극(30a)은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막일 수 있다. 상기 하부전극(30a)의 측벽을 둘러싸는 하부전극 콘택 스페이서(25b)가 배치된다. 상기 하부전극 콘택 스페이서(25b)는 실리콘 질화막일 수 있다.
상기 하부 층간절연막(15) 상에 상기 하부전극(30a)과 전기적으로 접속하는 상변화 저항체(43)가 배치된다. 상기 상변화 저항체(43)는 차례로 적층된 상변화 물질막 패턴(35a) 및 상부전극(40a)으로 구성된다. 상기 상변화 물질막 패턴(35a)은 칼코게나이드 합금막일 수 있다, 예를 들면 상기 상변화 물질막 패턴(35a)은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)의 합금막(alloy layer), 즉 TexSbyGe(100-(x+y)) 합금막(이하, "GST 합금막"이라 함)일 수 있다. 여기서, 상기 "x"는 20 내지 80일 수 있고, 상기 "y"는 5 내지 50일 수 있다. 다시 말해서, 상기 GST 합금막은 20 atomic% 내지 80 atomic%의 농도를 갖는 텔루리움(Te), 5 atomic% 내지 50 atomic%의 농도를 갖는 스티비움(Sb), 및 0 atomic%보다 크고 75 atomic%와 같거나 작은 농도를 갖는 게르마늄(Ge)을 함유할 수 있다. 더 나아가서, 상기 상변화 물질막 패턴(35a)은 질소 및 실리콘중 적어도 하나로 도우핑된 GST 합금막(alloy layer)일 수 있다. 이 경우에, 상기 도우프트 GST 합금막(doped GST alloy layer)은 상기 언도우프트(undoped) GST 합금막보다 더 높은 비저항(resistivity)을 갖는다. 이에 따라, 상기 도우프트 GST 합금막은 동일한 전류 레벨에서(at the same current level) 상기 언도우프트 GST 합금막보다 높은 주울 열(joule heat)을 발생 시킨다. 결과적으로, 상기 상변화 물질막 패턴(35a)이 상기 도우프트 GST 합금막이면, 상기 상변화 물질막 패턴(35a)의 상변이 효율(phase transition efficiency)을 개선시킬 수 있다. 상기 상부전극(40a)은 차례로 적층된 계면막 패턴(38a) 및 전극막 패턴(39a)으로 구성될 수 있다. 상기 계면막 패턴(38a)은 타이타늄막일 수 있으며, 상기 전극막 패턴(39a)은 타이타늄 질화막 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막일 수 있다.
상기 상변화 저항체(43)의 측벽들을 덮는 제 1 캐핑막 스페이서(45a)가 배치된다. 상기 제 1 캐핑막 스페이서(45a)는 GST, Sb-Te 또는 Ge-Te 계열의 합금막일 수 있다. 또한, 상기 제 1 캐핑막 스페이서(45a)의 두께는 수십 nm인 것이 바람직하다. 상기 제 1 캐핑막 스페이서(45a)를 갖는 반도체기판 상에 제 2 캐핑막(50)이 배치된다. 상기 제 2 캐핑막(50)은 실리콘 질화막일 수 있다. 상기 제 2 캐핑막(50)은 후속 공정에서 상기 상변화 물질막 패턴(35a) 및 상기 하부전극(30a) 사이의 계면들과 아울러서 상기 상변화 물질막 패턴(35a), 상기 상부전극(40a) 및 상기 제 1 캐핑막 스페이서(45a) 사이의 계면들에 산소원자들이 침투하는 것을 방지하는 역할을 한다. 이는 산소원자들이 상기 상변화 물질막 패턴(35a) 및 상기 전극들(30a, 40a) 사이의 계면들에 침투하면, 상기 상변화 물질막 패턴(35a)이 산화되거나 오염되어 그들 고유의 특성(their own property)을 저하시키기 때문이다.
상기 제 2 캐핑막(50) 상에 평탄화된 상부 층간절연막(55)이 배치된다. 상기 상부 층간절연막(55) 및 상기 제 2 캐핑막(50)을 관통하면서, 상기 상부전극(40a)과 전기적으로 접속하는 상부 콘택 플러그(60)가 배치된다. 상기 상부 콘택 플러그 (60)는 텅스텐 플러그일 수 있다.
상술한 바와 같이 본 발명에 따르면, 상변화 저항체의 측벽들에 상변화 물질막과 동일한 물질로 제 1 캐핑막 스페이서를 형성하여, 식각에 의해 손상된 상기 상변화 저항체 측벽들의 결함을 완화시키고, 이어, 하부 층간절연막 및 상변화 저항체 전체를 덮는 제 2 캐핑막을 실리콘 질화막으로 형성함으로써 후속 공정에서 상변화 저항체 및 하부전극 간의 계면에 산소가 침투하는 것을 방지함으로써 상변화 저항체들 및 하부전극 간의 계면 특성을 우수하게 유지할 수 있다. 이에 따라, 하부전극의 콘택저항과 아울러서 상변화 저항체들의 셋/리셋 저항 특성을 현저히 개선시킬 수 있다.
Claims (13)
- 반도체기판 상에 배치된 층간절연막;상기 층간절연막을 관통하는 하부전극;상기 층간절연막 상에 배치되되, 상기 하부전극과 전기적으로 접속된 상변화 저항체(phase change resistor);상기 상변화 저항체(phase change resistor)의 측벽들을 덮는 제 1 캐핑막 스페이서; 및상기 제 1 캐핑막 스페이서를 갖는 반도체기판을 덮는 제 2 캐핑막을 포함하는 상변화 기억소자.
- 제 1 항에 있어서,상기 상변화 저항체는 차례로 적층된 상변화 물질막 패턴 및 상부전극을 포함하는 것을 특징으로 하는 상변화 기억소자.
- 제 2 항에 있어서,상기 상변화 물질막 패턴은 칼코게나이드 합금막인 것을 특징으로 하는 상변화 기억소자.
- 제 1 항에 있어서,상기 제 1 캐핑막은 GST, Sb-Te 또는 Ge-Te 계열의 합금막인 것을 특징으로 하는 상변화 기억소자.
- 제 1 항에 있어서,상기 제 1 캐핑막의 두께는 수십 nm인 것을 특징으로 하는 상변화 기억소자.
- 제 1 항에 있어서,상기 제 2 캐핑막은 실리콘 질화막인 것을 특징으로 하는 상변화 기억소자.
- 반도체기판 상에 층간절연막을 형성하고,상기 층간절연막을 관통하는 하부전극을 형성하고,상기 층간절연막 상에 상기 하부전극과 전기적으로 접속된 상변화 저항체(phase change resistor)를 형성하고,상기 상변화 저항체(phase change resistor)의 측벽들을 덮는 제 1 캐핑막 스페이서를 형성하고,상기 제 1 캐핑막 스페이서를 갖는 반도체기판 상에 제 2 캐핑막을 형성하는 것을 포함하는 상변화 기억소자 제조방법.
- 제 7 항에 있어서,상기 상변화 저항체는 차례로 적층된 상변화 물질막 패턴 및 상부전극으로 형성되는 것을 포함하는 것을 특징으로 하는 상변화 기억소자 제조방법.
- 제 8 항에 있어서,상기 상변화 물질막 패턴은 칼코게나이드 합금막으로 형성되는 것을 특징으로 하는 상변화 기억소자 제조방법.
- 제 7 항에 있어서,상기 제 1 캐핑막 스페이서는 GST, Sb-Te 또는 Ge-Te 계열의 합금막으로 형성되는 것을 특징으로 하는 상변화 기억소자 제조방법.
- 제 7 항에 있어서,상기 제 1 캐핑막 스페이서는 수십 nm의 두께로 형성되는 것을 특징으로 하는 상변화 기억소자 제조방법.
- 제 7 항에 있어서,상기 제 2 캐핑막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 상변화 기억소자 제조방법.
- 제 12 항에 있어서,상기 제 2 캐핑막은 350℃보다 낮은 온도에서 실시되는 플라즈마 CVD 기술 또는 350℃보다 낮은 온도에서 형성된 원자층 증착 기술을 사용하여 형성되는 것을 특징으로 하는 상변화 기억소자 제조방법.
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| KR100762894B1 (ko) * | 2006-04-14 | 2007-10-08 | 주식회사 하이닉스반도체 | 상변환 기억 소자 및 그의 제조방법 |
| KR100945790B1 (ko) * | 2008-02-15 | 2010-03-08 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조 방법 |
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