JPWO2008001411A1 - 半導体記憶装置の製造方法 - Google Patents
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Abstract
相変化メモリの記憶層は、耐熱性の高いＩｎＧｅＳｂＴｅ膜で構成されている。このＩｎＧｅＳｂＴｅ膜は、安定組成を有するＧｅ２Ｓｂ２Ｔｅ５からなるＧｅＳｂＴｅターゲット（１０９ａ）と、安定組成を有するＩｎ２Ｔｅ３からなるＩｎＴｅターゲット１０９ｄをスパッタチャンバ（１０１）内で同時にスパッタすることによって成膜される。これにより、ＩｎＧｅＳｂＴｅ膜の化学量論的な組成が局所的にばらついたり、経時的に変動したりすることが抑制されるので、結晶粒の結晶相や組成の均一性が高いＩｎＧｅＳｂＴｅ膜が得られる。
Description
本発明は、半導体記憶装置の製造技術に関し、特に、記録層材料としてカルコゲナイドを用いた相変化メモリの製造に適用して有効な技術に関する。
情報機器、家電機器、車載機器などには、プログラムやデータを格納するためのフラッシュメモリを混載した組込み機器向けマイコン（メモリ混載マイコン）が搭載されている。近年は、これらの機器の機能向上に伴って、メモリ混載マイコンの高性能化の要求が高まり、混載するフラッシュメモリに対しても、書換え耐性の向上や集積度のさらなる向上が要求されている。
また、汎用メモリであるＤＲＡＭにおいても、さらなる高集積化の要求に応えるために、メモリセルの微細化が進められている。しかし、キャパシタに蓄えられる電荷の量で情報を記憶するＤＲＡＭは、キャパシタの面積を小さくすると、蓄積容量が減ってしまうという問題がある。また、キャパシタの誘電体材料を一定値以下に薄膜化すると、リーク電流の増加してしまうという問題もある。これまでは、キャパシタを深いトレンチ内に形成するなどして面積の低下を防いできたが、さらなる微細化を推進しようとすると、トレンチのアスペクト比が加工の限界に達し、最先端の加工技術を駆使しても歩留りよくデバイスを作ることができなくなる。
このような状況に鑑み、最近は、様々な新しい半導体記憶素子が提案されている。代表的なものとして、カルコゲナイド材料の相変化を利用した相変化メモリ（Phase change RAM；ＰＲＡＭ）、磁性体のスピンを利用したＭＲＡＭ（Magnetic RAM)、有機分子の酸化・還元を利用した分子メモリ、強相関電子系と呼ばれる物質を用いるＲＲＡＭ(Resistance RAM)などを挙げることができる。なかでも、相変化メモリは、書込み・読出しが高速で行なえ、高い書換え耐性や集積化に有利であるという特徴から、次世代のメモリ混載マイコン用不揮発メモリやＤＲＡＭ代替メモリとして注目されている。
相変化メモリは、記憶層としてカルコゲナイド膜を使い、カルコゲナイドが熱によって電気抵抗の異なるアモルファス状態（高抵抗）と結晶状態（低抵抗）に変化することを利用し、膜を流れる電流量の違いを“１”と“０”の情報として記憶と読み出しを行う。記憶層材料である多元系カルコゲナイドは、すでにＣＤ−ＲＷやＤＶＤ−ＲＡＭのような光ディスクの記録層材料として使用されている実績があることから、上記した他の半導体記憶素子で使用する材料に比べて扱いが容易であるという特徴がある。
以下の特許文献１〜６は、複数種類のスパッタターゲットを用いたスパッタリング法によって、光ディスクの表面に多元系カルコゲナイド膜を成膜する技術を開示している。
特開２００４−２５５６９８号公報（特許文献１）は、２種類のターゲット（ＩｎＳｂＴｅ−ＧｅＳｂ、ＩｎＳｂＴｅ−Ｇｅ、ＧｅＳｂＴｅ−ＩｎＳｂＴｅ、ＧｅＳｂＴｅ−Ｉｎ）を用いたスパッタリング法によって、ＩｎＧｅＳｂＴｅ記録層を成膜する技術を開示している。
特開２００５−２５４４８５号公報（特許文献２）は、３種類のターゲット（ＧｅＴｅ−ＢｉＴｅ−ＳｉＴｅ）を用いたスパッタリング法によって、ＢｉＧｅＳｉＴｅ記録層を成膜する技術を開示している。
特開２００１−５６９５８号公報（特許文献３）は、２種類のターゲット（ＧｅＳｂＴｅ−Ｇｅ、ＧｅＳｂＴｅ−Ｔａ、ＧｅＳｂＴｅ−ＩｎＳｂＴｅ）を用いたスパッタリング法による記録層の成膜技術を開示している。
特開２０００−７９７６１号公報（特許文献４）は、ＡｇＧａＧｅＳｂＴｅ、ＡｇＧａＳｂＴｅ、ＺｎＩｎＳｂＴｅ、ＧａＳｂＴｅ、Ｓｂ、Ｇｅ、Ａｇ、ＳｂＴｅのいずれか２種以上のターゲットを用いたスパッタリング法による記録層の成膜技術を開示している。
特開２００４−２６８５８７号公報（特許文献５）は、２種類のターゲット（ＣｒＴｅ−ＧｅＳｂＴｅなど）を用いたスパッタリング法による記録層の成膜技術を開示している。
特開平４−１０６７４０号公報（特許文献６）は、３種類の単一元素ターゲット（Ｇｅ−Ｓｂ−Ｔｅ）または組成比の異なる３種類のＧｅＳｂＴｅターゲットを用いたスパッタリング法による記録層の成膜技術を開示している。
特開２００４−２５５６９８号公報
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特開２０００−７９７６１号公報
特開２００４−２６８５８７号公報
特開平４−１０６７４０号公報
半導体チップは、配線基板などに実装される際、例えば半田付け工程で２５０℃、数分、圧着工程で１８０℃、数時間というように、その動作温度より高い温度環境に晒される。メモリ混載マイコンの場合は、メモリ部分にプログラムを記憶させた後に実装を行うのが一般的であるため、実装工程での熱負荷によってデータが消去されてしまうことがないよう、動作温度よりある程度高い温度環境下でもデータ保持特性を保証する必要がある。
ところが、相変化メモリの記憶層材料であるカルコゲナイドは、高抵抗のアモルファス状態において準安定相となるため、高温環境では結晶化（低抵抗化）が急速に進行してしまうという問題がある。
例えば本発明者らは、相変化メモリの記憶層材料として、Ｇｅ−Ｓｂ−Ｔｅからなる３元系カルコゲナイドの使用を検討して来たが、Ｇｅ２Ｓｂ２Ｔｅ５の場合は、１４０℃程度の高温環境に晒されると、数時間でアモルファス状態から結晶状態に変化してデータが失われてしまうので、実用に適さない。そこで、本発明者らは、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを実現するために、記憶層材料としてＧｅＳｂＴｅよりも耐熱性の高いＩｎＧｅＳｂＴｅの使用を検討した。
通常、光ディスクや半導体ウエハの表面にカルコゲナイド膜を形成するには、スパッタリング法が用いられる。従って、スパッタリング法でＩｎＧｅＳｂＴｅ膜を成膜するためには、ＩｎＧｅＳｂＴｅのターゲットが必要となる。ところが、ＩｎはＧｅＳｂＴｅ中に全固溶しないので、ＩｎＧｅＳｂＴｅのターゲットを製造すると、例えばＧｅ２Ｓｂ２Ｔｅ５という組成の結晶粒とＩｎ２Ｔｅ３という組成の結晶粒とが混在した相分離状態のターゲットが得られる。
ここで、Ｇｅ２Ｓｂ２Ｔｅ５からなる組成のターゲットを用いたときの成膜速度は、Ｉｎ２Ｔｅ３からなる組成のターゲットを用いたときの２倍程度速いことから、Ｇｅ２Ｓｂ２Ｔｅ５のスパッタリング率は、Ｉｎ２Ｔｅ３に比べて２倍程度大きいと考えられる。そのため、組成の異なる結晶粒が混在した単一のＩｎＧｅＳｂＴｅターゲットを使用して成膜を行うと、ＩｎＧｅＳｂＴｅの化学量論的な組成が局所的にばらついたり、経時的に変動したりすることになる。
特に、光の屈折率の違いによって信号を読み出す光ディスクとは異なり、相変化に伴う抵抗値の違いによって信号を読み出す相変化メモリの場合は、上記したような記憶層の組成の変動やばらつきが僅かに生じただけでも、電気特性の劣化、ひいては製造歩留まりおよび信頼性の低下を引き起こす原因となる。
本発明の目的は、高温環境下においても優れたデータ保持特性を発揮する相変化メモリの製造技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものおよびそれによって得られる効果を簡単に説明すれば以下のとおりである。
（１）本願の一発明は、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層は、インジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、前記カルコゲナイド膜は、それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて成膜するものである。
（２）本願の一発明は、半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴに電気的に接続され、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層とを有する半導体記憶装置の製造方法であって、前記記憶層は、前記メモリセル選択用ＭＩＳＦＥＴを覆う層間絶縁膜上に形成されたインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、前記記憶層を形成する工程は、以下の工程（ａ）〜（ｃ）を含んでいる。
（ａ）それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて前記層間絶縁膜上に前記カルコゲナイド膜を成膜する工程、
（ｂ）前記カルコゲナイド膜上に上部電極用の導電膜を成膜する工程、
（ｃ）前記導電膜および前記カルコゲナイド膜をパターニングすることによって、前記導電膜からなる前記上部電極と、前記カルコゲナイド膜からなる記憶層とを形成する工程。
（１）本願の一発明は、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層は、インジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、前記カルコゲナイド膜は、それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて成膜するものである。
（２）本願の一発明は、半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴに電気的に接続され、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層とを有する半導体記憶装置の製造方法であって、前記記憶層は、前記メモリセル選択用ＭＩＳＦＥＴを覆う層間絶縁膜上に形成されたインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、前記記憶層を形成する工程は、以下の工程（ａ）〜（ｃ）を含んでいる。
（ａ）それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて前記層間絶縁膜上に前記カルコゲナイド膜を成膜する工程、
（ｂ）前記カルコゲナイド膜上に上部電極用の導電膜を成膜する工程、
（ｃ）前記導電膜および前記カルコゲナイド膜をパターニングすることによって、前記導電膜からなる前記上部電極と、前記カルコゲナイド膜からなる記憶層とを形成する工程。
なお、本願において「安定組成」とは、化合物を高温環境下に長時間保持しても、組成や結晶相の異なる結晶粒に分離することがない組成のことを指す。化学量論組成、平衡組成、化合物組成と表現できるものは安定組成となり得る。安定組成からなるターゲットを用いれば、ターゲットを構成する結晶粒の結晶相や組成の均一性を高くすることができる。
例えばＧｅ−Ｓｂ−Ｔｅからなる３元系の場合は、２種のＴｅ化合物（ＧｅＴｅおよびＳｂ２Ｔｅ３）を整数比で混合すれば安定組成となる。つまり、（ＧｅＳｂ）Ｘ（Ｓｂ２Ｔｅ３）Ｘ−１（０＜Ｘ＜１）で表記できる組成のターゲットを用いればよい。
また、図２０の状態図に示すように、ＧｅＴｅとＳｂ２Ｔｅ３とを結ぶ線上に少なくとも３種の化合物組成が存在する。ＧｅＴｅとＳｂ２Ｔｅ３を擬似二元系と考えると、ＧｅＴｅが３３．３原子％でＳｂ２Ｔｅ３が６６．６原子％の組成比で構成されると（ＧｅＳｂ４Ｔｅ７）、８７０Ｋまで安定であり、ＧｅＴｅが５０原子％でＳｂ２Ｔｅ３が５０原子％の組成比で構成されると（ＧｅＳｂ２Ｔｅ４）、８８８Ｋまで安定であり、ＧｅＴｅが６６．６原子％でＳｂ２Ｔｅ３が３３．３原子％の組成比で構成されると（Ｇｅ２Ｓｂ２Ｔｅ５）、９０３Ｋまで安定である。また、Ｇｅ４ＳｂＴｅ５も安定な化合物組成として知られている。つまり、ＧｅＳｂ４Ｔｅ７、ＧｅＳｂ２Ｔｅ４、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ４ＳｂＴｅ５で表記できる組成のターゲットを用いれば、結晶粒の結晶相や組成の均一性をさらに高くすることができる。なお、ＧｅとＳｂとＴｅの組成は±２％のばらつきまで許容できる。
例えばＧｅ−Ｔｅからなる二元系の場合は、Ｇｅが５０原子％でＴｅが５０原子％の組成比で構成されると、４３０℃まで安定である。つまり、ＧｅＳｂで表記できる組成のターゲットを用いればよい。なお、ＧｅとＴｅの組成は±２％のばらつきまで許容できる。例えば、Ｓｂ−Ｔｅからなる二元系の場合は、Ｓｂが４０原子％でＴｅが６０原子％の組成比で構成されると、６１７℃まで安定である。つまり、Ｓｂ２Ｔｅ３で表記できる組成のターゲットを用いればよい。なお、ＳｂとＴｅの組成は±２％のばらつきまで許容できる。例えば、Ｉｎ−Ｔｅからなる二元系の場合は、Ｉｎが５７．１原子％でＴｅが４２．９原子％の組成比で構成されると、４６２℃まで安定であり、Ｉｎが５０原子％でＴｅが５０原子％の組成比で構成されると、６９６℃まで安定であり、Ｉｎが４２．９原子％でＴｅが５７．１原子％の組成比で構成されると、６４９℃まで安定であり、Ｉｎが４０原子％でＴｅが６０原子％の組成比で構成されると、６０５℃まで安定であり、Ｉｎが３７．５原子％でＴｅが６２．５原子％の組成比で構成されると、６２５℃まで安定であり、Ｉｎが７１．４原子％でＴｅが２８．６原子％の組成比で構成されると、４６７℃まで安定である。つまり、Ｉｎ４Ｔｅ３、ＩｎＴｅ（組成比＝１：１）、Ｉｎ３Ｔｅ４、Ｉｎ２Ｔｅ３、Ｉｎ３Ｔｅ５、Ｉｎ２Ｔｅ５で表記できる組成のターゲットを用いればよい。なお、ＩｎとＴｅの組成は±２％のばらつきまで許容できる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
電気特性が良好で、かつ耐熱性の高いカルコゲナイド膜を製造することができるので、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１〜図１８を用いて、本実施の形態による相変化メモリの製造方法を工程順に説明する。まず、図１に示すように、面方位（１００）の単結晶シリコンからなるｐ型の半導体基板（以下、基板という）１を用意する。基板１としては、単結晶シリコン基板以外の半導体基板、例えばＳＯＩ(Silicon On Insulator)基板、単結晶Ｇｅ基板、ＧＯＩ(Ge On Insulator)基板、結晶に歪み応力を加えた歪みシリコン基板などを用いても差し支えない。
図１〜図１８を用いて、本実施の形態による相変化メモリの製造方法を工程順に説明する。まず、図１に示すように、面方位（１００）の単結晶シリコンからなるｐ型の半導体基板（以下、基板という）１を用意する。基板１としては、単結晶シリコン基板以外の半導体基板、例えばＳＯＩ(Silicon On Insulator)基板、単結晶Ｇｅ基板、ＧＯＩ(Ge On Insulator)基板、結晶に歪み応力を加えた歪みシリコン基板などを用いても差し支えない。
次に、窒化シリコン膜をマスクとして用いたドライエッチングによって基板１に開口を形成した後、この開口内に酸化シリコン膜を埋め込む。続いて、化学的機械的研磨(Chemical Mechanical Polishing、ＣＭＰ)法によって基板１の表面を平坦化し、素子分離溝２を形成することにより、トランジスタが形成される活性領域を画定する。
次に、基板濃度調整用のイオン注入と引き延ばし熱処理、およびしきい値電圧調整用のイオン注入と活性化熱処理を行う。続いて、基板１の表面を希釈フッ酸水溶液によって洗浄した後、熱酸化処理を行うことにより、基板１の表面に膜厚３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜３を形成する。ゲート絶縁膜３としては、酸化シリコン膜以外の絶縁膜、例えば表面付近を窒化処理した酸窒化シリコン膜（ＳｉＯＮ膜）や種々の金属を酸化または窒化処理したｈｉｇｈ−ｋ膜、あるいはこれらの積層膜などを用いても差し支えない。
次に、図２に示すように、ゲート絶縁膜３上にＣＶＤ法で多結晶シリコン膜４ｎを堆積した後、多結晶シリコン膜４ｎ上にＣＶＤ法で酸化シリコン膜からなるキャップ絶縁膜５を堆積する。多結晶シリコン膜４ｎには、その導電型をｎ型にするために、成膜中にリンまたはヒ素を導入する。多結晶シリコン膜４ｎは、ゲート電極材料となるものであるが、多結晶シリコン膜４ｎ以外のゲート電極材料、例えばシリサイド膜や金属膜などを用いても差し支えない。
次に、図３に示すように、フォトレジスト膜をマスクに用いたドライエッチングでキャップ絶縁膜５と多結晶シリコン膜４ｎとをパターニングしてゲート電極４を形成し、続いて、基板１にリンまたはヒ素をイオン注入してｎ−型拡散層６を形成する。
次に、図４に示すように、基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングしてゲート電極４の側壁にサイドウォールスペーサ７を形成し、続いて、基板１にヒ素をイオン注入した後、活性化熱処理を行うことにより、ソース、ドレインを構成するｎ＋拡散層８を形成する。ここまでの工程により、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴが完成する。なお、上記ゲート電極４は、ダミーゲートプロセスによって形成することもできる。ダミーゲートプロセスでは、まずゲート絶縁膜上に堆積したダミーゲート用の導電膜（多結晶シリコン膜など）を加工してダミーゲート電極を形成し、続いてソースおよびドレインを形成した後、ゲート絶縁膜およびダミーゲート電極を除去する。次に、ゲート絶縁膜を再度形成し、続いてその上部にゲート用の導電膜（金属膜など）を堆積した後、この導電膜を加工してゲート電極を形成する。ダミーゲートプロセスを用いた場合は、結晶化温度の低いｈｉｇｈ−ｋ材料を用いてゲート絶縁膜を形成することもできる。
次に、図５に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１０を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、ｎ＋拡散層８（ソース、ドレイン）の上部の層間絶縁膜１０にコンタクトホール１１を形成し、コンタクトホール１１の内部にプラグ１２を形成する。プラグ１２は、次の工程で層間絶縁膜１０上に形成する記憶層と下層のメモリセル選択用ＭＩＳＦＥＴとを電気的に接続する役割をするもので、例えばＴｉＮ膜とＷ膜との積層膜で構成する。
次に、図６に示すように、層間絶縁膜１０の上部に、第１層目の配線１３を形成する。配線１３は、例えば層間絶縁膜１０の上部にスパッタリング法でＷ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのＷ膜をパターニングすることによって形成する。配線１３は、コンタクトホール１１の内部のプラグ１２を介してｎ＋拡散層８と電気的に接続される。
次に、図７に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１４を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、前記コンタクトホール１１およびプラグ１２を形成した方法と同様の方法により、配線１３の上部の層間絶縁膜１４にスルーホール１５およびプラグ１６を形成する。
次に、以下の方法を用いて、層間絶縁膜１４の上部に酸化タンタル（Ｔａ２Ｏ５）膜からなる界面層１８、記憶層材料であるＩｎＧｅＳｂＴｅ膜１９ａおよび上部電極材料であるＷ膜２０ａを堆積する。
図８は、上記界面層１８、ＩｎＧｅＳｂＴｅ膜１９ａおよびＷ膜２０ａの成膜に用いるマルチチャンバ方式のスパッタリング装置を示す概略構成図である。このスパッタリング装置１００は、スパッタチャンバ１０１、熱処理チャンバ１０２などを含む複数のチャンバと、これら複数のチャンバに基板１（ウエハ）を搬送するロボットハンド１０３と、ローダ１０４およびアンローダ１０５とを備え、成膜と熱処理を装置の内部で連続して行うことができる構成になっている。
図９は、図８に示すスパッタリング装置１００のスパッタチャンバ１０１を示す概略構成図である。スパッタチャンバ１０１の中央には、一方の電極を兼ねたウエハステージ１０６が設置されており、ウエハステージ１０６の上には基板１（ウエハ）が位置決めされている。ウエハステージ１０６の上方には、ターゲットホルダを兼ねた４個のカソード電極１０８ａ、１０８ｂ、１０８ｃ、１０８ｄが設置されており、カソード電極１０８ａにはＧｅＳｂＴｅターゲット１０９ａ、カソード電極１０８ｂにはＷターゲット１０９ｂ、カソード電極１０８ｃにはＴａターゲット１０９ｃ、カソード電極１０８ｄにはＩｎＴｅターゲット１０９ｄがそれぞれ取り付けられている。また、カソード電極１０８ａ〜１０８ｄのそれぞれには、ターゲット（１０９ａ〜１０９ｄ）に磁界を印加するためのマグネット１０７ａ、１０７ｂ、１０７ｃ、１０７ｄが設置されている。すなわち、このスパッタリング装置１００は、４個のカソード電極（１０８ａ〜１０８ｄ）に取り付けた４種類のターゲット（１０９ａ〜１０９ｄ）を使って成膜を行うマルチカソード方式のマグネトロンスパッタリング装置である。
ここで、上記ＧｅＳｂＴｅターゲット１０９ａは、安定組成を有するＧｅＳｂＴｅ化合物、例えばＧｅ２Ｓｂ２Ｔｅ５で構成されている。同様に、ＩｎＴｅターゲット１０９ｄは、安定組成を有するＩｎＴｅ化合物、例えばＩｎ２Ｔｅ３で構成されている。前述したように、安定組成とは、化合物を高温環境下に長時間保持しても、組成や結晶相の異なる結晶粒に分離することがない組成のことを指している。
上記スパッタリング装置１００を使って成膜を行うには、まずスパッタチャンバ１０１内にＡｒガスを導入し、基板１（ウエハ）が搭載されたウエハステージ１０６を毎分６０回転程度の速度で水平方向に回転する。続いて、Ｔａターゲット１０９ｃを保持するカソード電極１０８ｃとウエハステージ１０６とに所定のＤＣパワーを印加することによって、両者の間に所定の電圧を印加する。また、マグネチックコイル１０７ａを使って、Ｔａターゲット１０９ｃに所定の磁界を印加する。
これにより、カソード電極１０８ｃとウエハステージ１０６との間にプラズマが形成され、ＡｒガスがＡｒ＋イオンに解離する。解離したＡｒ＋イオンは、カソード電極１０８ｃに保持されたＴａターゲット１０９ｃに衝突し、基板１（ウエハ）の表面にＴａ膜１８ａが形成される（図１０）。次に、基板１を図８に示す熱処理チャンバ１０２に移し、Ｔａ膜１８ａをラジカル酸化することによって、酸化タンタル（Ｔａ２Ｏ５）膜からなる界面層１８を形成する（図１１）。界面層１８は、層間絶縁膜１４とその上部に形成する記憶層材料（ＩｎＧｅＳｂＴｅ膜１９ａ）との剥離を防止する接着層としての役割と、情報の書き換え時にジュール熱が記憶層からプラグ１６に逃げるのを抑制する熱抵抗層としての役割を兼ねている。なお、図１０およびそれ以降の断面図では、図面を見易くするために、配線１３よりも下層の部分の図示を省略している。
次に、基板１を再びスパッタチャンバ１０１に戻した後、スパッタチャンバ１０１内にＡｒガスを導入し、基板１が搭載されたウエハステージ１０６を回転させる。続いて、ＧｅＳｂＴｅターゲット１０９ａを保持するカソード電極１０８ａ、ＩｎＴｅターゲット１０９ｄを保持するカソード電極１０８ｄおよびウエハステージ１０６に所定のＲＦパワーを印加すると共に、マグネチックコイル１０７ａと１０７ｄを使ってＧｅＳｂＴｅターゲット１０９ａとＩｎＴｅターゲット１０９ｄにそれぞれに対応した所定の磁界を印加する。
これにより、カソード電極１０８ａ、１０８ｄとウエハステージ１０６との間にプラズマが形成され、ＡｒガスがＡｒ＋イオンに解離する。そして、解離したＡｒ＋イオンは、カソード電極１０８ａに保持されたＧｅＳｂＴｅターゲット１０９ａおよびカソード電極１０８ｄに保持されたＩｎＴｅターゲット１０９ｄに衝突し、界面層１８の上にＩｎＧｅＳｂＴｅ膜１９ａが形成される（図１２）。続いて、カソード電極１０８ａ、１０８ｄをＯＦＦにした後、Ｗターゲット１０９ｂを保持するカソード電極１０８ｂをＯＮにしてＩｎＧｅＳｂＴｅ膜１９ａの上にＷ膜２０ａを堆積する（図１３）。
上記の方法で成膜されたＩｎＧｅＳｂＴｅ膜１９ａは、使用した２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）がいずれも安定組成を有するので、化学量論的な組成が局所的にばらついたり、経時的に変動したりすることが抑制される結果、単一のＩｎＧｅＳｂＴｅターゲットを使用して成膜したＩｎＧｅＳｂＴｅ膜に比べて結晶粒の結晶相や組成の均一性が高い膜となる。
次に、図１４に示すように、Ｗ膜２０ａの上にＣＶＤ法で酸化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの酸化シリコン膜をパターニングすることにより、ハードマスク２１を形成する。続いて、図１５に示すように、ハードマスク２１をマスクにしたドライエッチングでＷ膜２０ａをパターニングすることにより、上部電極２０を形成する。
次に、ハードマスク２１を除去した後、図１６に示すように、上部電極２０をマスクにしたドライエッチングでＩｎＧｅＳｂＴｅ膜１９ａをパターニングし、続いてＩｎＧｅＳｂＴｅ膜１９ａの下層の界面層１８をパターニングする。ここまでの工程により、層間絶縁膜１４の上部にＩｎＧｅＳｂＴｅ膜１９ａからなる記憶層１９が形成される。
次に、図１７に示すように、上部電極２０の上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜２２を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、前記スルーホール１５およびプラグ１６を形成した方法と同様の方法により、上部電極２０の上部の層間絶縁膜２２にスルーホール２３およびプラグ２４を形成する。次に、前記第１層目の配線１３を形成した方法と同様の方法により、層間絶縁膜２２の上に第２層目の配線２５を形成する。配線２５は、スルーホール２３の内部のプラグ２４を介して上部電極２０と電気的に接続される。
このように、本実施の形態では、安定組成を有する２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）を同時にスパッタしてＩｎＧｅＳｂＴｅ膜１９ａを形成するので、ＩｎＧｅＳｂＴｅ膜１９ａの化学量論的な組成が局所的にばらついたり、経時的に変動したりすることが抑制される。これにより、結晶粒の結晶相や組成の均一性が高いＩｎＧｅＳｂＴｅ膜１９ａが得られるので、電気的特性が良好で、かつ耐熱性が高い記憶層１９が得られる。従って、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することが可能となる。また、半導体基板１を載せるウエハステージ１０６を回転させるため、複数のターゲットを同時にスパッタしても、半導体基板１の面内における膜厚の均一性を高めることができる。
なお、ＩｎＧｅＳｂＴｅ膜１９ａを成膜する際には、２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）を同時にスパッタする代わりに、ＧｅＳｂＴｅターゲット１０９ａを保持するカソード電極１０８ａと、ＩｎＴｅターゲット１０９ｄを保持するカソード電極１０８ｄに交互にＲＦパワーを印加し、ＧｅＳｂＴｅ膜の成膜とＩｎＴｅ膜の成膜とを交互に繰り返してもよい。この場合は、結晶粒の結晶相や組成の均一性を確保するために、２個のカソード電極１０８ａ、１０８ｄに印加するＲＦパワーの切り替えを短時間で行うことが望ましい。
また、ＩｎＧｅＳｂＴｅ膜１９ａを成膜する際に用いる２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）の組み合わせは、Ｇｅ２Ｓｂ２Ｔｅ５で表記できる組成の化合物とＩｎ２Ｔｅ３で表記できる組成の化合物との組み合わせに限定されるものではない。すなわち、ＧｅＳｂＴｅターゲット１０９ａとしては、安定組成を有する他のＧｅＳｂＴｅ化合物、例えばＧｅＳｂ４Ｔｅ７、ＧｅＳｂ２Ｔｅ４またはＧｅ４ＳｂＴｅ５で表記できる組成の化合物を用いることができる。この場合、ＧｅＳｂＴｅ化合物中のＧｅとＳｂとＴｅの組成比は、±２％のばらつきまで許容できる。
同様に、ＩｎＴｅターゲット１０９ｄとしては、安定組成を有する他のＩｎＴｅ化合物、例えばＩｎ４Ｔｅ３、ＩｎＴｅ（組成比＝１：１）、Ｉｎ３Ｔｅ４、Ｉｎ３Ｔｅ５、Ｉｎ２Ｔｅ５で表記できる組成の化合物を用いることができる。この場合も、ＩｎＴｅ化合物中のＩｎとＴｅの組成比は、±２％のばらつきまで許容できる。
また、本実施の形態では、安定組成を有する２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）を同時スパッタしてＩｎＧｅＳｂＴｅ膜１９ａを成膜したが、安定組成を有する３種類以上のターゲットを同時スパッタしてＩｎＧｅＳｂＴｅ膜１９ａを成膜することもできる。
一例を挙げると、ＧｅＴｅ化合物で構成される第１のターゲットと、ＳｂＴｅ化合物で構成される第２のターゲットと、ＩｎＴｅ化合物で構成される第３のターゲットを同時スパッタしてＩｎＧｅＳｂＴｅ膜１９ａを成膜することもできる。この場合は、安定組成を有するＧｅＴｅ化合物として、ＧｅＴｅ（組成比＝１：１）で表記できる組成の化合物を使用する。また、安定組成を有するＳｂＴｅ化合物として、Ｓｂ２Ｔｅ３で表記できる組成の化合物を使用する。安定組成を有するＩｎＴｅ化合物としては、前掲の化合物（Ｉｎ２Ｔｅ３、Ｉｎ４Ｔｅ３、ＩｎＴｅ、Ｉｎ３Ｔｅ４、Ｉｎ３Ｔｅ５、Ｉｎ２Ｔｅ５）を用いることができる。
上記した第１〜第３のターゲットを図９に示すスパッタチャンバ１０１の３個のカソード電極（例えば１０８ａ〜１０８ｃ）に取り付ける場合は、残った１個のカソード電極（例えば１０８ｄ）にＷターゲット１０９ｂまたはＴａターゲット１０９ｃのいずれかを取り付けて成膜を行う。例えば残った１個のカソード電極にＷターゲット１０９ｂを取り付ける場合、界面層１８を構成する酸化タンタル（Ｔａ２Ｏ５）膜は、別のスパッタチャンバを使って成膜すればよい。
また、図１８に示すように、スパッタチャンバ１０１内に３個のカソード電極（１０８ａ、１０８ｂ、１０８ｃ）を備えたスパッタリング装置を使ってＩｎＧｅＳｂＴｅ膜１９ａを成膜することもできる。この場合は、前述した安定組成を有する第１〜第３のターゲット（ＩｎＴｅターゲット１０９ｄ、ＧｅＴｅターゲット１０９ｅ、ＳｂＴｅターゲット１０９ｆ）をカソード電極（１０８ａ、１０８ｂ、１０８ｃ）に取り付けて同時にスパッタする。あるいは、安定組成を有する２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）を２個のカソード電極に取り付け、残った１個のカソード電極にＷターゲット１０９ｂまたはＴａターゲット１０９ｃのいずれかを取り付けて成膜を行うこともできる。
組成の異なる複数個のターゲットを用いてＩｎＧｅＳｂＴｅ膜１９ａを成膜する本実施の形態によれば、使用するターゲットの数や組み合わせを変えることによって、ＩｎＧｅＳｂＴｅ膜１９ａを構成する４種類の原子（Ｉｎ、Ｇｅ、ＳｂおよびＴｅ）の組成比を最適化することが可能である。また、ターゲットの数と組み合わせを一定にしたまま、それぞれのカソード電極に印加するＲＦパワーを制御することによって、ＩｎＧｅＳｂＴｅ膜１９ａを構成する４種類の原子の組成比を最適化することも可能である。さらに、成膜の途中でカソード電極に印加するＲＦパワーを変化させることにより、ＩｎＧｅＳｂＴｅ膜１９ａの膜厚方向に沿った原子の組成比を変化させることができるので、記憶層１９の電気特性をその膜厚方向に沿って制御することも可能である。
図９および図１８ではターゲットの表面と半導体基板の表面が平行になるように配置しているが、これに限らず、ターゲットの表面が半導体基板の中心を向くように斜めに配置してもよい。この場合、成膜速度が増大すると同時に、膜厚や組成の均一性が向上する。また、図面では、それぞれのターゲットが横一列に並んで配置されているように記載されているが、これに限るものではない。例えば、半導体基板１の中心から夫々のターゲットが等距離になるように配置すると膜厚や組成の均一性が向上する。
次に、図１９を用いて本実施の形態の製造方法により得られた相変化メモリの動作原理について説明する。カルコゲナイド材料を非晶質化させる場合、カルコゲナイド材料の温度を融点以上に熱してから急冷するようなリセットパルスを印加する。融点は、例えば６００℃である。急冷する時間(ｔ１)は、例えば２ｎｓｅｃである。カルコゲナイド材料を結晶化させる場合、カルコゲナイド材料の温度を結晶化温度以上融点以下に保持するようなセットパルスを印加する。結晶化温度は、例えば４００℃である。結晶化に要する時間(ｔ２)は、例えば５０ｎｓｅｃである。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、記憶層としてカルコゲナイド膜を用いる相変化メモリの製造に適用することができる。
Claims (15)
- 相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、
前記記憶層は、インジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、
前記カルコゲナイド膜は、それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて成膜することを特徴とする半導体記憶装置の製造方法。 - 安定組成を有するインジウム−テルル化合物からなる第１のターゲットと、安定組成を有するゲルマニウム−アンチモン−テルル化合物からなる第２のターゲットを用いることを特徴とする請求項１記載の半導体記憶装置の製造方法。
- 安定組成を有するインジウム−テルル化合物からなる第１のターゲットと、安定組成を有するゲルマニウム−テルル化合物からなる第２のターゲットと、安定組成を有するアンチモン−テルル化合物からなる第３のターゲットを用いることを特徴とする請求項１記載の半導体記憶装置の製造方法。
- 半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、
前記メモリセル選択用ＭＩＳＦＥＴに電気的に接続され、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層とを有する半導体記憶装置の製造方法であって、
前記記憶層は、前記メモリセル選択用ＭＩＳＦＥＴを覆う層間絶縁膜上に形成されたインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、
前記記憶層を形成する工程は、
（ａ）それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて前記層間絶縁膜上に前記カルコゲナイド膜を成膜する工程、
（ｂ）前記カルコゲナイド膜上に上部電極用の導電膜を成膜する工程、
（ｃ）前記導電膜および前記カルコゲナイド膜をパターニングすることによって、前記導電膜からなる前記上部電極と、前記カルコゲナイド膜からなる記憶層とを形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。 - 安定組成を有するインジウム−テルル化合物からなる第１のターゲットと、安定組成を有するゲルマニウム−アンチモン−テルル化合物からなる第２のターゲットを用いることを特徴とする請求項４記載の半導体記憶装置の製造方法。
- 安定組成を有するインジウム−テルル化合物からなる第１のターゲットと、安定組成を有するゲルマニウム−テルル化合物からなる第２のターゲットと、安定組成を有するアンチモン−テルル化合物からなる第３のターゲットを用いることを特徴とする請求項４記載の半導体記憶装置の製造方法。
- 前記導電膜は、タングステン膜からなることを特徴とする請求項４記載の半導体記憶装置の製造方法。
- 前記導電膜および前記カルコゲナイド膜をパターニングする工程は、
（ｃ−１）前記導電膜上に酸化シリコン膜を成膜した後、前記酸化シリコン膜をパターニングする工程、
（ｃ−２）パターニングされた前記酸化シリコン膜をマスクに用いて前記導電膜をパターニングする工程、
（ｃ−３）パターニングされた前記導電膜をマスクに用いて前記カルコゲナイド膜をパターニングする工程、
を含むことを特徴とする請求項７記載の半導体記憶装置の製造方法。 - 半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴと、
前記メモリセル選択用ＭＩＳＦＥＴに電気的に接続され、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層とを有する半導体記憶装置の製造方法であって、
前記記憶層は、前記メモリセル選択用ＭＩＳＦＥＴを覆う層間絶縁膜上に形成されたインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜からなり、
前記記憶層を形成する工程は、
（ａ）前記層間絶縁膜上に、前記層間絶縁膜と前記カルコゲナイド膜との剥離を防止する接着層としての役割と、前記記憶層から熱が逃げるのを抑制する熱抵抗層としての役割とを兼ねた界面層を成膜する工程、
（ｂ）それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いたスパッタリング法を用いて前記界面層上に前記カルコゲナイド膜を成膜する工程、
（ｃ）前記カルコゲナイド膜上に上部電極用の導電膜を成膜する工程、
（ｄ）前記導電膜、前記カルコゲナイド膜および前記界面層をパターニングすることによって、前記導電膜からなる前記上部電極と、前記カルコゲナイド膜からなる記憶層とを形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。 - 安定組成を有するインジウム−テルル化合物からなる第１のターゲットと、安定組成を有するゲルマニウム−アンチモン−テルル化合物からなる第２のターゲットを用いることを特徴とする請求項９記載の半導体記憶装置の製造方法。
- 安定組成を有するインジウム−テルル化合物からなる第１のターゲットと、安定組成を有するゲルマニウム−テルル化合物からなる第２のターゲットと、安定組成を有するアンチモン−テルル化合物からなる第３のターゲットを用いることを特徴とする請求項９記載の半導体記憶装置の製造方法。
- 前記工程（ｄ）において、前記カルコゲナイド膜および前記界面層を連続してパターニングすることを特徴とする請求項９記載の半導体記憶装置の製造方法。
- 前記界面層は、酸化タンタル膜からなることを特徴とする請求項９記載の半導体記憶装置の製造方法。
- 前記酸化タンタル膜を形成する工程は、前記層間絶縁膜上にスパッタリング法でタンタル膜を成膜する工程と、前記タンタル膜を酸化する工程とを含み、
前記タンタル膜の成膜と前記カルコゲナイド膜の成膜とを、同一スパッタリング装置を使って行うことを特徴とする請求項１３記載の半導体記憶装置の製造方法。 - 前記タンタル膜の成膜と、前記カルコゲナイド膜の成膜と、前記導電膜の成膜とを、同一スパッタリング装置を使って行うことを特徴とする請求項１４記載の半導体記憶装置の製造方法。
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