KR20050077778A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

가변 저항 소자(Rc)의 일단과 바이폴러 트랜지스터(Qc)의 이미터 또는 컬렉터의 한쪽을 자기 정합에 의해 접속하여 이루어지는 메모리 셀(Mc)을 행방향 및 열방향으로 각각 복수 매트릭스 형태로 배열하고, 동일 열의 각 메모리 셀의 바이폴러 트랜지스터(Qc)의 이미터 또는 컬렉터의 다른 쪽을 열방향으로 연신하는 공통 소스선(S1, S2)에 접속하고, 동일 행의 각 메모리 셀의 바이폴러 트랜지스터(Qc)의 베이스를 행방향으로 연신하는 공통 워드선(W1, W2)에 접속하고, 동일 열의 각 메모리 셀의 가변 저항 소자(Rc)의 타단을 열방향으로 연신하는 공통 비트선(B1, B2)에 접속하여 구성된 메모리 어레이를 반도체 기판 상에 구비하여 이루어진다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 메모리 셀에 가변 저항 소자를 포함하는 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
페로브스카이트(perovskite) 구조를 가지는 박막 재료, 특히 거대 자성 저항(CMR: colossal magnetoresistance) 재료나 고온 초전도(HTSC: high temperature superconductivity) 재료에 의해 구성된 박막이나 벌크(bulk)에 대하여, 1 이상의 짧은 전기 펄스를 인가함으로써, 그 전기적 특성을 변화시키는 수법이 제안되어 있다. 이 전기 펄스에 의한 전계의 강도나 전류 밀도는, 그 재료의 물리적인 상태를 변화시키기 에는 충분하고, 또한, 재료를 파괴하지 않는 충분히 낮은 에너지 이면 좋고, 이 전기적 펄스는 정극성, 부극성 중 어느 것이라도 좋다. 또한, 복수의 전기 펄스를 반복하여 인가함으로써, 더욱 더 재료 특성을 변화시킬 수 있다.
이러한 종래 기술은, 예컨대 미국 특허 제6204139호 명세서에 개시되어 있다. 도 26, 도 27은 종래 기술에 있어서의 인가 펄스수와 저항값의 관계를 나타내는 그래프이다. 도 26은, 금속성 서브스트레이트(substrate)의 상에 성장된 CMR 필름에 대하여 인가하는 펄스수와 저항의 관계를 나타내고 있다. 여기서는, 32V의 진폭, 71ns의 펄스폭을 가지는 펄스를 47회 인가하고 있다. 이러한 조건하에서는, 도 26으로부터 알 수 있는 바와 같이 저항값은 1자리수 정도 변화됨이 판명되었다.
또한, 도 27은, 펄스 인가 조건을 변경하여, 27V의 진폭, 65ns의 펄스폭을 가지는 펄스를 168회 인가하고 있다. 이러한 조건하에서는, 도 27로부터 알 수 있는 바와 같이 저항값은 약 5자리수 정도 변화됨이 판명되었다.
도 28, 도 29는 종래 기술에 있어서의 펄스의 극성에 대한 의존성을 나타내는 그래프이다.
도 28은, 정극성 +12V와 부극성 -12V의 펄스를 인가했을 경우의 펄스수와 저항의 관계를 나타낸다.
또한, 도 29는, 정극성 +51V와 부극성 -51V의 펄스를 연속 인가한 후에 저항값을 측정했을 경우의 펄스수와 저항의 관계를 나타낸다. 도 28 및 도 29에 나타낸 바와 같이, 수회의 정극성 펄스를 인가하여 저항값를 저감시킨 후, 부극성의 펄스를 연속 인가하여 저항값의 증대(최종적으로는 포화 상태)를 도모하는 것이 가능해진다. 이것은, 정극성 펄스를 인가했을 때를 리셋 상태, 부극성을 인가했을 때를 프로그래밍 상태로 함으로써 메모리 디바이스로의 응용이 고려된다.
상기 종래 예에서는, 이러한 특성을 갖는 CMR 박막을 어레이 형태로 배치하고, 메모리를 구성한 예에 대해 개시하고 있다. 도 30은 종래 기술에 있어서의 메모리 어레이 구성을 나타내는 사시도이다.
도 30에 나타낸 메모리 어레이에서는, 기판(25)상에 저면 전극(26)을 형성하고, 그 위에 각 1 비트를 구성하는 가변 저항 소자(27), 상면 전극(28)을 형성한 것이다. 가변 저항 소자(27)의 각각에, 즉 1비트 마다의 상면 전극(28)에 와이어(29)를 접속하고, 프로그래밍용의 펄스를 인가한다. 또한, 판독의 경우에도, 각 1비트 마다의 상면 전극(28)에 접속된 와이어(29)로부터 전류를 판독하는 것이다.
그러나, 상기의 도 28, 도 29에 나타낸 CMR 박막의 저항값의 변화는 2배 정도이고, 리셋 상태와 프로그래밍 상태를 식별하기 위해서는 저항값의 변화량이 적어지도록 한다. 또한, 이 CMR 박막에 인가하는 전압이 높고, 저전압화 동작이 요망되는 메모리 디바이스에는 적합하지 않다.
이 결과에 근거하여, 본원의 출원인 등은, 미국특허 제6204139호 명세서와 동일한 페로브스카이트 구조를 가지는 CMR 재료 PCMO (Pr0.7Ca0.3MnO3) 등을 이용하여, 1 이상의 짧은 전기 펄스를 인가함으로써, 새로운 특성을 취득할 수 있었다. 즉, 약 ±5V의 저전압 펄스를 인가함으로써, 박막 재료의 저항값이 수 백Ω에서 약 1MΩ까지 변화되는 특성을 취득하고 있다.
그리고, 이 재료를 사용하여 메모리 어레이를 구성하고, 판독, 프로그래밍을 행하는 회로 방식을 개념적으로 나타낸 발명을 특허 출원하고 있다.
그러나, 도 30에 나타낸 메모리 어레이에서는, 각 1비트 마다 전극에 와이어를 접속하고, 프로그래밍 동작시에, 이 와이어를 통하여 프로그래밍용 펄스를 인가하고 있고, 또한, 판독시에 있어서도, 1비트 마다 전극에 접속된 와이어로부터 전류를 판독하기 때문에, 박막 재료의 특성 평가는 가능하지만, 메모리로서의 집적도를 상승시킬 수 없는 문제가 있다.
또한, 프로그래밍 동작, 판독 동작이나 리셋 동작을 행하는 것에 해당하고, 메모리의 외부로부터의 입력 신호에 의해 모두 제어하고 있어, 종래의 메모리와 같이, 메모리 디바이스 내부에 있어서, 프로그래밍 동작, 판독 동작이나 리셋 동작을 제어할 수 있는 것으로서 작성되어 있는 것은 아니다.
도 31은 종래의 메모리 어레이의 구성 예를 나타내는 회로도이다. PCMO 재료를 사용하여 형성한 가변 저항 소자(Rc)가 4×4의 매트릭스 형태로 배치되어 메모리 어레이(10)를 구성한다. 각 가변 저항 소자(Rc)의 일단자는 워드선(W1∼W4)에, 다른 일단자는 비트선(B1∼B4)에 접속된다. 메모리 어레이(10)에 인접하여 주변 회로(32)가 제공되어 있다. 각 비트선(B1∼B4)에는 비트 패스 트랜지스터(34)가 접속되어, 인버터(38)로의 경로를 형성한다. 비트 패스(bit pass) 트랜지스터(34)와 인버터(38) 사이에는 부하 트랜지스터(36)가 접속된다. 이 구성에 의해, 메모리 어레이(10)의 각 가변 저항 소자(Rc)에 있어서의 판독, 프로그래밍을 행할 수 있다.
이 종래의 메모리 어레이에서는, 저전압으로 메모리를 동작하는 것이 가능해 진다. 그러나, 이 프로그래밍, 판독 방식에서는, 액세스하는 메모리 셀에 인접하는 메모리 셀로의 리크(leak) 전류 경로가 발생하기 때문에, 판독 동작시에는 정전류값을 평가할 수 없다[판독 디스터브(disturb)]. 또한, 프로그래밍 동작시에도, 인접하는 메모리 셀로의 리크 전류가 발생하기 때문에, 옳은 프로그래밍 동작을 할 수 없는 우려가 있다(프로그래밍 디스터브).
예컨대, 판독 동작에 있어서, 선택 메모리 셀에서의 가변 저항 소자(Rca)의 저항값을 판독하기 위해, 워드선(W3)에 전원 전압(Vcc)을, 비트선(B2)을 GND에, 그 밖의 비트선(B1, B3, B4) 및 워드선(W1, W2, W4)은 오픈으로 하고, 비트 패스 트랜지스터(34a)를 온함으로써, 화살표 A1로 나타내는 전류 경로를 형성할 수 있기 때문에, 저항값을 판독할 수 있다. 그러나, 가변 저항 소자(Rca)에 인접하는 가변 저항 소자(Rc)에 대하여, 화살표 A2, A3 등으로 나타내는 전류 경로가 발생하기 때문에, 선택 메모리 셀에 있어서의 가변 저항 소자(Rca)의 저항만의 값을 판독할 수는 없게 된다(판독 디스터브).
또한, 가변 저항 소자에 접속하는 전류 경로에 있어서의 외부 저항에 변화가 있으면, 프로그래밍에 충분한 전압이 가변 저항 소자에 인가되지 않게 되고, 프로그래밍 불량이 발생하는 가능성, 또는, 해당 외부 저항의 변화에 기인하는 판독 시의 전류 부족에 의한 판독 불량이 발생할 가능성이 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것이며, 그 목적은, 페로브스카이트 구조를 가지는 박막 재료(예컨대 PCM0) 등으로 이루어지는 가변 저항 소자를 기억 소자로 하여 저전압으로 동작가능하고, 또한, 고집적화가 가능한 메모리 셀 및 해당 메모리 셀을 이용한 반도체 기억 장치를 제공함에 있다. 또한, 본 발명의 다른 목적으로서, 메모리 셀 액세스 시에 있어서, 인접하는 메모리 셀로의 리크 전류가 생기지 않는 반도체 기억 장치를 제공하고, 더욱이, 메모리 셀의 특성의 변화를 제어한 고성능 반도체 기억 장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억 장치의 메모리 셀은, 가변 저항 소자와, 상기 가변 저항 소자에 흐르는 전류를 쌍방향으로 제어가능한 바이폴러 트랜지스터로 이루어지는 선택 트랜지스터를 구비하는 것을 특징으로 한다. 또한, 상기 가변 저항 소자가, 자기 정합에 의해 위치가 결정되어 상기 선택 트랜지스터의 하나의 전극과 접속되어 있는 것이 바람직하다.
상기 특징의 본 발명에 따른 메모리 셀에 따르면, 가변 저항 소자와 선택 트랜지스터로 이루어지는 간이한 구성이므로, 대용량 기억 장치에 적합한 메모리 셀을 제공할 수 있다. 특히, 선택 트랜지스터에 채용된 바이폴러 트랜지스터는 반도체 기판에 대하여 수직으로 형성가능하기 때문에, 메모리 셀 사이즈를, 선택 트랜지스터를 갖지 않는 가변 저항 소자만의 메모리 셀과 동등하게 작게 할 수 있고, 대용량화에 적합한 메모리 셀 구성이 가능해진다. 더욱이, 선택 트랜지스터에 의해 가변 저항 소자에 흐르는 전류를 쌍방향으로 제어가능하기 때문에, 가변 저항 소자에 흐르는 전류 방향에 관계없이, 인접하는 메모리 셀로의 리크 전류를 억제할 수 있다. 또한, 가변 저항 소자가 자기 정합에 의해 위치 결정되어 선택 트랜지스터의 하나의 전극과 접속함으로써, 메모리 셀의 특성 변화를 억제할 수 있고, 고성능화에 기여한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억 장치는, 가변 저항 소자의 일단과 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽과 접속하여 이루어지는 메모리 셀을 행방향 및 열방향에 각각 복수 매트릭스 형태로 배열하고, 동일 열의 상기 각 메모리 셀의 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 다른 쪽을 열방향으로 연신하는 공통 소스선에 접속하고, 동일 행의 상기 각 메모리 셀의 상기 바이폴러 트랜지스터의 베이스를 행방향으로 연신하는 공통 워드선에 접속하고, 동일 열의 상기 각 메모리 셀의 상기 가변 저항 소자의 타단을 열방향으로 연신하는 공통 비트선에 접속하여 구성된 메모리 어레이를 반도체 기판 상에 구비하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 기억 장치에 있어서는, 상기 특징에 더하여, 상기 소스선이 상기 반도체 기판 상에 스트라이프 형태의 p형 또는 n형 반도체 층으로서 형성되고, 상기 워드선이 상기 소스선의 상부에 상기 소스선과 다른 상기 도전형의 스트라이프 형태의 반도체 층으로서 형성되고, 상기 소스선과 상기 워드선의 교차 개소에 있어서의 상기 소스선과 상기 워드선의 접촉면에, 상기 각 메모리 셀의 상기 바이폴러 트랜지스터의 베이스ㆍ이미터 접합 또는 베이스ㆍ컬렉터 접합이 형성되어 있는 것을 특징으로 한다. 더욱이, 상기 각 메모리 셀의 상기 가변 저항 소자의 일단과 접속하는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽이, 상기 소스선과 상기 워드선의 각 교차 개소의 상기 워드선의 상부에, 상기 소스선과 동일한 도전형의 반도체 층으로 형성되고, 상기 각 메모리 셀의 상기 가변 저항 소자는, 상기 소스선과 상기 워드선의 각 교차 개소의 상기 가변 저항 소자의 일단과 접속하는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽의 상부에 형성되고, 상기 비트선이 상기 가변 저항 소자의 상부에 형성되어 있는 것을 특징으로 한다. 또한, 상기 각 메모리 셀의 상기 가변 저항 소자는, 상기 소스선과 상기 워드선의 각 교차 개소의 상기 가변 저항 소자의 일단과 접속하는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽의 상부에 자기 정합에 의해 형성되거나, 또는, 상기 비트선이, 상기 가변 저항 소자와 자기 정합에 의해 전기적으로 접속하는 컨택트(contact)를 구비하여 상기 가변 저항 소자와 접속되어 있는 것을 특징으로 한다.
상기 특징의 본 발명에 따른 반도체 기억 장치에 의하면, 본 발명에 따른 메모리 셀의 상기 특징에 의한 작용 효과를 발휘할 수 있고, 대용량의 반도체 기억 장치를 실현할 수 있고, 또한, 메모리 셀간의 리크 전류의 발생을 억제한 저전압 동작가능한 반도체 기억 장치를 실현할 수 있다. 특히, 가변 저항 소자와 바이폴러 트랜지스터의 접속, 혹은, 가변 저항 소자와 비트선의 접속이 자기 정합에 의해 이루어짐으로써, 특성 변화를 억제할 수 있고, 고성능화에 기여한다.
본 발명에 따른 반도체 기억 장치는, 가변 저항 소자와, 상기 가변 저항 소자에 흐르는 전류를 쌍방향으로 제어가능한 선택 트랜지스터를 구비하여 이루어지는 메모리 셀을 갖고, 상기 가변 저항 소자가, 자기 정합에 의해 위치가 결정되어 상기 선택 트랜지스터의 하나의 전극과 접속되어 있는 것을 특징으로 한다. 더욱이, 상기 가변 저항 소자와 메탈 배선을 전기적으로 접속하는 접점이, 자기 정합에 의해 위치가 결정되어 상기 가변 저항 소자와 접속되어 있는 것이 바람직하다. 또한, 상기 선택 트랜지스터의 각각의 전극과 상기 가변 저항 소자가 반도체 기판면에 대하여 수직으로 적층되어 있는 것을 특징으로 한다.
상기 특징의 본 발명에 따른 반도체 기억 장치에 따르면, 메모리 셀의 작용 효과를, 특성 변화를 억제하여 발휘할 수 있고, 대용량의 반도체 기억 장치를 실현할 수 있고, 또한, 메모리 셀간의 리크 전류의 발생을 억제한 저전압 동작가능한 반도체 기억 장치를 실현할 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 기억 장치의 제조 방법은, 상기 반도체 기판에 소자 분리 영역을 형성하는 공정과, 상기 소자 분리 영역의 사이에 상기 소스선으로 이루어지는 제 1 반도체 층을 형성하는 공정과, 상기 제 1 반도체 층과 상기 소자 분리 영역의 상부에, 일부가 상기 워드선으로 이루어지는 제 2 반도체 층과 일부가 상기 가변 저항 소자의 일단과 접속하는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽으로 이루어지는 제 3 반도체 층을 퇴적하는 공정과, 상기 제 3 반도체 층의 일부를 패터닝하는 공정과, 상기 제 3 반도체 층의 다른 일부와 상기 제 2 반도체 층을 패터닝하는 공정과, 상기 2회의 패터닝 후의 상기 제 3 반도체 층의 상부에 상기 가변 저항 소자를 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 특징의 본 발명에 따른 반도체 기억 장치의 제조 방법에 따르면, 반도체 기판 상의 워드선과 비트선의 교차 부분에, 각 메모리 셀의 가변 저항 소자와 선택 트랜지스터를 수직으로 형성할 수 있기 때문에, 고밀도 실장가능한 메모리 어레이가 실현될 수 있다. 이 결과, 저가격으로 대용량 반도체 기억 장치를 제공할 수 있다. 특히, 패터닝 후의 제 3 반도체 층 상에 가변 저항 소자를 자기 정합에 의해 형성할 수 있고, 메모리 셀의 특성 변화를 억제할 수 있다.
본 발명에 따른 반도체 기억 장치 및 그 제조 방법의 실시형태에 대해서는, 도면에 근거하여 상세히 설명한다. 또한, 본 발명에서는, 상술한 바와 같이 저전압 펄스로 저항값이 2자리수 정도 변화되는 가변 저항 소자로서 CMR 재료(예컨대 PCMO: Pr0.7Ca0.3MnO3) 박막을 이용하고, 이 가변 저항 소자에 흐르는 전류를 제어하는 전류 제어 소자에서 메모리 셀 및 메모리 어레이를 구성하고, 그 메모리 셀, 메모리 어레이에 대한 프로그래밍 동작, 판독 동작, 리셋 동작을 실현하는 구체적인 제조 방법을 나타낸다.
본 발명의 메모리 셀은, 박막 재료 PCM0 등을 가변 저항 소자로서 이용하고, 전류 제어 소자의 선택 트랜지스터로서 예컨대 NPN 접합 바이폴러형 트랜지스터(이하, 「바이폴러 트랜지스터」라 함)를 구성한다.
도 1에, 본 발명에 따른 메모리 셀(Mc)을 매트릭스 형태로 2×2개 배치하여 메모리 어레이로 한 어레이 구성의 등가 회로도를 나타낸다. 도 2는, 도 1의 메모리 셀 어레이의 개략 평면도를 나타낸다. 도 17(a)는, 도 2의 A-A 방향에 있어서의 개략 단면도를, 도 17(b)는, 도 2의 B-B 방향에 있어서의 개략 단면도를 각각 나타낸다. 또한, 도 22에, 도 1 및 도 2의 메모리 어레이 구성의 사시도를 나타낸다.
도 1에 나타낸 바와 같이, 메모리 셀(Mc)은, 가변 저항 소자(Rc)의 일단과 바이폴러 트랜지스터(Qc)의 이미터 또는 컬렉터의 한쪽(도 1에서는 컬렉터)과 접속하여 형성되어 있다. 또한, 메모리 어레이는, 동일 열의 각 메모리 셀(Mc)의 바이폴러 트랜지스터(Qc)의 이미터 또는 컬렉터의 다른 쪽(도 1에서는 이미터)을 열방향으로 연신하는 공통 소스선(S1, S2)에 접속하고, 동일 행의 각 메모리 셀(Mc)의 바이폴러 트랜지스터(Qc)의 베이스를 행방향으로 연신하는 공통 워드선(W1, W2)에 접속하고, 동일 열의 각 메모리 셀(Mc)의 가변 저항 소자(Rc)의 타단을 열방향으로 연신하는 공통 비트선(B1, B2)에 접속하여 구성되어 있다.
도 2의 개략 평면도에서는, 각 비트선(B1, B2)의 하방으로 소스선(S1, S2)(미도시)이 형성되어 있다. 또한, 가변 저항 소자(PCMO)의 하방으로 바이폴러 트랜지스터(미도시)가 형성되어 있다.
더 상세히 설명하면, 도 22에 나타낸 바와 같이, 반도체 기판으로서 예컨대 p형 실리콘 기판(100a) 상에 n형 실리콘의 소스선(105)을 배치하고, 더욱이, 소스선(l05)에 직교하도록 p형 실리콘의 워드선(106b)을 배치하고, 더욱이, 소스선(105)과 워드선(106b)의 교차 개소의 바로 위에 n형 실리콘의 전극(컬렉터)(107b)을 배치함으로써 전류 제어 소자로서의 바이폴러 트랜지스터를 구성하고, 상기 바이폴러 트랜지스터에 대하여 직렬로 접속하도록 가변 저항 소자(113)를 배치하고, 가변 저항 소자(113)로부터 비트선(117)을, 컨택트(116)를 통하여 인출하도록 배치하여 메모리 어레이를 형성한다. 즉, 소스선(l05)의 워드선(106b)과의 교차 개소에 바이폴러 트랜지스터(Qc)의 이미터가 형성되고, 워드선(106b)의 소스선(105)과의 교차 개소에 바이폴러 트랜지스터(Qc)의 베이스가 형성되고, 상기 교차 개소에 있어서의 소스선(105)과 워드선(106b)의 접촉면이 바이폴러 트랜지스터의 베이스ㆍ이미터 접합부를 형성하고 있다.
이와 같이, 워드선(W1, W2)과 비트선(B1, B2)의 각 교점에 바이폴러 트랜지스터(Qc) 및 가변 저항 소자(Rc)의 직렬 회로로 이루어지는 메모리 셀(Mc)을 수직 방향으로 제작함으로써, 대폭적인 미세화가 가능해진다.
게다가, 도시되어 있지 않지만, 각 워드선(W1, W2)에는, 소정 메모리 동작(후술하는 프로그래밍 동작, 리셋 동작, 판독 동작 등)을 위해 선택된 메모리 셀에 접속되는 워드선을 선택하고, 소정 메모리 동작에 필요한 전압을 인가하기 위한 행 디코더 및 워드선 구동 회로가 접속되며, 각 비트선(B1, B2)에는, 상기 소정 메모리 동작을 위해 선택된 메모리 셀에 접속되는 비트선을 선택하고, 소정 메모리 동작에 필요한 전압을 인가하기 위한 열 디코더 및 비트선 구동 회로가 접속되어 있다. 더욱이, 선택된 메모리 셀의 데이터를 선택된 비트선을 통하여 판독하기 위한 판독 회로가 설치되어, 본 발명에 따른 반도체 기억 장치가 구성되어 있다. 또한, 행 디코더 및 워드선 구동 회로, 열 디코더 및 비트선 구동 회로, 및, 판독 회로는 일반적인 불휘발성 반도체 기억 장치에 이용되고 있는 기존의 회로를 사용하여 구성할 수 있고, 상세한 설명을 생략한다.
다음에, 상술한 바와 같이 구성된 메모리 어레이에 대한 각 메모리 동작에 대해서 설명한다. 이하, 예컨대, 데이터 프로그래밍 전의 가변 저항 소자(Rc)의 저항값은, 약 1MΩ로 고저항이며, 가변 저항 소자(Rc)의 저항값이 변동하기 위해 필요한 가변 저항 소자(Rc)에 제공되는 전위차가 1.8V 정도인 경우에 대해서 설명을 행한다.
(프로그래밍 동작)
도 1을 참조하여, 본 발명에 따른 메모리 셀로의 프로그래밍 동작[메모리 셀(Mc)내의 가변 저항 소자(Rc)의 저항값을 감소시킴으로써 데이터의 프로그래밍을 행한다고 했을 경우)을 설명한다. 이 메모리 어레이가 비액티브시[프리차지(precharge) 상태]에는, 전 비트선에 0V(GND 레벨), 전 워드선에 0V, 전 소스선에 0V를 인가한다.
선택된 메모리 셀(Mc)내의 가변 저항 소자(Rc)에 접속되어 있는 비트선(B2)에 예컨대 5V를 인가한다. 그 밖의 전 비트선(B1)에는 OV를 인가한다. 또한, 바이폴러 트랜지스터(Qc)의 이미터에 대응하는 소스선(S2)에는 0V를 인가한다. 더욱이, 액세스해야 할 메모리 셀(Mc)의 바이폴러 트랜지스터(Qc)의 베이스에 접속된 워드선(W2)에, 예컨대 0.5V를 인가함으로써 이미터와 베이스의 접합은 순방향 바이어스 상태로, 베이스와 컬렉터의 접합은 역방향 바이어스가 된다. 즉, 워드선(W2)에서 제공된 비교적 진폭이 작은 신호(베이스 전류)에 의해 증폭된 신호(컬렉터 전류)가 도출된다. 그 결과, 이미터-컬렉터 간의 내부 저항에 의한 전압 강하를 3V로 했을 경우, 가변 저항 소자(Rc) 측으로부터 선택 트랜지스터(Qc)측으로 전류가 흘러, 가변 저항 소자(Rc)의 양단에 2V의 전위차를 발생시키는 것이 가능해진다. 즉, 가변 저항 소자(Rc)의 저항값은, 약 1MΩ에서 수 백Ω까지 감소한다. 또한, 소스선(S1) 및 비선택 메모리 셀에 접속된 워드선(W1)에는 OV를 인가하여 선택 트랜지스터를 비도통 상태로 한다. 이 일련의 동작에 의해, 선택 메모리 셀(Mc)에만 프로그래밍이 행해지게 된다.
상술한 바와 같이, 각 전위를 설정함으로써, 선택 메모리 셀(Mc)에 인접하는 메모리 셀의 오 프로그래밍(기록 디스터브)을 억제하는 것이 가능해진다.
(리셋 동작 1)
이 메모리 어레이가 비액티브시(프리차지 상태)에는, 프로그래밍 동작과 동일하게, 전 비트선에 0V(GND 레벨), 전 워드선에 0V, 전 소스선에 0V를 인가한다. 선택된 메모리 셀(Mc)에 있어서의 가변 저항 소자(Rc)의 저항값을 리셋하기 위해서는, 선택 메모리 셀(Mc)의 가변 저항 소자(Rc)와 접속되어 있는 비트선(B2)에 예컨대 OV를 인가한다. 그 밖의 비트선(B1)에도 5V를 인가한다. 또한, 바이폴러 트랜지스터(Qc)의 이미터에 대응하는 소스선(S2) 및 비선택 소스선(S1)에는 5V를 인가한다. 더욱이, 액세스해야 할 메모리 셀(Mc)의 바이폴러 트랜지스터(Qc)의 베이스에 접속된 워드선(W2)에, 예컨대 0.5V를 인가함으로써, 프로그래밍 동작의 전압 인가 상태에 대하여 이미터와 컬렉터가 치환된 바이어스 상태가 된다. 그 결과, 이미터-컬렉터 간의 내부 저항에 의한 전압 강하를 3V라 했을 경우, 선택 트랜지스터 측에서 가변 저항 소자(Rc) 측으로 전류가 흘러, 가변 저항 소자(Rc)의 양단에 프로그래밍할 때는 역 극성의 2V의 전위차를 발생시키는 것이 가능해진다. 즉, 가변 저항 소자(Rc)의 저항값은, 수 백Ω에서 약 1MΩ까지 상승한다. 또한, 비선택 메모리 셀에 접속된 워드선(W1)에는 0V를 인가하여 선택 트랜지스터를 비도통 상태로 한다. 이 일련의 동작에 의해, 선택 메모리 셀(Mc)에만 프로그래밍 데이터의 리셋 동작이 행해지게 된다.
(리셋 동작 2)
이 메모리 어레이가 비액티브시(프리차지 상태)에는, 프로그래밍 동작과 동일하게, 전 비트선에 0V(GND 레벨), 전 워드선에 0V, 전 소스선에 0V를 인가한다. 선택된 워드선(W2)에 접속된 복수의 메모리 셀에 있어서의 가변 저항 소자(Rc)의 저항값을 리셋하기 위해서는, 선택 메모리 셀의 가변 저항 소자(Rc)와 접속되어 있는 비트선(B2)에 예컨대 0V를 인가한다. 그 밖의 비트선(B1)에도 0V를 인가한다. 또한, 바이폴러 트랜지스터(Qc)의 이미터에 대응하는 소스선(S1 및 S2)은 OPEN 상태로 하고, 더욱이, 워드선(W2)에 예컨대 5V를 인가함으로써 베이스와 컬렉터 간의 접합은 순방향 바이어스 상태가 된다. 그 결과, 선택 트랜지스터(Qc) 측에서 가변 저항 소자(Rc) 측으로 전류가 흘러, 가변 저항 소자(Rc)의 양단에 프로그래밍시와는 역 극성의 2V 이상의 전위차를 발생시키는 것이 가능해진다. 즉, 가변 저항 소자(Rc)의 저항값은, 수 백Ω에서 약 1MΩ까지 상승한다. 또한, 비선택 메모리 셀에 접속된 워드선(W1)에는 OV를 인가하여 선택 트랜지스터를 비도통 상태로 한다. 이 일련의 동작에 의해, 선택된 워드선(W2)에 접속된 복수의 메모리 셀에 대한 리셋 동작이 행해지게 된다.
또한, 선택된 워드선(W2)에 접속된 복수의 메모리 셀 중에서 초기(리셋) 상태인 약 1MΩ의 고저항 소자에는 전류가 흐르지 않고 선택적으로 프로그래밍 상태인 수 백Ω의 저저항 소자에 전류가 흘러, 효과적으로 리셋 동작이 행해진다.
또한, 비트선(B1)을 5V로 함으로써, 비트선(B1)에 접속되는 메모리 셀은 비선택 상태가 되고, 선택 메모리 셀(Mc)만의 비트 단위의 리셋 동작도 가능해진다.
게다가, 리셋 동작에 있어서, 전류는 주로 저저항 소자에 흐르기 때문에, 소비 전력을 낮추는 것이 가능해진다. 또한, 동시에 리셋동작가능한 메모리 셀 블록을 대용량화할 수 있기 때문에, 리셋 동작 속도가 향상된다.
(판독 동작)
이 메모리 어레이가 비액티브시(프리차지 상태)에는, 프로그래밍 동작과 동일하게, 전 비트선에 0V(GND 레벨), 전 워드선에 0V, 전 소스선에 OV를 인가한다.
그 다음, 선택 메모리 셀(Mc)에 접속된 소스선(S2)에 0V를 인가하고, 비트선(B2)에는, 예컨대 3V를 인가한다. 선택 메모리 셀(Mc)의 선택 트랜지스터(Qc)의 베이스가 접속되어 있는 워드선(W2)에만 0.05V를 인가한다. 이 때, 선택 메모리 셀(Mc)의 가변 저항 소자(Rc)의 양단에는, 약 1∼1.5V 정도의 전위차 밖에 발생하지 않고 저항값이 변동되지 않는다.
또한, 다른 전 워드선에는 프리차지 상태로부터의 0V 인가를 지속한다. 또한, 선택 메모리 셀(Mc)에 접속된 비트선(B2)을 제외하고 다른 모든 비트선에 대하여 0V를 공급한다. 이것에 의해, 비선택 메모리 셀의 가변 저항 소자(Rc)의 양단에는 전위차가 발생하지 않고, 저항값이 변동되지 않는다.
그 결과, 비트선(B2)으로부터 선택 메모리 셀(Mc)을 통과하여, 소스선(S2)에 흐르는 전류 경로가 형성되어 판독 동작이 실행된다. 이 때, 가변 저항 소자(Rc)의 저항값에 대응한 전류가 흐르기 때문에, 정보 "1" 또는 "0"의 판정이 가능해진다. 즉, 메모리 셀(Mc)에 축적된 데이터가 "1" 인지 "0" 인지를 식별하고, 판독 동작이 실행된다.
또한, 메모리 셀(Mc)의 전류 경로에 있어서, 전류 경로의 전 저항에 대하여 가변 저항 소자(Rc)의 저항의 비율이 커지면 판독 성능이 더 향상된다.
또한, 열 디코더와 행 디코더(미도시)는, 메모리 셀을 선택하는 신호를 생성하므로, 이들은, 메모리 어레이의 주변에 구성되어 있다. 열 디코더는 비트선과 접속되고, 행 디코더는 워드선과 접속되어 있다. 또한, 비트선(B1, B2)은, 메모리 셀에 기억되어 있는 정보를 판독하기 위한 것이므로, 메모리 셀, 비트선을 경유하여, 판독 회로에 접속되어 있다. 게다가, 판독 회로는, 메모리 셀 어레이 주변에 구성되어 있다.
이어서, 본 발명에 따른 반도체 기억 장치의 제조 방법, 및, 해당 방법에 의해 제작되는 반도체 기억 장치의 실시형태를 도면에 근거하여 설명한다.
<제 1 실시형태>
후술하는 제 2 반도체 층 및 제 3 반도체 층이 에피택셜 실리콘 막으로 구성되는 반도체 기억 장치의 실시형태에 대해서 도 3∼도 17을 이용하여 설명한다. 또한, 각 도면의 (a)는 도 2에 도시된 메모리 셀 어레이의 평면도의 A-A 단면도를, 각 도면의 (b)는 B-B 단면도를 나타내고 있다.
우선, 반도체 기판으로서 예컨대 p형 실리콘 기판(100)의 표면에 마스크 층이 되는 예컨대 실리콘 산화막(101)을 1O∼1OOnm 퇴적하고, 이어서, 실리콘 질화막(102)을 50∼500nm 퇴적하고, 공지의 포토리소그래피 기술에 의해 패터닝된 제 1 레지스트 마스크(001)를 마스크로서 이용하여(도 3 참조), 반응성 이온 에칭에 의해 실리콘 질화막(102), 실리콘 산화막(101)을 순차적으로 에칭한다.
이어서, 스트라이프 형태로 패터닝된 실리콘 질화막(102a), 실리콘 산화막(1O1a)을 마스크로 해서 p형 실리콘 기판(1OO)에 깊이 1OOnm 내지 1OOOnm의 스트라이프 형태의 홈부를 구비한 p형 실리콘 기판(1OOa)을 형성한다(도 4 참조). 이 때, 레지스트 마스크(001)를 마스크로 해서 상기 홈부를 형성해도 상관없다.
이어서, 상기 홈부에 소자 분리 영역이 되는 절연 막으로서 예컨대 실리콘 산화막(103)을 CMP(화학적 기계적 연마) 등을 이용하여, 평탄하게 매립한다(도 5 참조). 이어서, p형 실리콘 기판(100a) 및 실리콘 산화막(103)의 표면에 예컨대 p 형 에피택셜 실리콘 층(104)을 1㎛∼10㎛ 정도 퇴적한다. 이 때, 에피택셜 실리콘의 불순물 체적 농도는 1O15∼1O18/cm3 정도의 저농도로 구성되는 것이 바람직하다(도 6 참조).
그 다음, 예컨대 이온 주입법을 이용하여, p형 실리콘 기판(1OOa)의 홈부에 매설된 실리콘 산화막(103)의 사이에 n형 실리콘의 불순물층으로 되는 제 1 반도체 층(소스선과 선택 트랜지스터의 이미터에 상당)(105)을 형성한다. 이 때, n형 제 1 반도체 층(1O5)의 불순물 체적 농도는 1O16∼1O20/cm3 정도로 구성되는 것이 바람직하다. 또한, 제 1 반도체 층(105)의 상방에 p형 실리콘의 불순물 층의 제 2 반도체 층(패터닝 후에 워드선과 선택 트랜지스터의 베이스가 됨)(106) 및 n형 실리콘의 불순물 층의 제 3 반도체 층(패터닝 후에 선택 트랜지스터의 컬렉터가 됨)(107)을, 동일하게 이온 주입법 등을 이용하여 형성한다(도 7 참조). 이 때, p형의 제 2 반도체 층(106)의 불순물 체적 농도는 1O16∼1O19/cm3 정도로, n형의 제 3 반도체 층(1O7)의 불순물 체적 농도는 1O16∼1020/cm3 정도로 구성되는 것이 바람직하다. 이들의 제 1 내지 제 3 반도체 층(105, 106, 107)의 불순물 농도 프로파일은, 메모리 셀의 바이폴러 트랜지스터의 목적 전압 사양에 대하여 최적인 프로파일을 취하도록 적절히 설정하면 도입 순서는 문제되지 않는다. 또한, 제 3 반도체 층(107)의 막 두께는, 후술하는 자기 정합에 의한 가변 저항 소자 막(113)의 퇴적 처리를 위해, 에칭백(etched back)을 행하므로, 최종 막 두께가 얇아진다. 이 때문에, 제 3 반도체 층(107)의 당초 막 두께는, 최종 막 두께에 가변 저항 소자 막(113)의 최종 막 두께를 추가한 막 두께 이상으로 해 둔다. 단, 제 3 반도체 층(107)의 불순물 농도 프로파일은, 최종 막 두께에 합하면 좋다.
이어서, 에피택셜 실리콘 표면에 마스크 층이 되는 예컨대 실리콘 질화막(108)을 100∼1000nm 퇴적하고, 공지의 포토리소그래피기술에 의해 패터닝된 제 2 레지스트 마스크(002)를 마스크로서 이용하여(도 8 참조), 반응성 이온 에칭에 의해 실리콘 질화막(108)을 스트라이프 형태로 에칭한다(도 9 참조).
그 다음, 스트라이프 형태로 패터닝된 실리콘 질화막(108a)을 마스크로 에피택셜 층에 구성되는 제 3 반도체 층(107)의 일부분을 선택적 에칭하여 스트라이프 형태의 홈부를 형성한다[도 10 참조, 에칭 후에는 제 3 반도체 층(107a)이 된다]. 에칭의 양은 제 3 반도체 층(107)의 두께(깊이 방향) 이상으로 설정한다. 이어서, 공지의 포토리소그래피 기술에 의해 패터닝된 제 3 레지스트 마스크(003)를 마스크로서 이용하여(도 11 참조), 반응성 이온 에칭에 의해 실리콘 질화막(108a)을 선택적으로 에칭한다(도 12 참조). 결과로서, 실리콘 질화막(108a)은, 후에 형성되는 워드선과 소스선의 각 교차 개소의 상방에 위치하여 도상(島狀)으로 형성된다.
이어서, 제 2, 제 3 레지스트 마스크에 도상으로 패터닝된 실리콘 질화막(108b)을 마스크로 해서, 에피택셜 층에 구성되는 제 2 반도체 층(106)과 1회째의 패터닝 후의 제 3 반도체 층(107a)의 일부분을 선택적으로 에칭하여 제 3 반도체 층(107b), 제 2 반도체 층(106b)을 형성한다(도 13 참조). 에칭의 양은 제 3 반도체 층(107)의 두께(깊이 방향) 이상으로 설정한다. 이 결과, 제 2 반도체 층(106b)은 스트라이프 형태로 패터닝되어 워드선이 형성되며, 그 상부의 제 3 반도체 층(107b)은 실리콘 질화막(108b)과 동일한 도상 패턴의 바이폴러 트랜지스터의 컬렉터를 형성한다.
그 다음, 실리콘 질화막(108b)을 선택적으로 제거한 후, 절연 막(111)을 홈부[패터닝 후의 제 2 반도체 층(106b)과 제 3 반도체층(107b)의 주위]에 매설한다(도 14 참조). 혹은, 절연막(111)을 당해 홈부에 매설한 후에 실리콘 질화막(108b)을 선택적으로 제거한다.
이어서, 패터닝 후의 제 3 반도체 층(107b)만을 선택적으로 에칭백하고, 에칭되지 않은 절연 막(111)의 사이에 홀(107c)(간극부)을 형성한다(도 15 참조). 이어서, 가변 저항 소자 막(113)으로서 박막 재료(PCMO) 등을, 절연 막(111) 및 홀(107c)내에 퇴적한 후에, 가변 저항 소자 막(113)만을 선택적으로 에칭백하고, 최종적으로 가변 저항 소자 막(113)을 홀(107c)내의 제 3 반도체 층(107b) 상에 자기 정합에 의해 위치 결정 및 패터닝하여 형성한다(도 l6 참조).
그 다음, 공지의 기술에 의해, 패터닝 후의 가변 저항 소자 막(113) 상부의 홀(107c)내에 컨택트(116)를 자기 정합에 의해 충전함과 아울러, 메탈 배선(비트선에 상당)(117)을 형성한다(도 17 참조). 또한, 컨택트(116) 및 메탈 배선(117)을 동일 재료로 하고, 컨택트(116)의 충전을 메탈 배선만으로 형성해도 좋다. 더욱이, 가변 저항 소자 막(113)의 에칭백을 절연 막(111)의 표면과 거의 동일한 높이가 되도록 에칭백을 제어함으로써 컨택트를 생략해도 좋다.
<제 2 실시형태>
제 2 반도체 층의 일부가 다결정 실리콘 막으로 구성되는 반도체 기억 장치의 실시형태에 대해서 도 18∼도 21을 이용하여 설명한다. 한편, 각 도면의 (a)는 도 2에 도시된 메모리 셀 어레이의 평면도의 A-A 단면도를, 각 도면의 (b)는 B-B 단면도를 나타내고 있다. 레지스트 마스크(O01)에 의해 형성된 홈부에 절연 막으로서 예컨대 실리콘 산화막(103)을 매립하는 공정(도 3∼도 5 참조)까지는 상기 제 1 실시형태에 준한다.
이어서, p형 실리콘 기판(100a) 및 실리콘 산화막(103)의 표면에, 예컨대 다결정 실리콘 막(109)을 100nm∼5㎛ 정도 퇴적한다(도 18 참조). 이어서, 다결정 실리콘 막(109)의 표면에, 예컨대 p형의 에피택셜 실리콘 층(110)을 100nm∼5㎛ 정도 퇴적한다(도 19 참조). 그 다음, 예컨대 이온 주입법을 이용하여, p형 실리콘 기판(1OOa)의 홈부에 매설된 실리콘 산화막(103) 사이에 n형의 불순물 층의 제 1 반도체 층(소스선과 선택 트랜지스터의 이미터에 상당)(105)을 형성한다. 이 때, n형 실리콘의 제 1 반도체 층(1O5)의 불순물 체적 농도는 1O16∼1O20/cm3 정도로 구성되는 것이 바람직하다. 또한, 제 1 반도체 층(105)의 상방에 p형 실리콘의 불순물 층의 제 2 반도체 층(패터닝 후에 워드선과 선택 트랜지스터 베이스가 됨)을 동일하게 이온 주입법 등을 이용하여 형성한다. 다결정 실리콘 막(109)에 주입된 p형 불순물은 단결정 실리콘 막에 비해서 확산 속도가 2∼100배 정도 빠르고, 제 2 반도체 층은, 다결정 실리콘 막(109)에 형성되는 p형의 불순물 층(106)과 Si 기판(100a)내에 형성되는 p형의 불순물 층(112) 및 에피택셜 실리콘 층(110)내에 형성되는 p형의 불순물 층(114)으로 구성된다(도 20 참조). 상세하게는, 불순물 층(112) 및 불순물 층(114)은 다결정 실리콘 막(109)으로부터 단결정 실리콘 막 중으로의 확산에 의해 형성되어, 다결정 실리콘 막(109)으로부터 일정한 거리를 둔다. 즉, 다결정 실리콘 막(109)의 막 두께로 제 2 반도체 층의 두께(워드선의 두께 및 선택 트랜지스터 베이스 폭)이 설정되게 된다. 이 때, p형의 불순물 층(106)의 불순물 체적 농도는 1O16∼1019/cm3 정도로 구성되는 것이 바람직하다.
그 다음, n형 실리콘의 불순물 층의 제 3 반도체 층(패터닝 후에 선택 트랜지스터의 컬렉터가 됨)(107)을, 동일하게 이온 주입법 등을 이용하여 형성한다. 이 때, n형의 제 3 반도체 층(1O7)의 불순물 체적 농도는 1O16∼1O20/cm3 정도로 구성되는 것이 바람직하다. 이들, 제 1 내지 제 3 반도체 층(1O5, 106, 107)의 불순물 농도 프로파일은, 메모리 셀의 바이폴러 트랜지스터의 목적 전압 사양에 대하여 최적인 프로파일을 취하도록 적절히 설정하면 도입 순서는 문제되지 않는다. p형의 불순물 층(112)과 n형의 제 1 반도체 층(105)의 접합부(이미터―베이스 접합부) 및 p형의 불순물 층(114)과 n형의 제 3 반도체 층(107)의 접합부(컬렉터-베이스 접합부)는 단결정 실리콘 막내에 형성되기 때문에 접합 리크 전류가 억제된다.
불순물을 도입한 이후의 공정은, 상기 제 1 실시형태의 동 공정(도 8∼도 17 참조)에 준한다. 도 21에, 메탈 배선(비트선)을 형성한 후의 단면도(상기 제 1 실시형태의 도 17에 대응)를 나타낸다.
<제 3 실시형태>
가변 저항 소자 막(113)을 자기 정합에 의존하지 않고 형성하는 실시형태에 대해서 설명한다. 본 실시형태에서는, 패터닝 후의 제 2 반도체 층(106b)과 제 3 반도체 층(107b)의 주위에 절연 막(111)을 매설할 때까지의 공정은, 기본적으로 제 1 실시형태와 공통이다. 단, 본 실시형태에서는, 제 1 실시형태와 다르고 패터닝 후의 제 3 반도체 층(107b)의 에칭백이 없으므로, 제 3 반도체 층(107)의 당초 막 두께는, 당해 에칭백 부분만큼 제 1 실시형태보다 얇게 해 둔다.
절연 막(111)의 매설 및 실리콘 질화막(108b)의 제거 후에, 절연 막(111) 및 제 3 반도체 층(107b)의 표면에, 가변 저항 소자 막(113)으로서 박막 재료 PCMO 등을 퇴적하고, 공지의 포토리소그래피 기술에 의해 패터닝된 제 4 레지스트 마스크를 마스크로서 이용하여, 반응성 이온 에칭에 의해 가변 저항 소자 막(113)을 제 3 반도체 층(107b)의 상부에 도상의 가변 저항 소자가 형성되도록 에칭한다(도 23 참조). 이어서, 예컨대, 가변 저항 소자간의 절연 막으로서 실리콘 산화막(115)을 주위에 매설한다(도 24 참조). 이어서, 공지의 기술에 의해, 패터닝 후의 가변 저항 소자 막(113) 상부에 메탈 배선(비트선에 상당)(117)을 형성한다(도 25 참조).
상기 각 실시형태에 있어서, 제 2 반도체 층(106) 및 제 3 반도체 층(107)을 에피택셜 실리콘 층(104)에 형성하는 대신에, 단결정 실리콘 중에 형성해도 좋다. 더욱이, 상기 각 실시형태에 있어서, 각 메모리 셀의 선택 트랜지스터를 바이폴러 트랜지스터로 구성했을 경우를 설명했지만, MOSFET로 구성하여도 상관없다.
게다가, 본 발명에 따른 메모리 셀의 가변 저항 소자 재료로서, 페로브스카이트 구조의 박막 재료를 이용한 경우를 설명했지만, 본 발명은, 다른 가변 저항 소자 재료로 형성된 가변 저항 소자를 이용한 메모리 셀에도 적용가능하다.
또한, 본 발명에 따른 메모리 셀을 매트릭스 형태로 배치한 메모리 어레이로서, 설명을 간단히 하기 위해, 도 1에 2×2 어레이를 이용하여 설명했지만, 메모리 어레이 사이즈는, 특정한 사이즈에 한정되는 것은 아니다.
본 발명이 바람직한 실시형태에 의해 설명되었을 지라도, 본 발명의 정신 및 범위를 벗어남이 없이 당업자가 다양한 수정 및 변경할 수 있다는 것이 이해될 것이다.
이상, 상세히 설명한 바와 같이, 본 발명에서는, 페로브스카이트 구조의 박막 재료를 가변 저항 소자로서 이용한 기억 소자와 선택 트랜지스터를 자기 정합으로 직렬로 접속한 메모리 셀을 구성하고, 이 메모리 셀을 매트릭스 형태로 배치하여 메모리 어레이를 구성하고, 상술한 각 전위를 워드선, 비트선, 소스선에 각각 설정함으로써, 불휘발성 반도체 기억 장치로서, 프로그래밍 동작, 리셋 동작, 판독 동작을 랜덤 액세스(1비트 단위에서의 동작)로 행하는 것이 가능해진다. 또한, 각제어선(워드선 등)으로의 전압 인가 패턴에 따라서는 워드선 단위에서의 페이지(page) 소거가 가능해진다. 특히, 선택 트랜지스터를 바이폴러형 트랜지스터로 구성함으로써, 메모리 셀의 직렬 구조가 용이하게 실현될 수 있다.
또한, 저전압으로 동작가능하고 고집적화가능한 메모리 셀 및 상기 메모리 셀을 이용한 반도체 기억 장치를 제공하는 것이 가능해진다. 또한, 메모리 셀로의 액세스시에 있어서, 인접하는 메모리 셀로의 리크 전류가 발생하는 것을 저지할 수 있는 회로 구성으로 했으므로 신뢰도가 높은 유용한 기억 장치가 된다. 더욱이, 프로그래밍 동작, 리셋 동작, 판독 동작은 고속으로 동작이 가능해진다.
또한, 바이폴러형 트랜지스터로 구성되는 선택 트랜지스터의 워드선인 제 2 반도체 층이 다결정 실리콘 막으로 구성되는 경우의 다결정 실리콘 막의 막 두께로 베이스폭이 설정될 수 있어 선택 트랜지스터의 소자 설계가 용이해질 수 있다.
도 1은 본 발명에 따른 메모리 셀 및 메모리 어레이의 구성 예를 나타내는 등가 회로도이다.
도 2는 본 발명에 따른 메모리 셀 및 메모리 어레이의 구성 예를 나타내는 레이아웃도이다.
도 3은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 4는 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 5는 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 6은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 7은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 8은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 9는 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 10은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 11은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 12는 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 13은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 14는 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정단면도이다.
도 15는 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 16은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 17은 본 발명에 따른 반도체 기억 장치의 제조 방법의 일실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 18은 본 발명에 따른 반도체 기억 장치의 제조 방법의 다른 실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 19는 본 발명에 따른 반도체 기억 장치의 제조 방법의 다른 실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 20은 본 발명에 따른 반도체 기억 장치의 제조 방법의 다른 실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 21은 본 발명에 따른 반도체 기억 장치의 제조 방법의 다른 실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 22는 본 발명에 따른 반도체 기억 장치에 있어서의 메모리 어레이의 구성 예를 나타내는 사시도이다.
도 23은 본 발명에 따른 반도체 기억 장치의 제조 방법의 제 3 실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 24는 본 발명에 따른 반도체 기억 장치의 제조 방법의 제 3 실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 25은 본 발명에 따른 반도체 기억 장치의 제조 방법의 제 3 실시형태에 의한 메모리 셀 및 메모리 어레이의 제조 공정을 나타내는 공정 단면도이다.
도 26은 종래 기술에 있어서의 가변 저항 소자에 대한 인가 펄스수와 저항값의 관계를 나타내는 그래프이다.
도 27은 종래 기술에 있어서의 가변 저항 소자에 대한 인가 펄스수와 저항값의 관계를 나타내는 그래프이다.
도 28은 종래 기술에 있어서의 가변 저항 소자에 대한 인가 펄스의 극성에 대한 의존성을 나타내는 그래프이다.
도 29는 종래 기술에 있어서의 가변 저항 소자에 대한 인가 펄스의 극성에 대한 의존성을 나타내는 그래프이다.
도 30은 종래의 가변 저항 소자를 구비한 메모리 셀의 메모리 어레이 구성을 나타내는 사시도이다.
도 31은 종래의 가변 저항 소자를 구비한 메모리 셀의 메모리 어레이의 구성 예를 나타내는 회로도이다.

Claims (26)

  1. 가변 저항 소자와,
    상기 가변 저항 소자에 흐르는 전류를 쌍방향으로 제어가능한 바이폴러 트랜지스터로 이루어지는 선택 트랜지스터를 구비하는 것을 특징으로 하는 반도체 기억 장치의 메모리 셀.
  2. 제 1 항에 있어서,
    상기 가변 저항 소자는, 자기 정합에 의해 위치가 결정되어 상기 선택 트랜지스터의 하나의 전극과 접속되어 있는 것을 특징으로 하는 반도체 기억 장치의 메모리 셀.
  3. 가변 저항 소자의 일단과 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽과 접속하여 이루어지는 메모리 셀을 행방향 및 열방향에 각각 복수 매트릭스 형태로 배열하고, 동일 열의 상기 각 메모리 셀의 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 다른 쪽을 열방향으로 연신하는 공통 소스선에 접속하고, 동일 행의 상기 각 메모리 셀의 상기 바이폴러 트랜지스터의 베이스를 행방향으로 연신하는 공통 워드선에 접속하고, 동일 열의 상기 각 메모리 셀의 상기 가변 저항 소자의 타단을 열방향으로 연신하는 공통 비트선에 접속하여 구성된 메모리 어레이를 반도체 기판 상에 구비하여 이루어진 것을 특징으로 하는 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 소스선이 상기 반도체 기판 상에 스트라이프 형태의 p형 또는 n형 반도체 층으로서 형성되고, 상기 워드선이 상기 소스선의 상부에 상기 소스선과 다른 상기 도전형의 스트라이프 형태의 반도체 층으로서 형성되고, 상기 소스선과 상기 워드선의 교차 개소에 있어서의 상기 소스선과 상기 워드선의 접촉면에, 상기 각 메모리 셀의 상기 바이폴러 트랜지스터의 베이스ㆍ이미터 접합 또는 베이스ㆍ컬렉터 접합이 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    상기 각 메모리 셀의 상기 가변 저항 소자의 일단과 접속하는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽이, 상기 소스선과 상기 워드선의 각 교차 개소의 상기 워드선의 상부에, 상기 소스선과 동일한 도전형의 반도체 층으로 형성되고,
    상기 각 메모리 셀의 상기 가변 저항 소자는, 상기 소스선과 상기 워드선의 각 교차 개소의 상기 가변 저항 소자의 일단과 접속하는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽의 상부에 형성되고, 상기 비트선이 상기 가변 저항 소자의 상부에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 5 항에 있어서,
    상기 각 메모리 셀의 상기 가변 저항 소자는, 상기 소스선과 상기 워드선의 각 교차 개소의 상기 가변 저항 소자의 일단과 접속하는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽의 상부에 자기 정합에 의해 형성되고, 상기 비트선이 상기 가변 저항 소자의 상부에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 5 항에 있어서,
    상기 비트선은, 상기 가변 저항 소자와 자기 정합에 의해 전기적으로 접속하는 컨택트를 구비하여 상기 가변 저항 소자와 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 가변 저항 소자와, 상기 가변 저항 소자에 흐르는 전류를 쌍방향으로 제어가능한 선택 트랜지스터를 구비하여 이루어지는 메모리 셀을 갖고,
    상기 가변 저항 소자는, 자기 정합에 의해 위치가 결정되어 상기 선택 트랜지스터의 하나의 전극과 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 가변 저항 소자와, 상기 가변 저항 소자에 흐르는 전류를 쌍방향으로 제어가능한 선택 트랜지스터를 구비하여 이루어지는 메모리 셀을 갖고,
    상기 가변저항 소자와 메탈 배선을 전기적으로 접속하는 컨택트는, 자기 정합에 의해 위치가 결정되어 상기 가변저항 소자와 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제 8 항에 있어서,
    상기 가변 저항 소자와 메탈 배선을 전기적으로 접속하는 컨택트는, 자기 정합에 의해 위치가 결정되어 상기 가변 저항 소자와 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 8 항에 있어서,
    상기 선택 트랜지스터의 각각의 전극과 상기 가변 저항 소자는 반도체 기판면에 대하여 수직으로 적층되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 9 항에 있어서,
    상기 선택 트랜지스터의 각각의 전극과 상기 가변 저항 소자는 반도체 기판면에 대하여 수직으로 적층되어 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 제 3 항에 있어서,
    상기 가변 저항 소자는, 전압 인가에 의해 저항값이 가역적으로 변화되는 기억 소자인 것을 특징으로 하는 반도체 기억 장치.
  14. 제 8 항에 있어서,
    상기 가변 저항 소자는, 전압 인가에 의해 저항값이 가역적으로 변화되는 기억 소자인 것을 특징으로 하는 반도체 기억 장치.
  15. 제 9 항에 있어서,
    상기 가변 저항 소자는, 전압 인가에 의해 저항값이 가역적으로 변화되는 기억 소자인 것을 특징으로 하는 반도체 기억 장치.
  16. 제 3 항에 있어서,
    상기 가변 저항 소자의 재료는, 망간을 함유하는 페로브스카이트 구조의 산화물인 것을 특징으로 하는 반도체 기억 장치.
  17. 제 8 항에 있어서,
    상기 가변 저항 소자의 재료는, 망간을 함유하는 페로브스카이트 구조의 산화물인 것을 특징으로 하는 반도체 기억 장치.
  18. 제 9 항에 있어서,
    상기 가변 저항 소자의 재료는, 망간을 함유하는 페로브스카이트 구조의 산화물인 것을 특징으로 하는 반도체 기억 장치.
  19. 제 3 항에 기재된 반도체 기억 장치의 제조 방법으로서,
    상기 반도체 기판에 소자 분리 영역을 형성하는 공정과,
    상기 소자 분리 영역의 사이에 상기 소스선으로 이루어지는 제 1 반도체 층을 형성하는 공정과,
    상기 제 1 반도체 층과 상기 소자 분리 영역의 상부에, 일부가 상기 워드선으로 이루어지는 제 2 반도체 층과 일부가 상기 가변 저항 소자의 일단과 접속하는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽으로 이루어지는 제 3 반도체 층을 퇴적하는 공정과,
    상기 제 3 반도체 층의 일부를 패터닝하는 공정과,
    상기 제 3 반도체 층의 다른 일부와 상기 제 2 반도체 층을 패터닝하는 공정과,
    상기 2회의 패터닝 후의 상기 제 3 반도체 층의 상부에 상기 가변 저항 소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 반도체 층의 적어도 일부는 다결정 실리콘 막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  21. 제 19 항에 있어서,
    상기 제 2 반도체 층의 상층부 및 상기 제 3 반도체 층은 에피택셜 실리콘 막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  22. 제 19 항에 있어서,
    상기 제 2 반도체 층 및 상기 제 3 반도체 층은 에피택셜 실리콘 막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  23. 제 19 항에 있어서,
    상기 제 1 반도체 층, 상기 제 2 반도체 층, 및, 상기 제 3 반도체 층을 퇴적한 후, 불순물 이온 주입에 의해 상기 각 반도체 층에 불순물 도입을 행하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  24. 제 19 항에 있어서,
    제 1 포토레지스트 마스크에서 상기 소스선의 패턴이 정해지고, 제 2 포토레지스트 마스크에서 상기 워드선의 패턴이 정해지고, 상기 제 2 포토레지스트 마스크와 제 3 포토레지스트 마스크에서 상기 가변 저항 소자의 일단과 접속되는 상기 바이폴러 트랜지스터의 이미터 또는 컬렉터의 한쪽의 패턴이 정해지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  25. 제 19 항에 있어서,
    상기 2회의 패터닝 후의 상기 제 3 반도체 층을 에칭백함으로써, 이 제 3 반도체 층의 주위에 형성된 절연막에 대하여 간극부를 형성하고, 상기 간극부내에 상기 가변 저항 소자를 퇴적하고, 상기 가변 저항 소자를 상기 제 3 반도체 층과 자기 정합하여 접속시키는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  26. 제 25 항에 있어서,
    상기 간극부내에 퇴적된 상기 가변 저항 소자의 상면을, 에칭백에 의해 상기 상기 제 3 반도체 층의 주위에 형성된 절연막의 상면보다 하방에 위치시키는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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