CN1649158A - 半导体存储装置及其制造方法 - Google Patents

半导体存储装置及其制造方法 Download PDF

Info

Publication number
CN1649158A
CN1649158A CNA200510006826XA CN200510006826A CN1649158A CN 1649158 A CN1649158 A CN 1649158A CN A200510006826X A CNA200510006826X A CN A200510006826XA CN 200510006826 A CN200510006826 A CN 200510006826A CN 1649158 A CN1649158 A CN 1649158A
Authority
CN
China
Prior art keywords
mentioned
variable resistor
resistor element
semiconductor layer
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200510006826XA
Other languages
English (en)
Other versions
CN100461417C (zh
Inventor
横山敬
谷上拓司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN1649158A publication Critical patent/CN1649158A/zh
Application granted granted Critical
Publication of CN100461417C publication Critical patent/CN100461417C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/32—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the bipolar type
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04C—STRUCTURAL ELEMENTS; BUILDING MATERIALS
    • E04C3/00—Structural elongated elements designed for load-supporting
    • E04C3/30—Columns; Pillars; Struts
    • E04C3/36—Columns; Pillars; Struts of materials not covered by groups E04C3/32 or E04C3/34; of a combination of two or more materials
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04H—BUILDINGS OR LIKE STRUCTURES FOR PARTICULAR PURPOSES; SWIMMING OR SPLASH BATHS OR POOLS; MASTS; FENCING; TENTS OR CANOPIES, IN GENERAL
    • E04H12/00—Towers; Masts or poles; Chimney stacks; Water-towers; Methods of erecting such structures
    • E04H12/02—Structures made of specified materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Wood Science & Technology (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

将由可变电阻元件(Rc)的一端与双极晶体管(Qc)的发射极或集电极之一通过自匹配连接所构成的存储单元(Mc)分别在行方向和列方向排列为多个矩阵，同一列的各存储单元的双极晶体管(Qc)的发射极或集电极中的另外一个连接到在列方向上延伸的公共源极线(S1、S2)，同一行的各存储单元的双极晶体管(Qc)的基极连接到在行方向上延伸的公共字线(W1、W2)，同一列的各存储单元的可变电阻元件(Rc)的另外一端连接到在列方向上延伸的公共位线(B1、B2)，由此构成的存储阵列配置于半导体衬底上。

Description

半导体存储装置及其制造方法
技术领域
本发明涉及一种存储单元中包含可变电阻元件的半导体存储装置及其制造方法。
背景技术
一种已经提出的手法是，对由具有钙钛矿型结构的薄膜材料，特别是超巨磁电阻(CMR：colossal magneto resistance)材料、高温超导(HTSC：high temperature super conductivity)材料所构成的薄膜或块状体施加1个以上的短暂电脉冲，由此改变其电气特性。该电脉冲所产生的电场强度或电流密度应足以改变该材料的物理状态并且能量很低而不至于对材料造成破坏，该电脉冲既可以是正极性，也可以是负极性。另外，通过重复施加多个电脉冲，能够更进一步改变材料特性。
这种现有的技术在例如美国专利第6204139号说明书中有所公开。图26、图27是表示现有技术中施加的脉冲数和电阻值之间的关系的图表。图26表示了在金属衬底上生成的CMR薄膜上施加的脉冲数和电阻之间的关系。在此，施加47次振幅为32V、脉冲宽度为71ns的脉冲。在此条件下，由图26可知，电阻值发生1个数量级的变化。
另外，图27中将脉冲施加条件改为168次振幅为27V、脉冲宽度为65ns的脉冲。在此条件下，由图27可知，电阻值变化高达5个数量级。
图28、29是表示现有技术对脉冲极性的依赖性的图表。
图28表示了在施加了正极性+12V和负极性-12V的脉冲时脉冲数和电阻之间的关系。
另外，图29表示了在连续施加正极性+51V和负极性-51V的脉冲后测量电阻值的情况下脉冲数和电阻之间的关系。由图28和图29可见，在施加数次正极性脉冲使电阻值降低后，可以通过连续施加负极性脉冲使电阻值增大(最终达到饱和状态)。即，可以考虑将施加正极性脉冲时作为重置状态，将施加负极性脉冲时作为写入状态，以此应用于存储设备。
上述的现有例中公开的是将具有这种特性的CMR薄膜配置为阵列状以构成存储器的例子。图30是表示现有技术中存储阵列结构的透视图。
在图30所示的存储阵列中，在衬底25上形成底面电极26，其上形成了各构成1个比特的可变电阻元件27、上面电极28。各个可变电阻元件27，即每一个比特的上面电极28上连接线路29，施加写入脉冲。另外，读取时也是从每一个比特的上面电极28上连接的线路29中读出电流的。
但是，上述的图28、29所示的CMR薄膜的电阻值变化为2倍左右，为识别重置状态和写入状态，电阻值变化量不足。另外，该CMR薄膜上施加的是高电压，不适合于希望进行低电压化动作的存储设备。
基于该结果，本发明的申请人等使用与美国专利第6204139号说明书相同的具有钙钛矿型结构的CMR材料PCMO(Pr0.7Ca0.3MnO3)等，通过施加1个以上的短暂电脉冲，成功获得了新的特性。即，通过施加约±5V的低电压脉冲，获得了使薄膜材料的电阻值从数百Ω变化到约1MΩ的特性。
并提出了使用该材料构成存储阵列，从概念上展示执行读出、写入的电路方式的发明的专利申请。
但是，图30所示的存储阵列中，按每一个比特将线路连接到电极上，在写入动作期间，通过该线路施加写入脉冲，另外，由于在读出期间也是按一个比特连接电极的线路中读取电流，所以虽然能够评价薄膜材料的特性，但存在难以提高存储器的集成度的问题。
另外，执行写入动作、读出动作或重置动作时，由来自存储器外部的输入信号执行全部控制，不像现有的存储器那样在存储设备内部控制写入动作、读出动作或重置动作。
图31是表示现有的存储阵列的结构例的电路图。使用PCMO材料形成的可变电阻元件Rc配置为4×4的矩阵状，构成存储阵列10。各可变电阻元件Rc的1个端子连接到字线W1～W4，另一个端子连接到位线B1～B4。毗邻存储阵列10设置外围电路32。
各位线B1～B4上连接位总线晶体管34，形成去往反相器38的通路。位总线晶体管34和反相器38之间连接负载晶体管36。借助于该结构，能够实现存储阵列10的各可变电阻元件Rc的读出、写入。
通过该现有的存储阵列能够以低电压实现存储器动作。但是，该写入读出方式中，会出现通往与被访问的存储单元毗邻的存储单元的泄漏电流通路，导致读出动作期间难以测出正确的电流值(读出干扰)。另外，由于在写入动作期间也会出现流向毗邻存储单元的泄漏电流，所以存在着难以实现正确的写入动作之虞(写入干扰)。
例如，读出动作中，为读出所选择存储单元的可变电阻元件Rca的电阻值，将字线W3接电源电压Vcc，位线B2接地，其他位线B1、B3、B4及字线W1、W2、W4打开，位总线晶体管34a接通，由此能够形成箭头A1所示的电流通路，因此能够读出电阻值。但是，对于与可变电阻元件Rca毗邻的可变电阻元件Rc，由于出现了箭头A2、A3等所示的电流通路，导致只能读出所选择存储单元的可变电阻元件Rca的电阻值(读出干扰)。
另外，连接到可变电阻元件的电流通路的外部电阻存在偏差的话，就难以向可变电阻元件施加充分的写入电压，可能会发生写入不良，或者可能由于该外部电阻偏差引起的读出时的电流不足导致读出不良的发生。
发明目的
本发明鉴于上述问题点，目的在于提供一种使用由具有钙钛矿型结构的薄膜材料(例如PCMO)等构成的可变电阻元件作为存储元件、能在低电压下动作、并可高度集成化的存储单元及使用该存储单元的半导体存储装置。进而，本发明的另一目的在于提供一种在访问存储单元时不会出现流向毗邻存储单元的漏电流的半导体存储装置，进而，提供一种抑制了存储单元特性偏差的高性能的半导体存储装置。
为达到上述目的，本发明的半导体存储装置的存储单元的特征在于，具备可变电阻元件以及由可对流向上述可变电阻元件的电流进行双向控制的双极晶体管构成的选择晶体管。进而，可变电阻元件最好通过自匹配来调整位置以连接到上述选择晶体管的一个电极。
具有上述特征的本发明的存储单元，由于其由可变电阻元件与选择晶体管所构成的简单结构，能够提供适于大容量存储装置的存储单元。特别是由于选择晶体管所采用的双极晶体管可以垂直于半导体衬底形成，存储单元大小能够做到与不具有选择晶体管的可变电阻元件的存储单元的大小相同，有可能构成适于大容量化的存储单元。进而，由于可以通过选择晶体管对流向可变电阻元件的电流进行双向控制，所以能够与流向可变电阻元件的电流方向无关地抑制流向相邻的存储单元的漏电流。另外，可变电阻元件通过自匹配调整位置连接到上述选择晶体管的一个电极，由此能够抑制存储单元的特性偏差，有助于实现高性能化。
为达到上述目的，本发明的半导体存储装置的特征在于，将由可变电阻元件的一端与双极晶体管的发射极或集电极之一连接所构成的存储单元分别在行方向和列方向排列为多个矩阵，同一列的上述各存储单元的上述双极晶体管的发射极或集电极中的另外一个连接到在列方向上延伸的公共源极线，同一行的上述各存储单元的上述双极晶体管的基极连接到在行方向上延伸的公共字线，同一列的上述各存储单元的上述可变电阻元件的另外一端连接到在列方向上延伸的公共位线，由此构成的存储阵列配置于半导体衬底上。
本发明的半导体存储装置除上述特征外，其特征还包括：上述源极线是在上述半导体衬底上形成的条状的p型或n型半导体层，上述字线是在上述源极线上部形成的与上述源极线导电类型不同的条状半导体层，上述源极线与上述字线的各交叉位置处的上述源极线与上述字线的接触面上，形成了上述各存储单元的上述双极晶体管的基极发射极结或者基极集电极结。进而，还具有以下特征：上述各存储单元的上述可变电阻元件的一端所连接的上述双极晶体管的发射极或集电极之一是在上述源极线与上述字线的交叉位置处的上述字线的上部形成的与上述源极线导电类型相同的半导体层，上述各存储单元的上述可变电阻元件形成于上述源极线与上述字线的各交叉位置处的上述可变电阻元件的一端所连接的上述双极晶体管的发射极或集电极之一的上部，上述位线形成于上述可变电阻元件的上部。进而，还具有以下特征：上述各存储单元的上述可变电阻元件通过自匹配形成于上述源极线与上述字线的各交叉位置处的与上述可变电阻元件的一端所连接的上述双极晶体管的发射极或集电极之一的上部，或者，上述位线具备通过自匹配与上述可变电阻元件电连接的触点从而与上述可变电阻元件相连。
借助于具备上述特征的本发明的半导体存储装置，能够发挥本发明的存储单元的上述特征的作用效果，实现大容量的半导体存储装置，并且，可以实现能够抑制存储单元间产生漏电流的可在低电压下工作的半导体存储装置。特别是，可变电阻元件与双极晶体管的连接或者可变电阻元件与位线的连接是通过自匹配完成的，因此能够抑制特性偏差，有助于实现高性能化。
本发明的半导体存储装置的特征在于，具有可变电阻元件以及可对流过上述可变电阻元件的电流进行双向控制的选择晶体管，上述可变电阻元件通过自匹配来调整位置以连接到上述选择晶体管的一个电极。进而，电连接上述可变电阻元件与金属配线的触点最好通过自匹配来调整位置以连接到上述可变电阻元件。进而具备以下特征：上述选择晶体管的各个电极与上述可变电阻元件垂直于半导体衬底面层叠。
借助于具备上述特征的本发明的半导体存储装置，能够抑制特性偏差而发挥存储单元的作用效果，实现大容量的半导体存储装置，并且，可以实现能够抑制存储单元间产生漏电流的可在低电压下工作的半导体存储装置。
为达到上述目的，本发明的半导体存储装置的制造方法的特征在于，具备：在上述半导体衬底上形成元件分离区域的工序；上述元件分离区域之间，形成第1半导体层作为上述源极线的工序；在上述第1半导体层和上述元件分离区域的上部，堆积第2半导体层和第3半导体层的工序，第2半导体层的一部分成为上述字线，第3半导体层的一部分成为与上述可变电阻元件的一端相连接的上述双极晶体管的发射极或集电极之一；将上述第3半导体层的一部分构图的工序；将上述第3半导体层的另一部分与上述第2半导体层构图的工序；在上述2次构图后的上述第3半导体层的上部，形成上述可变电阻元件的工序。
借助于具备上述特征的本发明的半导体存储装置的制造方法，在半导体衬底上的字线与位线的交叉部分，各存储单元的可变电阻元件与选择晶体管相垂直形成，因此能够实现高密度的存储阵列。
其结果是，能够以低成本提供大容量半导体存储装置。特别是，构图后的上述第3半导体层上能够通过自匹配形成可变电阻元件，抑制存储单元的特性偏差。
附图说明
图1是表示本发明的存储单元及存储阵列的结构例的等效电路图。
图2是表示本发明的存储单元及存储阵列的结构例的布局图。
图3是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图4是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图5是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图6是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图7是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图8是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图9是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图10是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图11是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图12是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图13是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图14是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图15是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图16是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图17是表示根据本发明的半导体存储装置的制造方法的一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图18是表示根据本发明的半导体存储装置的制造方法的另一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图19是表示根据本发明的半导体存储装置的制造方法的另一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图20是表示根据本发明的半导体存储装置的制造方法的另一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图21是表示根据本发明的半导体存储装置的制造方法的另一个实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图22是表示本发明的半导体存储装置的存储阵列的结构例的透视图。
图23是表示根据本发明的半导体存储装置的制造方法的第3实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图24是表示根据本发明的半导体存储装置的制造方法的第3实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图25是表示根据本发明的半导体存储装置的制造方法的第3实施方式所进行的存储单元及存储阵列的制造工序的工序剖视图。
图26是表示现有技术中施加于可变电阻元件的脉冲数和电阻值之间的关系的图表。
图27是表示现有技术中施加于可变电阻元件的脉冲数和电阻值之间的关系的图表。
图28是表示现有技术中对施加于可变电阻元件的脉冲极性的依赖性的图表。
图29是表示现有技术中对施加于可变电阻元件的脉冲极性的依赖性的图表。
图30是表示具备现有的可变电阻元件的存储单元的存储阵列结构的透视图。
图31是表示具备现有的可变电阻元件的存储单元的存储阵列结构例的电路图。
具体实施方式
基于附图对本发明的半导体存储装置及其制造方法的实施方式加以详细说明。此外，本发明中示出了下列具体制造方法：使用CMR材料(例如PCMO：Pr0.7Ca0.3MnO3)薄膜作为如上所述的在低电压脉冲作用下电阻值发生2个数量级变化的可变电阻元件，用控制流过该可变电阻元件的电流的电流控制元件构成存储单元及存储阵列，针对该存储单元、存储阵列执行写入动作、读出动作或重置动作。
本发明的存储单元使用薄膜材料PCMO等作为可变电阻元件，构成例如NPN结双极型晶体管(以下称为“双极晶体管”)，作为电流控制元件的选择晶体管。
图1中示出了将2×2个本发明的存储单元Mc配置为矩阵状作为存储阵列的阵列结构的等效电路图。图2示出了图1的存储单元阵列的概略平面图。图17(a)和图17(b)分别示出了图2的A-A方向上的概略剖视图和图2的B-B方向上的概略剖视图。另外，图22中示出了图1及图2的存储阵列结构的透视图。
如图1所示，存储单元Mc由可变电阻元件Rc的一端与双极晶体管Qc的发射极或集电极之一(图1中是集电极)连接而成。另外，存储阵列结构为：同一列的各存储单元Mc的双极晶体管Qc的发射极或集电极的另外一个(图1中是发射极)连接到在列方向上延伸的公共源极线S1、S2，同一行的各存储单元Mc的双极晶体管Qc的基极连接到在行方向上延伸的公共字线W1、W2，同一列的各存储单元Mc的可变电阻元件Rc的另外一端连接到在列方向上延伸的公共位线B1、B2。
在图2的概略平面图中，各位线B1、B2的下方形成了源极线S1、S2(未图示)。另外，可变电阻元件PCMO的下方形成了双极晶体管(未图示)。
进一步详细地说明，如图22所示，在用作半导体衬底的例如p型硅衬底100a上配置n型硅的源极线105，进而，垂直于源极线105配置p型硅的字线106b，进而，通过在源极线105与字线106b的交叉位置处的正上方配置n型硅的电极(集电极)107b，构成双极晶体管作为电流控制元件，与该双极晶体管串联配置可变电阻元件113，经由触点116从可变电阻元件113引出位线117，由此形成存储阵列。即，在源极线105与字线106b的交叉位置处，形成了双极晶体管Qc的发射极，在字线106b与源极线105的交叉位置处，形成了双极晶体管Qc的基极，该交叉位置处的源极线105与字线106b的接触面形成了双极晶体管的基极·发射极结部。
这样，通过在垂直方向上制作在字线W1、W2与位线B1、B2的各交点处由双极晶体管Qc及可变电阻元件Rc的串联电路构成的存储单元Mc，可以大幅度提高精细化。
此外，虽然没有图示出来，各字线W1、W2中，选择为执行规定的存储动作(后述的写入动作、重置动作、读出动作等)而选择出来的存储单元上连接的字线，为施加规定的存储动作所必需的电压，将行解码器及字线驱动电路连接；各位线B1、B2中，选择为执行上述规定的存储动作而选择出来的存储单元上连接的位线，为施加规定的存储动作所必需的电压，将列解码器及位线驱动电路连接。进而，为了经由所选择的位线读取所选择的存储单元的数据，设置读取电路，构成本发明的半导体存储装置。此外，行解码器及字线驱动电路、列解码器及位线驱动电路、以及读取电路可以使用一般的非易失性半导体存储装置所用的已知电路来构成，省略其详细说明。
接着针对上述结构的存储阵列的各个存储动作进行说明。以下，针对例如数据写入前的可变电阻元件Rc的电阻值约为1MΩ的高电阻、为使可变电阻元件Rc的电阻值变化而向可变电阻元件Rc施加的必要的电位差为1.8V左右的情况加以说明。
(写入动作)
参照图1说明向本发明的存储单元中的写入动作(通过降低存储单元Mc的可变电阻元件Rc的电阻值进行数据写入的情况下)。该存储阵列在非有源(预充电状态)时，向全位线施加0V(GND电平)、向全字线施加0V、向全源极线施加0V电压。
所选择的存储单元Mc内的可变电阻元件Rc上连接的位线B2上，施加例如5V电压。其他的全部位线B1上施加0V电压。另外，双极晶体管Qc的发射极所对应的源极线S2上施加0V电压。进而，要访问的存储单元Mc的双极晶体管Qc的基极上连接的字线W2上，通过施加例如0.5V电压，发射结基极结呈正向偏压状态，基极集电极结呈反向偏压状态。即，借助于由字线W2施加的振幅比较小的信号(基极电流)而产生放大信号(集电极电流)。其结果是，在发射极-集电极之间的内部电阻产生3V的电压降的情况下，电流从可变电阻元件Rc一侧流向选择晶体管Qc一侧，可变电阻元件Rc的两端能够产生2V的电位差。即，可变电阻元件Rc的电阻值从大约1MΩ下降为数百Ω。另外，源极线S1及非选择存储单元上连接的字线W1上施加0V电压，将选择晶体管置为不导通状态。通过这一系列动作，仅对选择存储单元Mc实施写入。
如上所述，通过设定各个电位，就能够抑制对与选择存储单元Mc毗邻的存储单元的误写入(写入干扰)。
(重置动作：其一)
该存储阵列在非有源(预充电状态)时，与写入动作相同，向全位线施加0V(GND电平)、向全字线施加0V、向全源极线施加0V电压。为重置被选择的存储单元Mc的可变电阻元件Rc的电阻值，与选择的存储单元Mc的可变电阻元件Rc相连接的位线B2上施加例如0V电压。其他的全部位线B1上也施加5V电压。另外，双极晶体管Qc的发射极所对应的源极线S2及非选择源极线S1上施加5V电压。进而，要访问的存储单元Mc的双极晶体管Qc的基极上连接的字线W2上，通过施加例如0.5V电压，对于写入动作的电压施加状态，发射极与集电极呈相调换的偏压状态。其结果是，由发射极-集电极之间的内部电阻产生3V的电压降的情况下，电流从选择晶体管一侧流向可变电阻元件Rc一侧，可变电阻元件Rc的两端能够产生极性与写入时相反的2V电位差。即，可变电阻元件Rc的电阻值从数百Ω上升到大约1MΩ。另外，非选择存储单元上连接的字线W1上施加0V电压，将选择晶体管置为不导通状态。通过这一系列动作，仅对选择存储单元Mc执行写入数据的重置动作。
(重置动作：其二)
该存储阵列在非有源(预充电状态)时，与写入动作相同，向全位线施加0V(GND电平)、向全字线施加0V、向全源极线施加0V电压。为重置被选择的字线W2上连接的多个存储单元的可变电阻元件Rc的电阻值，与选择的存储单元的可变电阻元件Rc相连接的位线B2上施加例如0V电压。其他的全部位线B1上也施加0V电压。另外，双极晶体管Qc的发射极所对应的源极线S1及S2处于OPEN状态，进而，通过在字线W2上施加例如5V电压，基极集电极间的结呈正向偏压状态。其结果是，电流从选择晶体管Qc一侧流向可变电阻元件Rc一侧，可变电阻元件Rc的两端能够产生极性与写入时相反的2V(含2V)以上的电位差。即，可变电阻元件Rc的电阻值从数百Ω上升到大约1MΩ。另外，非选择存储单元上连接的字线W1上施加0V电压，将选择晶体管置为不导通状态。通过这一系列动作，对被选择的字线W2上连接的多个存储单元实施重置动作。
另外，被选择的字线W2上连接的多个存储单元之中，初始(重置)状态的大约1MΩ高电阻元件中没有电流流动；有选择地处于写入状态的数百Ω的低电阻元件中有电流流动，达到了执行重置动作的效果。另外，通过将位线B1置为5V，位线B1上连接的存储单元成为非选择状态，有可能执行仅对选择存储单元Mc的位单位的重置动作。
此外，在重置动作中，电流主要在低电阻元件中流动，可以降低功耗。另外，由于能够实现可同时进行重置动作的存储单元区块的大容量化，因而提高了重置动作的速度。
(读出动作)
该存储阵列在非有源(预充电状态)时，与写入动作相同，向全位线施加0V(GND电平)、向全字线施加0V、向全源极线施加0V电压。
接着，向连接到选择存储单元Mc的源极线S2施加0V电压，向位线B2施加例如3V电压。仅向选择存储单元Mc的选择晶体管Qc的基极所连接的字线W2施加0.05V电压，此时，选择存储单元Mc的可变电阻元件Rc两端只产生约1～1.5V左右的电位差，电阻值不变。
另外，其他全部字线上自预充电状态持续施加0V电压。另外，除连接到选择存储单元Mc的位线B2之外的其他全部位线上提供0V电压。由此，非选择存储单元的可变电阻元件Rc的两端不产生电位差，电阻值不变。
其结果是，形成了从位线B2穿过选择存储单元Mc流向源极线S2的电流通路，读出动作得到执行。此时，流有与可变电阻元件Rc的电阻值相对应的电流，因此能够判断信息“1”或“0”。即，识别出存储单元Mc中积累的数据是“1”还是“0”，读出动作得到执行。
另外，存储单元Mc的电流通路中，可变电阻元件Rc的电阻相对于电流通路的总电阻所占的比例越大，读出性能越高。
此外，列解码器与行解码器(未图示)生成对存储单元进行选择的信号，因此它们位于存储阵列的外围。列解码器与位线相连，行解码器与字线相连。另外，位线B1、B2用于读出存储单元中所存储的信息，经由存储单元、位线，连接到读出电路。此外，读出电路位于存储单元阵列的外围。
接着，基于附图说明本发明的半导体存储装置的制造方法以及按照该方法制作的半导体存储装置的实施方式。
<第1实施方式>
用图3～图17说明后述的由外延硅膜构成其第2半导体层及第3半导体层的半导体存储装置的实施方式。此外，各图(a)表示图2所述的存储单元阵列的平面图的A-A剖视图，各图(b)表示B-B剖视图。
首先，作为半导体衬底，例如p型硅衬底100的表面堆积例如10～100nm的氧化硅膜101成为掩模层，接着，堆积50～500nm的氮化硅膜102，将借助于公知的光刻技术构图的第1抗蚀掩模(resistmask)001用作掩模(参照图3)，通过反应性离子蚀刻依次蚀刻氮化硅膜102、氧化硅膜101。
接着，以条状构图的氮化硅膜102a、氧化硅膜101a作为掩模，在p型硅衬底100上形成具有100nm～1000nm深的条状沟部的p型硅衬底100a(参照图4)。此时，也可以用抗蚀掩模001作掩模形成上述沟部。
接着，通过CMP(化学机械研磨)等将例如氧化硅膜103平坦地埋入上述沟部，作为构成元件分离区域的绝缘膜(参照图5)。接着，在p型硅衬底100a及氧化硅膜103的表面堆积1μm～10μm左右的例如p型外延硅(epitaxial silicon)层104。此时，外延硅的杂质体积浓度最好是1015～1018/cm3左右的低浓度(参照图6)。
接着，通过例如离子注入法，在埋设于p型硅衬底100a沟部的氧化硅膜103之间，形成由n型硅的杂质层构成的第1半导体层(相当于源极线和选择晶体管的发射极)105。此时，n型的第1半导体层105的杂质体积浓度最好是1016～1020/cm3左右。另外，在第1半导体层105的上方，同样通过离子注入法等，形成p型硅的杂质层的第2半导体层(构图后成为字线和选择晶体管的基极)106以及n型硅的杂质层的第3半导体层(构图后成为选择晶体管的集电极)107(参照图7)。此时，p型的第2半导体层106的杂质体积浓度最好是1016～1019/cm3左右，n型的第3半导体层107的杂质体积浓度最好是1016～1020/cm3左右。这些第1至第3半导体层105、106、107的杂质浓度分布(profile)只要根据情况针对存储单元的双极晶体管的目的电压规格设定为最优分布，可以不限导入顺序。此外，第3半导体层107的膜厚由于后述的通过自匹配的可变电阻元件膜113的堆积处理需要进行回蚀刻，所以最终膜厚变薄。因此，第3半导体层107的最初膜厚应不低于在最终膜厚上加上可变电阻元件膜113的最终膜厚后所得膜厚。不过，第3半导体层107的杂质分布(profile)对应最终膜厚即可。
接着，在外延硅表面堆积例如100～1000nm的氮化硅膜108成为掩膜层，将借助于公知的光刻技术构图的第2抗蚀掩模002用作掩膜(参照图8)，通过反应性离子蚀刻将氮化硅膜108蚀刻为条状(参照图9)。
接着，以条状构图的氮化硅膜108a作为掩膜，将由外延层构成的第3半导体层107的一部分进行有选择的蚀刻，形成条状沟部(参照图10，蚀刻后成为第3半导体层107a)。蚀刻量设定为大于等于第3半导体层107的厚度(深度方向)。接着，将借助于公知的光刻技术构图的第3抗蚀掩模003用作掩膜(参照图11)，通过反应性离子蚀刻有选择地蚀刻氮化硅膜108a(参照图12)。其结果是，形成了位于后来形成的字线与源极线的各个交叉位置的上方的岛状的氮化硅膜108a。
接着，将通过第2、第3抗蚀掩模构图为岛状的氮化硅膜108b用作掩膜，将由外延层构成的第2半导体层106和第一次构图后的第3半导体层107a的一部分有选择地蚀刻，形成第3半导体层107b、第2半导体层106b(参照图13)。蚀刻量设定为大于等于第3半导体层107的厚度(深度方向)。该结果是，第2半导体层106b以条状构图后形成字线，其上部的第3半导体层107b则形成与氮化硅膜108b相同的岛状图案的双极晶体管的集电极。
接着，在有选择地去掉氮化硅膜108b后，在沟部(构图后的第2半导体层106b与第3半导体层107b的周围)埋设绝缘膜111(参照图14)。或者，在该沟部埋设绝缘膜111后有选择地去掉氮化硅膜108b。
接着，仅对构图后的第3半导体层107b进行有选择的回蚀刻(etchback)，在未被蚀刻的绝缘膜111之间形成孔107c(间隙部)(参照图15)。接着，将薄膜材料PCMO等作为可变电阻元件膜113堆积到绝缘膜111和孔107c内，然后，仅对可变电阻元件膜113进行有选择的回蚀刻，从而在孔107c内的第3半导体层107b上通过自匹配调整位置并构图最终形成可变电阻元件膜113(参照图16)。
接着，借助于公知的技术，在构图后的可变电阻元件膜113上部的孔107c内，通过自匹配填充触点116，同时形成金属配线(相当于位线)117(参照图17)。此外，触点116及金属配线117使用相同材料，也可以仅以金属配线形成触点116的填充。进而，通过控制回蚀刻使得可变电阻元件膜113的回蚀刻与绝缘膜111的表面高度大致相同，也可以省略触点。
<第2实施方式>
用图18～图21说明第2半导体层的一部分是由多结晶硅膜构成的半导体存储装置的实施方式。此外，各图(a)表示图2所述的存储单元阵列的平面图的A-A剖视图，各图(b)表示B-B剖视图。直到将例如氧化硅膜103作为绝缘膜埋入由抗蚀掩模001形成的沟部的工序(参照图3～图5)为止，以上述第1实施方式为准。
接着，在p型硅衬底100a及氧化硅膜103的表面堆积100nm～5μm左右的例如多结晶硅膜109(参照图18)。接着，在多结晶硅膜109的表面堆积100nm～5μm左右的例如p型外延硅层110(参照图19)。接着，通过例如离子注入法，在埋设于p型硅衬底100a沟部的氧化硅膜103之间，形成n型的杂质层的第1半导体层(相当于源极线和选择晶体管的发射极)105。此时，n型硅的第1半导体层105的杂质体积浓度最好是1016～1020/cm3左右。另外，在第1半导体层105的上方，同样通过离子注入法等，形成p型硅的杂质层的第2半导体层(构图后成为字线和选择晶体管的基极)。注入到多结晶硅膜109之中的p型杂质的扩散速度高达单结晶硅膜的2～100倍，第2半导体层由多结晶硅膜109上形成的p型杂质层106和Si衬底100a内形成的p型杂质层112及外延硅层110内形成的p型杂质层114构成(参照图20)。具体来说，杂质层112及杂质层114通过从多结晶硅膜109向单结晶硅膜之中的扩散而形成，与多结晶硅膜109保持着一定距离。即，以多结晶硅膜109的膜厚设定了第2半导体层的厚度(字线的厚度及选择晶体管的基极宽度)。此时，p型杂质层106的杂质体积浓度最好是1016～1019/cm3左右。
接着，同样通过离子注入法等，形成n型硅的杂质层的第3半导体层(构图后成为选择晶体管的集电极)107。此时，n型的第3半导体层107的杂质体积浓度最好是1016～1020/cm3左右。这些第1至第3半导体层105、106、107的杂质浓度分布只要根据情况针对存储单元的双极晶体管的目的电压规格设定为最优分步，可以不限导入顺序。p型杂质层112与n型的第1半导体层105的结部(发射极-基极结部)及p型杂质层114与n型的第3半导体层107的结部(集电极-基极结部)是在单结晶硅膜内形成的，因此结漏电流得到抑制。
导入杂质之后的工序参照上述第1实施方式的相同工序(参照图8～图17)。图21中表示形成金属配线(位线)之后的剖视图(对应上述第1实施方式的图17)。
<第3实施方式>
下面说明不依赖于自匹配而形成可变电阻元件膜113的实施方式。本实施方式中，到构图后的第2半导体层106b与第3半导体层107b的周围埋设绝缘膜111的工序为止，基本上与第1实施方式相同。不过，本实施方式中，与第1实施方式不同，由于不存在构图后的第3半导体层107b的回蚀刻，所以第3半导体层107b的最初膜厚比第1实施方式薄，其厚度差为该回蚀刻的厚度。
埋设绝缘膜111并去掉氮化硅膜108b之后，在绝缘膜111和第3半导体层107b的表面，堆积薄膜材料PCMO等作为可变电阻元件膜113，借助于公知的光刻技术构图的第4抗蚀掩模用作掩模，通过反应性离子蚀刻，对可变电阻元件膜113蚀刻从而在第3半导体层107b的上部形成岛状的可变电阻元件(参照图23)。接着，例如，在周围埋设氧化硅膜115作为可变电阻元件之间的绝缘膜(参照图24)。接着，借助于公知的技术，在构图后的可变电阻元件膜113上部形成金属配线(相当于位线)117(参照图25)。
在上述各实施方式中，也可以在单结晶硅中形成第2半导体层106及第3半导体层107，而不是外延硅层104。进而，在上述各实施方式中，说明了以双极晶体管构成各存储单元的选择晶体管的情况，但也可以以MOSFET构成。
进而，以上针对使用钙钛矿型(perovskites)结构的薄膜材料作为本发明的存储单元的可变电阻元件材料的情况进行了说明；本发明也适用于使用了以别的可变电阻元件材料形成的可变电阻元件的存储单元。
另外，为简化说明，在图1中使用了2×2阵列来说明将本发明的存储单元配置成矩阵状存储阵列，但是存储阵列并不限定于特定的大小。
如上述所详细说明，本发明中，通过自匹配地将使用钙钛矿型结构的薄膜材料作为可变电阻元件的存储元件与选择晶体管串联连接构成存储单元，将该存储单元配置为矩阵状以构成存储阵列，通过向字线、位线、源极线分别设定上述各电位，作为非易失性半导体存储装置，能够以随机访问(1位单位的动作)进行写入动作、重置动作、读出动作。另外，通过向各控制线(字线等)施加电压的模式，能够实现字线单位的页消除。特别是，通过以双极晶体管构成选择晶体管，易于实现存储单元的串联结构。
另外，能够提供可在低电压下工作、并且可高度集成化的存储单元及使用该存储单元的半导体存储装置。另外，在访问存储单元时，由于采用的电路结构能防止出现流向相邻存储单元的漏电流，因此成为一种高可靠性的有用的存储装置。进而，写入动作、重置动作、读出动作能够高速执行。
另外，在以双极晶体管构成的选择晶体管的字线，即第2半导体层是由多结晶硅膜构成时，能够以该多结晶硅膜的膜厚来设定基极宽度，易于实现选择晶体管的元件设计。
虽然以适合的实施方式对本发明进行了说明，但在不偏离本发明的精神及范围的前提下，本领域的技术人员可以作出各种修改和替换。本发明应当以下列权利要求为准。

Claims (26)

1.一种半导体存储装置的存储单元，
具备由可变电阻元件及可对流向上述可变电阻元件的电流进行双向控制的由双极晶体管构成的选择晶体管。
2.如权利要求1所述的半导体存储装置的存储单元，
上述可变电阻元件通过自匹配调整位置并连接到上述选择晶体管的一个电极。
3.一种半导体存储装置，
将由可变电阻元件的一端与双极晶体管的发射极或集电极之一连接所构成的存储单元分别在行方向和列方向排列为多个矩阵，同一列的上述各存储单元的上述双极晶体管的发射极或集电极的另一个连接到在列方向上延伸的公共源极线，同一行的上述各存储单元的上述双极晶体管的基极连接到在行方向上延伸的公共字线，同一列的上述各存储单元的上述可变电阻元件的另外一端连接到在列方向上延伸的公共位线，由此构成的存储阵列配置于半导体衬底上，形成所述半导体存储装置。
4.如权利要求3所述的半导体存储装置，
上述源极线作为条状的p型或n型半导体层形成在上述半导体衬底上，上述字线作为与上述源极线导电类型不同的条状半导体层形成在上述源极线上部，上述源极线与上述字线的交叉位置处的上述源极线与上述字线的接触面上，形成了上述各存储单元的上述双极晶体管的基极发射极结或者基极集电极结。
5.如权利要求4所述的半导体存储装置，
上述各存储单元的上述可变电阻元件的一端所连接的上述双极晶体管的发射极或集电极之一是用与上述源极线导电类型相同的半导体层形成在上述源极线与上述字线的各交叉位置处的上述字线的上部，
上述各存储单元的上述可变电阻元件形成于上述源极线与上述字线的各交叉位置处的上述可变电阻元件的一端所连接的上述双极晶体管的发射极或集电极之一的上部，上述位线形成于上述可变电阻元件的上部。
6.如权利要求5所述的半导体存储装置，
上述各存储单元的上述可变电阻元件通过自匹配形成于上述源极线与上述字线的各交叉位置处的上述可变电阻元件的一端所连接的上述双极晶体管的发射极或集电极之一的上部，上述位线形成于上述可变电阻元件的上部。
7.如权利要求5所述的半导体存储装置，
上述位线具备通过自匹配与上述可变电阻元件电连接的触点从而与上述可变电阻元件相连。
8.一种半导体存储装置，
具备由可变电阻元件及由可对流向上述可变电阻元件的电流进行双向控制的选择晶体管构成的存储单元，
上述可变电阻元件通过自匹配调整位置连接到上述选择晶体管的一个电极。
9.一种半导体存储装置，
具备由可变电阻元件及由可对流向上述可变电阻元件的电流进行双向控制的选择晶体管构成的存储单元，
电连接上述可变电阻元件与金属配线的触点通过自匹配调整位置连接到上述可变电阻元件。
10.如权利要求8所述的半导体存储装置，
电连接上述可变电阻元件与金属配线的触点通过自匹配调整位置连接到上述可变电阻元件。
11.如权利要求8所述的半导体存储装置，
上述选择晶体管的各个电极与上述可变电阻元件垂直于半导体衬底面层叠。
12.如权利要求9所述的半导体存储装置，
上述选择晶体管的各个电极与上述可变电阻元件垂直于半导体衬底面层叠。
13.如权利要求3所述的半导体存储装置，
上述可变电阻元件是电阻值借助于电压施加发生可逆变化的存储元件。
14.如权利要求8所述的半导体存储装置，
上述可变电阻元件是电阻值借助于电压施加发生可逆变化的存储元件。
15.如权利要求9所述的半导体存储装置，
上述可变电阻元件是电阻值借助于电压施加发生可逆变化的存储元件。
16.如权利要求3所述的半导体存储装置，
上述可变电阻元件的材料是含锰的钙钛矿型结构的氧化物。
17.如权利要求8所述的半导体存储装置，
上述可变电阻元件的材料是含锰的钙钛矿型结构氧化物。
18.如权利要求9所述的半导体存储装置，
上述可变电阻元件的材料是含锰的钙钛矿型结构的氧化物。
19.如权利要求3所述的半导体存储装置的制造方法，包含：
在上述半导体衬底上形成元件分离区域的工序；
在上述元件分离区域之间，形成第1半导体层作为上述源极线的工序；
在上述第1半导体层和上述元件分离区域的上部，堆积第2半导体层和第3半导体层的工序，第2半导体层的一部分成为上述字线，第3半导体层的一部分成为与上述可变电阻元件的一端相连接的上述双极晶体管的发射极或集电极之一；
构图上述第3半导体层的一部分的工序；
构图上述第3半导体层的其它部分与上述第2半导体层的工序；
在上述2次构图后的上述第3半导体层的上部，形成上述可变电阻元件的工序。
20.如权利要求19所述的半导体存储装置的制造方法，
上述第2半导体层的至少一部分是多结晶硅膜。
21.如权利要求19所述的半导体存储装置的制造方法，
上述第2半导体层的上层部分及上述第3半导体层是外延硅膜。
22.如权利要求19所述的半导体存储装置的制造方法，
上述第2半导体层及上述第3半导体层是外延硅膜。
23.如权利要求19所述的半导体存储装置的制造方法，
具备：在堆积上述第1半导体层、上述第2半导体层、以及上述第3半导体层后，通过注入杂质离子，向上述各半导体层中导入杂质的工序。
24.如权利要求19所述的半导体存储装置的制造方法，
用第1光致抗蚀掩模决定上述源极线的图案，用第2光致抗蚀掩模决定上述字线的图案，用上述第2光致抗蚀掩模与第3光致抗蚀掩模决定与上述可变电阻元件的一端相连的上述双极晶体管的发射极或集电极之一的图案。
25.如权利要求19所述的半导体存储装置的制造方法，
通过将上述2次构图后的上述第3半导体层进行回蚀刻，相对于该第3半导体层周围所形成的绝缘膜，形成间隙部分，在上述间隙部分内堆积上述可变电阻元件，将上述可变电阻元件与上述第3半导体层自匹配连接。
26.如权利要求25所述的半导体存储装置的制造方法，
使堆积于上述间隙部分内的上述可变电阻元件上面位于比通过回蚀刻形成于上述第3半导体层周围的绝缘膜的上面更下方的位置。
CNB200510006826XA 2004-01-28 2005-01-28 半导体存储装置及其制造方法 Expired - Fee Related CN100461417C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP19261/04 2004-01-28
JP19261/2004 2004-01-28
JP2004019261 2004-01-28
JP77797/2004 2004-03-18
JP2004077797A JP2005244145A (ja) 2004-01-28 2004-03-18 半導体記憶装置及びその製造方法
JP77797/04 2004-03-18

Publications (2)

Publication Number Publication Date
CN1649158A true CN1649158A (zh) 2005-08-03
CN100461417C CN100461417C (zh) 2009-02-11

Family

ID=34680677

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510006826XA Expired - Fee Related CN100461417C (zh) 2004-01-28 2005-01-28 半导体存储装置及其制造方法

Country Status (7)

Country Link
US (1) US20050169043A1 (zh)
EP (1) EP1562235B1 (zh)
JP (1) JP2005244145A (zh)
KR (1) KR100680565B1 (zh)
CN (1) CN100461417C (zh)
DE (1) DE602005018561D1 (zh)
TW (1) TWI256675B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533848B (zh) * 2008-03-13 2013-04-10 三星电子株式会社 非易失性存储器器件及相关的方法和处理系统
CN103579279A (zh) * 2012-08-02 2014-02-12 旺宏电子股份有限公司 具有三维阵列结构的存储装置
US9552874B2 (en) 2011-10-20 2017-01-24 Hynix Semiconductor Inc. Combined memory block and data processing system having the same
US10296480B2 (en) 2011-10-20 2019-05-21 SK Hynix Inc. Data processing system having combined memory block and stack package

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4880894B2 (ja) * 2004-11-17 2012-02-22 シャープ株式会社 半導体記憶装置の構造及びその製造方法
WO2007083362A1 (ja) * 2006-01-18 2007-07-26 Fujitsu Limited 抵抗記憶素子及びその製造方法
US7362608B2 (en) * 2006-03-02 2008-04-22 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
US9030867B2 (en) 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
US8159856B2 (en) * 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
JP5726715B2 (ja) 2011-11-28 2015-06-03 株式会社東芝 半導体記憶装置
US20130341581A1 (en) * 2012-06-13 2013-12-26 Dan Ritter Device, a method for measuring temperature and a programmable insulator-semiconductor bipolar transistor
DE102014113557B4 (de) * 2014-09-19 2020-06-10 Infineon Technologies Ag Halbleitervorrichtung mit variablem resistivem element
US20240147737A1 (en) * 2022-10-27 2024-05-02 Stmicroelectronics (Crolles 2) Sas Method of fabricating an electronic chip including a memory circuit
US20240172455A1 (en) * 2022-11-21 2024-05-23 Globalfoundries U.S. Inc. Array arrangements of vertical bipolar junction transistors

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2783579B2 (ja) * 1989-03-01 1998-08-06 株式会社東芝 半導体装置
US5936274A (en) * 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6531373B2 (en) * 2000-12-27 2003-03-11 Ovonyx, Inc. Method of forming a phase-change memory cell using silicon on insulator low electrode in charcogenide elements
US6804502B2 (en) * 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
JP4282314B2 (ja) * 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
US6746910B2 (en) * 2002-09-30 2004-06-08 Sharp Laboratories Of America, Inc. Method of fabricating self-aligned cross-point memory array

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533848B (zh) * 2008-03-13 2013-04-10 三星电子株式会社 非易失性存储器器件及相关的方法和处理系统
US9552874B2 (en) 2011-10-20 2017-01-24 Hynix Semiconductor Inc. Combined memory block and data processing system having the same
US10296480B2 (en) 2011-10-20 2019-05-21 SK Hynix Inc. Data processing system having combined memory block and stack package
CN103579279A (zh) * 2012-08-02 2014-02-12 旺宏电子股份有限公司 具有三维阵列结构的存储装置
CN103579279B (zh) * 2012-08-02 2016-02-24 旺宏电子股份有限公司 具有三维阵列结构的存储装置

Also Published As

Publication number Publication date
JP2005244145A (ja) 2005-09-08
EP1562235A2 (en) 2005-08-10
DE602005018561D1 (de) 2010-02-11
EP1562235B1 (en) 2009-12-30
KR20050077778A (ko) 2005-08-03
EP1562235A3 (en) 2006-06-07
TWI256675B (en) 2006-06-11
TW200535938A (en) 2005-11-01
US20050169043A1 (en) 2005-08-04
CN100461417C (zh) 2009-02-11
KR100680565B1 (ko) 2007-02-08

Similar Documents

Publication Publication Date Title
CN1649158A (zh) 半导体存储装置及其制造方法
CN1295789C (zh) 存储单元和存储设备
US20220392956A1 (en) Vertical cross-point arrays for ultra-high-density memory applications
CN1542848A (zh) 存储单元,存储器件及存储单元的制造方法
US9837469B1 (en) Resistive memory array using P-I-N diode select device and methods of fabrication thereof
CN1770456A (zh) 具有探针阵列的电阻式存储装置及其制造方法
CN1082249C (zh) 存储器及其制造方法
JP4491870B2 (ja) 不揮発性メモリの駆動方法
US6861687B2 (en) Electrically programmable resistance cross point memory structure
CN1417803A (zh) 采用soi基板的磁存储器及其制造方法
CN1551240A (zh) 非易失性半导体存储装置
CN1574076A (zh) 非易失性半导体存储装置及其控制方法
CN1409397A (zh) 具有双隧道结存储单元的存储器件
CN1421869A (zh) 强介质存储器及其动作方法
CN1119812C (zh) 半导体存储器
JPH09162314A (ja) 不揮発性半導体記憶装置および記憶方法
CN1499522A (zh) 非易失性可变电阻器，存储器件，及其定标法
CN1151510C (zh) 半导体存储器件及其制造方法
JP2007005609A (ja) メモリセル及び半導体記憶装置及びその製造方法
JP2004186553A (ja) 不揮発性メモリセル及び不揮発性半導体記憶装置
CN1858910A (zh) 反熔丝一次可编程的非易失存储器单元及其制造方法与编程方法
CN1516197A (zh) 半导体器件的升压电路
KR100551632B1 (ko) 반도체 기억장치 및 그 제조 방법
CN1993767A (zh) 快闪存储单元以及编程快闪存储装置的方法
CN1885547A (zh) 存储器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090211

Termination date: 20160128

EXPY Termination of patent right or utility model