JP2007258689A - 半導体装置およびその作製方法 - Google Patents

Abstract

【課題】プロセス技術が比較的簡単、且つ、少ない素子数で多値情報を記憶することができる新規のメモリを提供する。
【解決手段】第１の記憶素子における第１の電極の形状の一部を、第２の記憶素子における第１の電極の形状と異ならせることで、第１の電極と第２の電極の間の電気抵抗が変化する電圧値を異ならせて、１ビットを越える多値の情報の記憶を一つのメモリセルで行う。第１の電極を部分的に加工することで単位面積当たりの記憶容量を増大することができる。
【選択図】図３

Description

本発明は多値データを記憶する半導体装置に関する。記憶素子と薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

一般に、記憶装置（メモリ装置とも呼ぶ）は、データを記憶するメモリ部と、メモリ部へのデータの書き込み及びメモリ部からのデータの読み出しを行う周辺回路（ドライバ、デコーダ、センスアンプなど）とを備えている。従来の記憶装置において、１ビットを記憶するのに必要な面積は、スイッチング素子（代表的には電界効果トランジスタ）１個のサイズよりも大きくなる。そのため、大容量の記憶装置を実現する場合には、１ビットを記憶するのに必要な面積がトランジスタを作製する加工技術に依存し、大容量の記憶装置の実現を妨げている。

近年、アプリケーションソフトウェアの複雑化などに伴い、メモリには大容量化の要請が強く、より高集積化の要求が厳しくなっている。

特許文献１には、電極間に有機材料のインピーダンス相変化膜が設けられてなるメモリのセル構造が開示されている。そのメモリは、１メモリセル内において有機材料の膜厚を変えたり、電極接触面積を変える構造とし、書き込み電圧をヒステリシス特性における複数のインピーダンス状態変移点を境に設定することで１メモリセルに記憶保持可能な情報を多値化できる。
特開２００１−１８９４３１号公報

本発明は、プロセス技術が比較的簡単、且つ、少ない素子数で多値情報を記憶することができる新規のメモリを提供する。

また、ビット当たりの集積度が高い、つまりビット当たりのコストの安い記憶装置を提供することを課題とする。また、ビット当たりの回路素子数や配線数を低減することにより、低消費電力の記憶装置を提供することを課題とする。

上記課題を鑑み本発明では、一対の電極間に材料層を配置したメモリ素子を形成した場合に、異なる電圧で破壊（または変化）する複数の領域を一つのメモリセル内に形成し、メモリセルの多値化を行うことを特徴とするメモリ装置及びその動作方法である。

なおメモリ素子の材料層の破壊とは、当該破壊したメモリ素子の材料層の上下に設けられた導電層（電極）同士が短絡することである。例えばメモリ素子の材料層の破壊としては、絶縁破壊がある。また、ガラス転位温度以上に加熱することによって軟化又は溶融してメモリ素子の材料層の状態が変化し、結果としてメモリ素子の材料層の上下に設けられた導電層同士が短絡する場合もある。

なお、メモリ素子の材料層の変化とは、電圧の印加により、メモリ素子の材料層の電気特性が変化することである。例えば、電圧の印加により、メモリ素子の材料層の電気特性が可逆的に変化する相変化型のメモリ素子が挙げられる。

本発明では、下部電極に段差を設けることにより、角（端）が形成され、角の部分での電界集中や、角の付近での有機層の薄膜化などによりメモリセルの特性が変化する電圧値を低下させることができる。また、下部電極の段差の高さや、下部電極の断面形状を変化させることにより、段差が設けられた領域や断面形状が異なる領域などの領域毎によって、メモリセルの特性が変化する電圧値を変化させることができる。

このような特性を利用して、一つのメモリセル内でメモリセルの特性が変化する電圧値が異なる複数の領域を形成することができる。つまり、一つのメモリセルが１ビットを越える多値化（多値の情報の記憶）を行うことができる。

例えば、メモリ素子の材料層を第１の領域、第２の領域、第３の領域の３つの領域に分け、メモリ素子の材料層の第１の領域に接する電極に第１の段差を設け、第２の領域に接する電極に第２の段差を設け、第３の領域に接する電極に段差を設けない構造、即ち、第１の領域に第１のメモリ素子、第２の領域に第２のメモリ素子、第３の領域に第３のメモリ素子を含む構造とする。第１の段差は第２の段差より大きいとする。段差が大きければ大きいほど、その上に形成されるメモリ素子の材料層が低い電圧値により破壊される。それぞれの領域でのメモリ素子の材料層の破壊電圧値は、低い順に、第１の領域、第２の領域、第３の領域となる。

また、本発明は、電極に段差を設けるメモリの構造に限定されず、メモリセルの特性が変化する電圧値が異なる複数の領域を形成できればどのような構造としてもよい。例えば、電極に段差を設ける際に、段差の高さの差を利用する方法以外にも、段差のテーパー角の差を利用する方法もある。テーパー角の大きい段差では破壊電圧を低く、テーパー角の小さい段差では破壊電圧を高くすることができる。電極側面のテーパー角の異なる段差をメモリセル内に形成することにより、メモリセルの多値化を行うこともできる。また、垂直に近い側面を有する段差とテーパー角の小さい段差での差を利用することもできる。なお、本明細書ではテーパー形状とは、水平面に対して５°以上８５°未満までの角度を指す。また、垂直に近い側面を有する段差とは、段差の側面が水平面に対して８５°以上９５°以下を指している。

また、電極に段差を設ける構造とテーパー角の異なる構造とを組み合わせてメモリセルの特性が変化する電圧値が異なる複数の領域を形成してもよい。

また、本発明におけるメモリセルとは、複数のメモリ素子と配線（またはＴＦＴ）などを含む１つの単位を指しており、メモリセルが規則的に複数配置されて半導体装置のメモリ部を構成している。

本明細書で開示する発明の構成１は、一つのメモリセルは、第１の記憶素子と第２の記憶素子を有し、第１の記憶素子及び第２の記憶素子は、共通の第１の電極と、共通の第２の電極と、第１の電極と第２の電極の間に共通な材料層と、を有し、少なくとも第１の記憶素子における第１の電極の形状の一部を、第２の記憶素子における第１の電極の形状と異ならせることを特徴とする半導体装置である。第１の記憶素子における第１の電極の形状の一部を、第２の記憶素子における第１の電極の形状と異ならせることで、第１の電極と第２の電極の間の電気抵抗が変化する電圧値を異ならせて、１ビットを越える多値の情報の記憶を一つのメモリセルで行う。第１の電極を部分的に加工することで単位面積当たりの記憶容量を増大することができる。

１メモリセル内において有機材料の膜厚を変える従来の構造は、有機材料の膜厚を精度よく調節することが困難であるため、複数のメモリセルにおいて書き込み電圧のバラツキを少なくすることが困難である。一方、本発明は、従来の構造に比べて第１の電極を部分的に加工するだけでよいため、エッチング精度が高ければ高いほど複数のメモリセルに渡って書き込み電圧のバラツキを低減することができる。

また、１メモリセル内において電極接触面積を変える従来の構造とすると面積が大幅に増大してしまい、単位面積当たりの記憶容量の増大が困難となる。一方、本発明は従来の構造に比べて面積の増大を抑えることができるため、単位面積当たりの記憶容量の増大が可能となる。

本発明は、第１の電極をワード線と電気的に接続し、第２の電極をビット線と電気的に接続してパッシブマトリクス型の記憶部を構成することができる。また、第１の電極にスイッチング素子を接続してアクティブマトリクス型の記憶部を構成することができ、他の発明の構成２は、絶縁表面上に第１の電極と、該第１の電極上に材料層と、該材料層上に第２の電極とを有する第１の記憶素子と、前記第１の記憶素子と隣り合う位置に第２の記憶素子を有し、前記第１の記憶素子と前記第２の記憶素子は、電気抵抗の変化する電圧値が異なり、前記第１の記憶素子の第２の電極は、前記第２の記憶素子と共通であり、前記第１の記憶素子と前記第２の記憶素子は、同じ薄膜トランジスタに電気的に接続していることを特徴とする半導体装置である。このように複数の記憶素子を同じ薄膜トランジスタに電気的に接続することで、パッシブマトリクス型の記憶部を備えた半導体装置に比べて、駆動回路を小さくでき、半導体装置の小型化が図れる。

また、一つのメモリセル内において、複数の記憶素子の間に隔壁を設けてもよく、他の発明の構成３は、絶縁表面上に第１の電極と、該第１の電極上に隔壁と、該隔壁及び前記第１の電極上に材料層と、該材料層上に第２の電極とを有し、前記第１の電極上に隔壁で囲まれた第１の領域と、前記第１の電極の端部上に隔壁で囲まれた第２の領域との間に隔壁が設けられ、前記第１の領域は、少なくとも前記第１の電極、前記材料層、及び前記第２の電極が重なり、前記第２の領域は、少なくとも前記材料層及び第２の電極が重なることを特徴とする半導体装置である。このような隔壁を設けることによって、メモリセル間隔を狭めても隣り合うメモリセルとの短絡などの不良を防ぐことができ、高集積化が可能となり、単位面積当たりの記憶容量の増大も可能となる。

また、第１の電極を部分的に加工することを簡便にするため第１の電極を２以上の積層としてもよく、他の発明の構成４は、絶縁表面上に第１の電極と、該第１の電極上に隔壁と、該隔壁及び前記第１の電極上に材料層と、該材料層上に第２の電極とを有し、前記第１の電極は２以上の積層であり、前記第１の電極上に隔壁で囲まれた第１の領域と、前記第１の電極の最下層の端部と材料層とが重なる第２の領域と、前記第１の電極の積層のうちの最上層の端部と材料層とが重なる第３の領域とを有し、前記第１の領域、前記第２の領域、及び前記第３の領域の間に隔壁がそれぞれ設けられ、前記第１の領域は、少なくとも前記第１の電極、前記材料層、及び前記第２の電極が重なり、前記第２の領域は、少なくとも前記材料層及び第２の電極が重なり、前記第１の電極の最下層の端部と前記最上層の端部は異なる位置であることを特徴とする半導体装置である。このように第１の電極を２以上の積層とすることで第１の電極の表面形状を複雑なものとしてもエッチング条件及び積層材料を調節することで、精度よく得ることができ、複数のメモリセルに渡って書き込み電圧のバラツキを低減することができる。

また、上記構成３または上記構成４において、さらに前記絶縁表面上に薄膜トランジスタを有し、前記第１の電極は、前記薄膜トランジスタと電気的に接続してアクティブマトリクス型の記憶部を構成してもよい。また、上記構成３または上記構成４において、前記絶縁表面上に薄膜トランジスタと、アンテナとを有し、前記第１の電極は、前記薄膜トランジスタと電気的に接続し、前記薄膜トランジスタを含む回路は、前記アンテナと電気的に接続して無線信号とやりとりが可能な半導体装置としてもよい。アンテナと電気的に接続する回路としては、例えば、書き込み回路、読み出し回路、センスアンプ、出力回路、バッファ等が挙げられる。

また、上記各構成において、前記第１の電極は、膜厚の異なる部分を有し、少なくとも１つの段差を有する形状とすることを特徴の一つとしている。或いは、前記第１の電極は、膜厚の異なる部分を有し、少なくとも２つの異なるテーパー角を有する側面を有する形状とすることを特徴の一つとしている。

また、上記各構成において、前記第１の電極上の複数の領域で一つのメモリセルを構成し、一つのメモリセルは複数ビットを記憶できることを特徴としている。

また、上記各構成において、前記材料層は、有機化合物を含むことを特徴としている。前記材料層に有機化合物を含ませることで、他者が偽造しようとしてメモリセルを分解した場合、大気などに触れた有機材料は変質しやすく、使用している材料を特定しにくいため、偽造を非常に困難なものとすることができる。

また、本発明のメモリ素子の材料層としては、低分子系材料、高分子系材料、シングレット材料、トリプレット材料などを用いるとよい。例えば、メモリ素子の材料層として４、４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ_２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物等の正孔輸送性の高い物質を用いることができる。また、メモリ素子の材料層の他の材料として、電子輸送性が高い有機化合物材料を用いることができ、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料や、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）_２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）_２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソキュプロイン（略称：ＢＣＰ）等の化合物等を用いることができる。また、材料層には、有機化合物材料のみからなるものだけでなく、無機化合物を一部に含む材料を用いてもよい。

また、情報の改ざんや不正使用を防止するため、メモリ素子の材料層を可逆的に相変化しない有機材料または無機材料とした場合には、メモリへの書き込みは１回とする。

また、繰り返し使用するため、メモリ素子の材料層を可逆的に相変化する有機材料（例えば、バソフェナントロリン（略称：ＢＰｈｅｎ））、または無機材料（テルル（Ｔｅ）、酸化テルル（ＴｅＯｘ）、アンチモン（Ｓｂ）、セレン（Ｓｅ）、ビスマス（Ｂｉ）など）とした場合には、メモリへのデータの書き換えが複数回可能となる。また、リーダライタによって、有機材料を用いたメモリ素子への書き込みと読み取りの両方が可能であってもよい。

本発明により、メモリ素子の多値化を達成することができる。すなわち、複数のメモリ素子が配置されたメモリ部において単位面積当たりの記憶容量を増大させることができる。

メモリ素子の多値化を行うことにより高集積化が達成できるため、メモリ素子の面積縮小を達成することができる。

また本発明のメモリ素子は、当該素子を制御するための回路と一部の工程を共通させて同一基板上に形成することができるため、低コストでメモリ素子を有する半導体装置を作製することができる。

さらに本発明のメモリ素子は、剥離法または転写法を用いて樹脂基板上に設けることができるため、メモリ素子を有する半導体装置の薄型化や、軽量化や、耐衝撃性の向上を図ることができる。

また、本発明のメモリ素子とアンテナを同一樹脂基板上に形成すると、工程数を削減することができ、且つ、耐衝撃性の優れた半導体装置を完成させることができる。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、絶縁基板としてガラス基板上に、メモリ素子を有する半導体装置を作製する方法について説明する。メモリ素子の材料層を電極段差上に形成する方法について説明する。なお、メモリ素子と、そのメモリ素子を制御するための回路（制御回路）を同一基板上に形成する形態を示す。

まず図１（Ａ）に示すように、ガラス基板４０１上に剥離層４０２を形成する。絶縁基板はガラス以外にも石英等を用いることができる。剥離層４０２として、金属を有する膜、又は珪素を有する膜を基板全面又は選択的に形成する。少なくとも選択的に剥離層を形成することにより、後にガラス基板４０１をはがすことが可能となる。上記金属としては、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒから選ばれた元素または前記元素を主成分とする合金材料若しくは化合物材料からなる単層、或いはこれらの積層を用いることができる。当該化合物材料としては、上記元素の酸化物、窒化物が挙げられる。また珪素を有する膜の状態は、結晶状態、非晶質状態、又は微結晶状態のいずれを有していてもよい。状態によって、剥離層４０２の除去速度を制御することができる。

次に、剥離層４０２を覆うように絶縁層４０３を形成する。絶縁層４０３は珪素酸化物、珪素窒化物等により形成する。そして、絶縁層４０３上に半導体層を形成し、レーザー結晶化、金属触媒を用いた熱結晶化等により結晶化させ、その後所望の形状にパターニングし、島状の半導体層を形成する。レーザー結晶化には、連続発振型レーザー、パルス発振型レーザーのいずれを用いてもよい。レーザーとしては、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー、ＹＡＧレーザー、Ｙ_２Ｏ_３レーザー、ＹＶＯ_４レーザー、ＹＬＦレーザー、ＹＡｌＯ_３レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイヤレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種を用いることができる。例えばパルス発振型のエキシマレーザーを用いることができる。半導体層は、その厚みが０．２μｍ以下、代表的には４０ｎｍ〜１７０ｎｍ、好ましくは５０ｎｍ〜１５０ｎｍとなるように形成する。なお半導体層は、結晶性半導体以外に、非晶質半導体、微結晶半導体、マイクロクリスタル半導体、有機半導体等のいずれを用いてもよい。また半導体層は珪素を有する材料を用いればよく、例えば珪素とゲルマニウムとの混合材料からも形成することができる。

次に、半導体層を覆うようにゲート絶縁層４０５を形成する。ゲート絶縁層４０５は珪素酸化物、珪素窒化物等を用いて形成する。このようなゲート絶縁層４０５はＣＶＤ法、熱酸化法等により形成することができる。また半導体層とゲート絶縁層４０５とをＣＶＤ法により連続形成し、その後同時にパターニングすることもできる。この場合、各層の界面における不純物汚染を抑えることができる。

そして、ゲート電極層４０６を形成する。ゲート電極層４０６はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成し、その後所望の形状にパターニングする。フォトリソグラフィ法によりパターニングを行う場合、レジストマスクをプラズマ等でエッチングし、その幅が細められた状態で用いると、ゲート電極幅を細くすることができる。その結果、トランジスタの性能を高めることができる。またゲート電極層４０６は、単層構造であっても積層構造であってもよい。図１（Ａ）では、ゲート電極層４０６を積層構造とした場合を示す。

次に、半導体層に導電型を付与する不純物元素を添加して不純物領域４０７を形成する。不純物領域４０７は、フォトリソグラフィ法によりレジストマスクを形成し、燐、砒素、ボロン等の不純物元素を添加して形成される。不純物元素によって、Ｎチャネル型と、Ｐチャネル型といった極性を作り分けることができる。

次に図１（Ｂ）に示すように、珪素を有する絶縁物、例えば窒化珪素等により絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングしてゲート電極の側面に接する絶縁層（サイドウォールとも表記する）４０９を形成する。サイドウォールを形成する際、ゲート絶縁層４０５はエッチングされてしまうことがある。

次に、半導体層に不純物をさらに添加し、絶縁層（サイドウォール）４０９直下の第１の不純物領域４１０と、第１の不純物領域よりも高い不純物濃度を有する第２の不純物領域４１１とを形成する。このような不純物領域を有する構造を、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造と呼ぶ。さらに第１の不純物領域がゲート電極層４０６と重なっている場合、ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ ＬＤＤ）構造と呼ぶ。

続いて図１（Ｃ）に示すように、半導体層、ゲート電極層４０６を覆うように絶縁層を形成する。絶縁層は絶縁性を有する無機材料、有機材料等により形成する。絶縁性を有する無機材料は酸化珪素、窒化珪素等を用いることができる。また絶縁性を有する有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合を含む樹脂であり、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成されている。シロキサンが有する置換基には、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また当該置換基にはフルオロ基を用いてもよい。またさらに、置換基として少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。

図１（Ｃ）では、絶縁層を積層構造で形成した形態を示しており、下から順に第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃとする。第１の絶縁層４１４ａは水素を多く有するように、プラズマＣＶＤ法によって作製すると好ましい。水素によって、半導体層のダングリングボンドを低減することができるからである。

また第２の絶縁層４１４ｂは有機材料から形成すると好ましい。平坦性を高めることができるからである。そして第３の絶縁層４１４ｃは、無機材料から形成すると好ましい。有機材料から形成された第２の絶縁層４１４ｂからの水分等の放出、又は第２の絶縁層４１４ｂを介した水分の侵入を防止するためである。

次に第２の不純物領域４１１を露出させるコンタクトホールを絶縁層に形成し、図１（Ｄ）に示すように、当該コンタクトホールを充填するように導電層４１５を形成する。導電層４１５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層４１５は、単層構造又は積層構造により形成することができる。その後、導電層４１５を所望の形状にパターニングし、ソース電極、ドレイン電極、その他の電極が同時に形成される。

ソース電極及びドレイン電極と、第２の不純物領域４１１とのコンタクト抵抗を低くするため、当該不純物領域においてシリサイドを形成してもよい。例えば、第２の不純物領域４１１上に金属元素（代表的にはＮｉ）を有する膜を形成し、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用して加熱する。その結果、第２の不純物領域上に当該金属元素と、珪素を有するシリサイドが形成され、オン電流の向上、または移動度の向上が実現できる。

このようにして制御回路部２０２、メモリ素子領域２０１に薄膜トランジスタが完成する。制御回路部２０２では、当該薄膜トランジスタを用いて回路（例えば、書き込み回路、読み出し回路、センスアンプ、出力回路、バッファ等）が形成される。

次に、導電層４１５を覆うように絶縁層４１６を形成する。絶縁層４１６は絶縁性を有する無機材料、有機材料等で形成することができ、単層であっても積層であってもよい。第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃと同様な無機材料、有機材料を用いることができる。

その後、図２（Ａ）に示すように、導電層４１５を露出させるように、絶縁層４１６にコンタクトホールを形成し、当該コンタクトホールを充填するように導電層４１７を形成する。導電層４１７は、単層構造又は積層構造により形成することができる。導電層４１７はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層４１７は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２〜２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。その後、導電層４１７を所望の形状にパターニングする。パターニングされた導電層４１７は、メモリ素子の下部電極として機能することができる。

なお本実施の形態ではメモリ素子の下部電極は、導電層４１７から形成する場合を示したが、導電層４１５から形成してもよい。すなわち薄膜トランジスタのソース電極又はドレイン電極となる導電層４１５と、メモリ素子の下部電極とを共用してもよい。

次に、パターニングされた導電層４１７を覆うように絶縁層を形成し、複数の開口部を設ける。図２（Ａ）は、２つの開口部を設けた例を示している。当該導電層４１７が露出し、且つ導電層４１７の端部を覆うような開口部９０２と、当該導電層４１７が露出し、且つ導電層４１７の端部を露出させるような開口部９０１とが設けられた隔壁４１８を形成する。隔壁４１８は、有機材料又は無機材料等により形成することができる。第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃと同様な無機材料、有機材料を用いることができる。隔壁４１８の開口部の側面は、テーパー形状を有すると好ましい。後に形成する薄膜の段切れを防止することができるからである。

次に図２（Ｂ）に示すように、隔壁の開口部に、メモリ素子の材料層４０８を形成する。メモリ素子の材料層４０８は蒸着法、スピンコーティング法、インクジェット法を代表とする液滴吐出法により形成することができる。

またメモリ素子の材料層４０８は、発光素子が有する電界発光層と同一材料から形成することもできるため、メモリ素子と発光素子を共通の工程を用いて形成することができる。発光素子としては、電界発光層として有機化合物を含む層を用いる有機ＥＬ素子や、発光体に無機材料を用いる無機ＥＬ素子を用いることができる。すなわち、表示機能を備えたメモリ装置を形成することもできる。

次いで、対向電極４２０となる導電層を形成する。対向電極４２０はメモリ素子領域全面に形成することができるため、フォトリソグラフィ法によるパターニングを要しない。勿論パターニングして、選択的に対向電極４２０を形成してもよい。対向電極４２０は、メモリ素子の上部電極として機能することができる。

そして導電層４１７、メモリ素子の材料層４０８、及び対向電極４２０を有するメモリ素子４２６が形成される。

さらに好ましくは、保護膜として機能する絶縁層４２１を形成する。耐衝撃性を高めるため、絶縁層４２１の厚みは厚くするとよい。そのため、絶縁層４２１は、エポキシ樹脂やポリイミド樹脂等の有機材料から形成すると好ましい。また、吸湿性を持たせるため絶縁層４２１内に乾燥剤を散布するとよい。特に有機材料を用いてメモリ素子の材料層を形成する場合、水分の侵入を防止することができるからである。このように絶縁層４２１を充填して封止することにより、水分に加え不要な酸素の侵入を防止することができる。

このようにして制御回路部２０２に設けられた薄膜トランジスタを有する回路を形成することができ、当該回路と共通の工程を用いて同一基板上に形成され、メモリ素子領域２０１に設けられたメモリ素子４２６、及び当該メモリ素子４２６に接続された薄膜トランジスタを形成することができる。メモリ素子は、薄膜トランジスタによって制御される。このようにメモリ素子に薄膜トランジスタが接続された形態をアクティブマトリクス型と呼ぶ。

本発明のメモリ装置は、メモリ素子４２６と、制御回路とを共通の工程を用いて同一基板上に作製することができるため、製造コストを低減することができる。さらに、従来のＩＣにより形成されたメモリ素子を実装する工程が不要となるため、制御回路との接続不良がない。

図３には、メモリ素子４２６に電力等を供給するためのアンテナ４３０を設けた形態を示す。本実施の形態では、隔壁に設けられた開口部にアンテナ４３０を形成する形態を示す。

アンテナ４３０は、メモリ素子領域２０１に設けられた薄膜トランジスタに電気的に接続する電極４１９に接続するように形成することができ、アンテナの導電性材料としてはアルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成したものを用いることができる。アンテナの導電性材料として好ましくは、低抵抗材料、例えばＣｕ（銅）、Ａｇ（銀）、Ａｌ（アルミニウム）等から形成する。さらにアンテナ４３０の抵抗を下げるため、膜厚を厚くするとよい。このようなアンテナ４３０は、蒸着法、印刷法、メッキ法、インクジェット法を代表とする液滴吐出法により形成することができる。

このようにアンテナ４３０を薄膜トランジスタと同一基板上に形成することにより、リーダライタ装置と無線で通信を行うことができる。その結果、非破壊でメモリ素子４２６の多値化された情報を得ることができる。例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

これまでの工程で、メモリ素子領域とアンテナとを備えた半導体装置を完成することができるが、その後図４（Ａ）に示すように溝を形成し、当該溝にエッチング剤４４１を導入し、ガラス基板４０１を剥離してもよい。このとき、絶縁層４２１上に張り合わせた樹脂基板４４０を支持体として用いると、ガラス基板４０１を簡便に剥離することができ好ましい。なお、樹脂基板４４０は、絶縁層４２１が有する接着機能を用いても貼り付けることができる。樹脂基板４４０には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）に代表されるプラスチックや、アクリル等の合成樹脂を用いることができる。このような樹脂基板は非常に薄いため、フレキシブルである。そのため、ロール状に巻き取られた樹脂基板４４０を絶縁層４２１に貼り付けて順にガラス基板４０１を剥離することもできる。このような工程は量産に適する。

エッチング剤４４１は、剥離層４０２を選択的にエッチングすることができれば、特に限定はなく、例えばハロゲン化合物を用いることができる。剥離層に非晶質珪素やタングステンを用いる場合、エッチング剤にはＣｌＦ_３（３フッ化塩素）を用いることができる。また剥離層に酸化珪素を用いる場合、エッチング剤にはＨＦ（フッ化水素）を用いることができる。

また、エッチング剤で剥離層を選択的にエッチングする剥離方法に限定されず、他の公知の剥離方法を用いてもよい。例えば、耐熱性の高い基板と集積回路の間に金属酸化膜（酸化タングステン膜や酸化モリブデン膜など）を設け、該金属酸化膜を脆弱化した後、剥離を行えば金属酸化膜上に設けられたＴＦＴを含む集積回路を剥離することができる。また例えば、剥離層をレーザ光の照射により少なくとも一部破壊し、ＴＦＴを含む集積回路を基板から剥離することもできる。

そして図４（Ｂ）に示すように、剥離したガラス基板４０１の代わりに、樹脂基板４４２を張り合わせる。なお、樹脂基板４４２は、樹脂基板４４０と同様な材料から形成することができる。

このようにガラス基板４０１を剥離する結果、メモリ素子を有する半導体装置の薄型化、軽量化を図り、柔軟性を高め、耐衝撃性を向上させることができる。

次いで、メモリ素子を有する半導体装置毎に分断し、一枚の基板から、複数のメモリ素子を有する半導体装置を取り出すことができる。その結果、メモリ素子を有する半導体装置のコストを下げることができる。

さらに樹脂基板４４０、４４２の両表面に、ガスバリア層といった保護層を設けてもよい。保護層により酸素、アルカリ元素の侵入を防止することができ、信頼性を向上することができる。当該保護層は、窒化アルミニウム、窒化珪素膜等の窒素を有する無機材料により形成する。

本実施の形態では、ガラス基板４０１を除去し、樹脂基板４４０、４４２を貼り付けた形態を説明したが、本発明はこれに限定されない。但し、ガラス基板４０１を除去することによって、記憶素子を有する半導体装置の軽量化、薄型化を図ることができる。

また、本実施の形態で示した薄膜トランジスタは、基板上に半導体層、ゲート絶縁層、ゲート電極層を順に積層させた構造を採るが、本発明に用いる薄膜トランジスタはこの構成には限定されず、ゲート電極層、絶縁層、半導体層を順に積層させる構造を採ることも可能である。また薄膜トランジスタの不純物領域は、第１の不純物領域（低濃度不純物領域とも呼ぶ）４１０又は第２の不純物領域（高濃度不純物領域とも呼ぶ）４１１を有するが、これには限定されず不純物濃度が一様であるシングルドレイン構造であってもよい。

また本実施の形態で示した薄膜トランジスタを、複数積み重ねた多層構造を適用してもよい。このような多層構造で作製する場合は、積層された薄膜トランジスタ間の絶縁層に生じる寄生容量を低減するため、絶縁層の材料として低誘電率（ｌｏｗ−ｋ）材料を用いるとよい。例えば上記した材料に加えて、エポキシ樹脂、アクリル樹脂等の樹脂材料、シロキサン等の有機材料などが挙げられる。寄生容量を低減した多層構造を採用すれば、メモリ装置の小面積化、動作の高速化、低消費電力化を実現することができる。

このように本発明は、一つのメモリセル内でメモリセルの多値化を行うことができる。そして、半導体装置のメモリ領域の記録容量を増やすことができる。

（実施の形態２）
本実施の形態では、絶縁基板としてガラス基板上に、メモリ素子を形成する方法について説明する。電極を積層膜で形成し、複数の電極段差上にメモリ素子を形成する。なおメモリ素子とメモリ素子を制御するための回路（制御回路）を共通の工程を用いて同一基板上に形成する形態を示す。また、実施の形態１と同じ工程の箇所は同じ図面、同じ符号を用いて説明する。

まず、図１（Ａ）と同様に、ガラス基板４０１上に剥離層４０２を形成する。絶縁基板はガラス以外にも石英等を用いることができる。剥離層４０２は金属を有する膜、又は珪素を有する膜を基板全面又は選択的に形成する。

次に、実施の形態１と同様に、剥離層４０２を覆うように絶縁層４０３を形成する。絶縁層４０３は珪素酸化物、珪素窒化物等により形成する。そして、絶縁層４０３上に半導体層を形成し、レーザー結晶化、金属触媒を用いた熱結晶化等により結晶化させ、その後所望の形状にパターニングし、島状の半導体層を形成する。レーザー結晶化には、連続発振型レーザー、パルス発振型レーザーのいずれを用いてもよい。

次に、実施の形態１と同様に、半導体層を覆うようにゲート絶縁層４０５を形成する。ゲート絶縁層４０５は珪素酸化物、珪素窒化物等を用いて形成する。このようなゲート絶縁層４０５はＣＶＤ法、熱酸化法等により形成することができる。また半導体層とゲート絶縁層４０５とをＣＶＤ法により連続形成し、その後同時にパターニングすることもできる。この場合、各層の界面における不純物汚染を抑えることができる。

そして、実施の形態１と同様に、ゲート電極層４０６を形成する。ゲート電極層４０６はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成し、その後所望の形状にパターニングする。フォトリソグラフィ法によりパターニングを行う場合、レジストマスクをプラズマ等でエッチングし、その幅が細められた状態で用いると、ゲート電極幅を細くすることができる。その結果、トランジスタの性能を高めることができる。またゲート電極層４０６は、単層構造であっても積層構造であってもよい。

次に、実施の形態１と同様に、半導体層に導電型を付与する不純物元素を添加して不純物領域４０７を形成する。不純物領域４０７は、フォトリソグラフィ法によりレジストマスクを形成し、燐、砒素、ボロン等の不純物元素を添加して形成される。不純物元素によって、Ｎチャネル型と、Ｐチャネル型といった極性を作り分けることができる。

次に実施の形態１と同様に、図１（Ｂ）に示すように、珪素を有する絶縁物、例えば窒化珪素等により絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングしてゲート電極の側面に接する絶縁層（サイドウォールとも表記する）４０９を形成する。サイドウォールを形成する際、ゲート絶縁層４０５はエッチングされてしまうことがある。

次に、実施の形態１と同様に、半導体層に不純物をさらに添加し、絶縁層（サイドウォール）４０９直下の第１の不純物領域４１０と、第１の不純物領域よりも高い不純物濃度を有する第２の不純物領域４１１とを形成する。

続いて実施の形態１と同様に、半導体層、ゲート電極層４０６を覆うように絶縁層を形成する。絶縁層は絶縁性を有する無機材料、有機材料等により形成する。絶縁性を有する無機材料は酸化珪素、窒化珪素等を用いることができる。また絶縁性を有する有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。

ここでは、図１（Ｃ）と同様に、絶縁層を積層構造で形成した形態を示しており、下から順に第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃとする。第１の絶縁層４１４ａは水素を多く有するように、プラズマＣＶＤ法によって作製すると好ましい。水素によって、半導体層のダングリングボンドを低減することができるからである。
また第２の絶縁層４１４ｂは有機材料から形成すると好ましい。平坦性を高めることができるからである。そして第３の絶縁層４１４ｃは、無機材料から形成すると好ましい。有機材料から形成された第２の絶縁層４１４ｂからの水分等の放出、又は第２の絶縁層４１４ｂを介した水分の侵入を防止するためである。

次に第２の不純物領域４１１を露出させるコンタクトホールを絶縁層に形成し、図１（Ｄ）と同様に、当該コンタクトホールを充填するように導電層４１５を形成する。導電層４１５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層４１５は、単層構造又は積層構造により形成することができる。その後、導電層４１５を所望の形状にパターニングし、ソース電極、ドレイン電極、その他の電極が同時に形成される。

ソース電極及びドレイン電極と、第２の不純物領域４１１とのコンタクト抵抗を低くするため、当該不純物領域においてシリサイドを形成してもよい。例えば、第２の不純物領域４１１上に金属元素（代表的にはＮｉ）を有する膜を形成し、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用して加熱する。その結果、第２の不純物領域上に当該金属元素と、珪素を有するシリサイドが形成され、オン電流の向上、または移動度の向上が実現できる。

このようにして制御回路部２０２、メモリ素子領域２０１に薄膜トランジスタが完成する。制御回路部２０２では、当該薄膜トランジスタを用いて回路が形成される。

次に、実施の形態１と同様に導電層４１５を覆うように絶縁層４１６を形成する。絶縁層４１６は絶縁性を有する無機材料、有機材料等で形成することができ、単層であっても積層であってもよい。絶縁層４１６は、第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃと同様な無機材料、有機材料を用いることができる。

その後、図５（Ａ）に示すように、絶縁層４１６を選択的にエッチングして導電層４１５を露出させるように、コンタクトホールを形成し、当該コンタクトホールを充填するように導電層９０３、９０４を積層する。導電層９０３及び９０４はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層９０３及び９０４は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２〜２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。図５（Ａ）では、導電層９０３にチタンを、９０４にアルミニウムを用いる。導電層９０４の膜厚を導電層９０３の膜厚よりも厚くすることにより、高さの異なる２つの段差を設けることができる。以下にその方法を示す。

図５（Ｂ）に示すように、導電層９０３及び９０４を所望の形状に加工する。導電層９０４の表面が露出させるように導電層９０３及び９０４の加工を行う。導電層９０４の膜厚を導電層９０３より厚くすることにより、高さの異なる２つの段差を設けている。段差が高いほどメモリ素子の破壊電圧は低くなると考えられるため、下部電極を利用して高さの異なる２つの段差を設けることにより、メモリ素子の破壊電圧の異なる２つのメモリを作り分けることができる。つまり、導電層９０３及び９０４は、メモリ素子の下部電極として機能することができるだけでなく、メモリ素子の破壊電圧を調整するための段差としても機能する。

次に、図６（Ａ）に示すように、導電層９０３及び９０４を覆うように絶縁層を形成し、複数の開口部を設ける。開口部９０５、９０６、９０７とが設けられた隔壁４１８を形成する。

以上のように、複数の段差を持つ導電層と、複数の開口部を形成することができる。

なお本実施の形態ではメモリ素子の下部電極は、導電層９０３及び９０４から形成する場合を示したが、薄膜トランジスタのソース電極又はドレイン電極となる導電層４１５と、メモリ素子の下部電極とを共用してもよい。

次に図６（Ｂ）に示すように、隔壁の開口部に、メモリ素子の材料層４０８を形成する。メモリ素子の材料層４０８は蒸着法、スピンコーティング法、インクジェット法を代表とする液滴吐出法により形成することができる。

またメモリ素子の材料層４０８は、発光素子が有する電界発光層と同一材料から形成することもできるため、メモリ素子と発光素子を共通の工程を用いて同一基板上形成することができる。すなわち、表示機能を備えたメモリ装置を形成することもできる。

次いで、対向電極４２０となる導電層を形成する。対向電極４２０はメモリ素子領域全面に形成することができるため、フォトリソグラフィ法によるパターニングを要しない。勿論パターニングして、選択的に対向電極４２０を形成してもよい。対向電極４２０は、メモリ素子の上部電極として機能することができる。

そして導電層４１７、メモリ素子の材料層４０８、及び対向電極４２０を有するメモリ素子４２６が形成される。一つのメモリセル内には、３つの開口部９０５、９０６、９０７に対応する３つのメモリ素子が形成され、このメモリセルは、電気抵抗の変化する電圧値が３種類ある。この電気抵抗の変化する電圧値は、読み取り電圧値（或いは読み取り電流値）、または書き込み電圧値（或いは書き込み電流値）に相当する。

作製した複数の開口部を持つメモリの読み取り電流値の変化を、更に数式を用いて詳しく述べる。短絡前のメモリの材料層の抵抗値をＲａとし、短絡後の対向電極と下部電極の接触抵抗を、開口部９０５、９０６、９０７に対してそれぞれＲ１、Ｒ２、Ｒ３とする。また、読み取り時に、メモリ素子にかかる電圧をＶｒとする。書き込み前の読み取り電流値は、次式となる。

但し、Ｒａ＞＞Ｒ１，Ｒ２，Ｒ３として、近似を行った。第一の書き込みでは開口部９０６で上下の短絡が生じる。短絡後の読み取り電流値Ｉ１は、次式となる。

但し、Ｒａ＞＞Ｒ１，Ｒ２，Ｒ３として、近似を行った。このとき、第一の書き込み前後の電流値の比は、次式となる。

次に、第二の書き込みでは開口部９０５で上下の短絡が生じる。短絡後の読み取り電流値Ｉ２は、次式で表せる。

このとき、第二の書き込み前後の電流値の比は、次式で表せる。

次に、第三の書き込みでは開口部９０７で上下の短絡が生じる。短絡後の読み取り電流値Ｉ３は、次式で表せる。

このとき、第三の書き込み前後の電流値の比は、次式で表せる。

式（５）より、書き込み前後の比を大きくするためには、Ｒ２＞Ｒ１の関係を満たせばよいことがわかる。例えば次のような方法が考えられる。

図１３（Ａ）に作製途中のメモリ素子及び薄膜トランジスタの上面図を示す。図１３（Ａ）中の点線ＡＢで切断した図を図１３（Ｂ）に示す。薄膜トランジスタは、ゲート電極層４０６と、島状の半導体層４０４と、ソース電極またはドレイン電極として機能する導電層４１５とを有している。導電層４１５は第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、及び第３の絶縁層４１４ｃに形成されたコンタクトホール９１９、９２０を介して島状の半導体層４０４と電気的に接続している。また、導電層４１５の一方は、絶縁層４１６に形成されたコンタクトホール９２１を介して導電層９０３と電気的に接続している。

導電層９０３上には導電層９０４が積層されており、図１３（Ａ）に示すように導電層９０３の面積は、導電層９０４よりも大きく加工されている。

また、隔壁４１８の開口部９０５では導電層９０３の端面（即ち第１の段差）が露呈されている。また、隔壁４１８の開口部９０６では導電層９０４の端面（即ち第２の段差）が露呈されている。第２の段差は第１の段差よりも大きい。また、隔壁４１８の開口部９０７では導電層９０４の上面が露呈されており、段差を形成していない。なお、開口部９０５、９０６、９０７はそれぞれ隔壁４１８の一部で囲まれた領域とも言える。

また、図１３（Ｂ）は図６（Ａ）に示した断面図と同じ工程を経た状態であり、その後、開口部９０５、９０６、９０７上にメモリ素子の材料層を形成し、さらに導電層を積層することで、図６（Ｂ）に示したメモリ素子及び薄膜トランジスタを作製される。例えば、インクジェット法により、隔壁４１８で囲まれた開口部９０５、９０６、９０７の内側にメモリ素子の材料層となる材料液滴を滴下する。

接触抵抗は開口部の面積に比例するため、開口部９０６に比べて開口部９０５の面積を大きくすることにより、接触抵抗の比を大きくすることができ、第二の書き込み前後の電流値の比を大きくすることができる。

また、図１３（Ｃ）の上面図に示すように、開口部の面積をより大きくするために、開口部の形状を工夫するのも有効である。図１３（Ｃ）では、隔壁４１８の開口部９０５、９０６、９０７の位置や形状を工夫した例である。図１３（Ｃ）の開口部９０５は、図１３（Ａ）で示した開口部９０５よりも面積を大きくし、さらに図１３（Ｃ）の開口部９０７は、図１３（Ａ）で示した開口部９０７よりも面積を大きくしている。また、図１３（Ａ）の開口部９０５、９０６、９０７は、一方向に並んで配置されているが、図１３（Ｃ）の開口部９０５、９０６、９０７の配置は、一方向に並んで配置していない。図１３（Ｃ）に示すように、開口部の位置は特に限定されず、自由に配置してよい。

この後、保護膜として機能する絶縁層４２１を形成する。耐衝撃性を高めるため、絶縁層４２１の厚みは厚くするとよい。そのため、絶縁層４２１は、エポキシ樹脂やポリイミド樹脂等の有機材料から形成すると好ましい。また絶縁層４２１は、吸湿性を持たせるため絶縁層４２１内に乾燥剤を散布するとよい。特に有機材料を用いてメモリ素子の材料層を形成する場合、水分の侵入を防止することができるからである。このように絶縁層４２１を充填して封止することにより、水分に加え不要な酸素の侵入を防止することができる。

このようにして制御回路部２０２に設けられた薄膜トランジスタを有する回路を形成することができ、当該回路と同一基板上に形成され、メモリ素子領域２０１に設けられたメモリ素子４２６、及び当該メモリ素子４２６に接続された薄膜トランジスタを形成することができる。

本発明の半導体装置は、メモリ素子４２６と、制御回路とを同一基板上に作製することができるため、製造コストを低減することができる。さらに、従来のＩＣにより形成されたメモリ素子を実装する工程が不要となるため、制御回路との接続不良がない。

図７には、メモリ素子４２６に電力等を供給するためのアンテナ４３０を設けた形態を示す。本実施の形態では、隔壁に設けられた開口部にアンテナ４３０を形成する形態を示す。

アンテナ４３０は、メモリ素子領域２０１に設けられた薄膜トランジスタに接続するように形成することができ、導電性材料、好ましくは低抵抗材料、例えばＣｕ（銅）、Ａｇ（銀）、Ａｌ（アルミニウム）等から形成する。さらにアンテナ４３０の抵抗を下げるため、厚みを厚くするとよい。このようなアンテナ４３０は、蒸着法、印刷法、メッキ法、インクジェット法を代表とする液滴吐出法により形成することができる。

このようにアンテナ４３０を回路と同一基板上に形成することにより、リーダライタ装置と無線で通信を行うことができる。その結果、非破壊でメモリ素子４２６の多値化された情報を得ることができる。

これまでの工程で、メモリ装置を完成することができるが、その後図８（Ａ）に示すように溝を形成し、当該溝にエッチング剤４４１を導入し、ガラス基板４０１を剥離してもよい。このとき、絶縁層４２１上に張り合わせた樹脂基板４４０を支持体として用いると、ガラス基板４０１を簡便に剥離することができ好ましい。なお、樹脂基板４４０は、絶縁層４２１が有する接着機能を用いても貼り付けることができる。樹脂基板４４０には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の合成樹脂を用いることができる。このような樹脂基板は非常に薄いため、フレキシブルである。そのため、ロール状に巻き取られた樹脂基板４４０を絶縁層４２１に貼り付けて順にガラス基板４０１を剥離することもできる。このような工程は量産に適する。

エッチング剤４４１は、剥離層４０２を選択的にエッチングすることができれば、特に限定はなく、例えばハロゲン化合物を用いることができる。剥離層に非晶質珪素やタングステンを用いる場合、エッチング剤にはＣｌＦ_３（３フッ化塩素）を用いることができる。また剥離層に酸化珪素を用いる場合、エッチング剤にはＨＦ（フッ化水素）を用いることができる。

そして図８（Ｂ）に示すように、剥離したガラス基板４０１の代わりに、樹脂基板４４２を張り合わせる。なお、樹脂基板４４２は、樹脂基板４４０と同様な材料から形成することができる。

このようにガラス基板４０１を剥離する結果、メモリ素子とアンテナを有する半導体装置の薄型化、軽量化を図り、柔軟性を高め、耐衝撃性を向上させることができる。

次いで、メモリ素子を有する半導体装置毎に分断し、一枚の基板から、複数のメモリ素子を有する半導体装置を取り出すことができる。その結果、メモリ素子を有する半導体装置のコストを下げることができる。

さらに樹脂基板４４０、４４２の両表面に、ガスバリア層といった保護層を設けてもよい。保護層により酸素、アルカリ元素の侵入を防止することができ、信頼性を向上することができる。当該保護層は、窒化アルミニウム、窒化珪素膜等の窒素を有する無機材料により形成する。

本実施の形態では、ガラス基板４０１を除去し、樹脂基板４４０、４４２を貼り付けた形態を説明したが、本発明はこれに限定されない。但し、ガラス基板４０１を除去することによって、記憶素子を有する半導体装置の軽量化、薄型化を図ることができる。

また、本実施の形態で示した薄膜トランジスタは、基板上に半導体層、ゲート絶縁層、ゲート電極層を順に積層させた構造を採るが、本発明に用いる薄膜トランジスタはこの構成には限定されず、ゲート電極層、絶縁層、半導体層を順に積層させる構造を採ることも可能である。また薄膜トランジスタの不純物領域は、第１の不純物領域（低濃度不純物領域とも呼ぶ）４１０及び第２の不純物領域（高濃度不純物領域とも呼ぶ）４１１を有するが、これには限定されず不純物濃度が一様であるシングルドレイン構造であってもよい。

また本実施の形態で示した薄膜トランジスタを、複数積み重ねた多層構造を適用してもよい。このような多層構造で作製する場合は、積層された薄膜トランジスタ間の絶縁層に生じる寄生容量を低減するため、絶縁層の材料として低誘電率（ｌｏｗ−ｋ）材料を用いるとよい。例えば上記した材料に加えて、エポキシ樹脂、アクリル樹脂等の樹脂材料、シロキサン等の有機材料などが挙げられる。寄生容量を低減した多層構造を採用すれば、メモリ装置の小面積化、動作の高速化、低消費電力化を実現することができる。

このように本発明は、一つのメモリセル内でメモリセルの多値化を行うことができる。そして、半導体装置のメモリ領域の記録容量を増やすことができる。

なお、本実施の形態は上記実施の形態１と自由に組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、メモリセル内に破壊電圧（書き込み電圧値）が異なる複数の領域を形成する場合に、領域毎に対向電極との接触抵抗の違いを利用して読み出し電流のマージンを広くする方法を述べる。また、実施の形態１と同じ工程の箇所は同じ図面、同じ符号を用いて説明する。

メモリセル内に破壊電圧が異なる複数の領域を形成する場合に、領域毎に下側の電極の作り分けを行い、破壊電圧が低い領域では上部電極との接触抵抗が高い導電層を用い、破壊電圧が高い領域では接触抵抗の低い導電層を用いると、ビット間の読み出し電流の比を大きくすることができ、効果的である。以下にその方法を示す。

まず、図１（Ａ）と同様に、ガラス基板４０１上に剥離層４０２を形成する。絶縁基板はガラス以外にも石英、珪素、金属等を用いることができる。剥離層４０２は金属を有する膜、又は珪素を有する膜を基板全面又は選択的に形成する。

次に、実施の形態１と同様に、剥離層４０２を覆うように絶縁層４０３を形成する。絶縁層４０３は珪素酸化物、珪素窒化物等により形成する。そして、絶縁層４０３上に半導体層を形成し、レーザー結晶化、金属触媒を用いた熱結晶化等により結晶化させ、その後所望の形状にパターニングし、島状の半導体層を形成する。レーザー結晶化には、連続発振型レーザー、パルス発振型レーザーのいずれを用いてもよい。

次に、実施の形態１と同様に、半導体層を覆うようにゲート絶縁層４０５を形成する。ゲート絶縁層４０５は珪素酸化物、珪素窒化物等を用いて形成する。このようなゲート絶縁層４０５はＣＶＤ法、熱酸化法等により形成することができる。また半導体層とゲート絶縁層４０５とをＣＶＤ法により連続形成し、その後同時にパターニングすることもできる。この場合、各層の界面における不純物汚染を抑えることができる。

そして、実施の形態１と同様に、ゲート電極層４０６を形成する。ゲート電極層４０６はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成し、その後所望の形状にパターニングする。フォトリソグラフィ法によりパターニングを行う場合、レジストマスクをプラズマ等でエッチンし、その幅が細められた状態で用いると、ゲート電極幅を細くすることができる。その結果、トランジスタの性能を高めることができる。またゲート電極層４０６は、単層構造であっても積層構造であってもよい。

次に、実施の形態１と同様に、半導体層に導電型を付与する不純物元素を添加して不純物領域４０７を形成する。不純物領域４０７は、フォトリソグラフィ法によりレジストマスクを形成し、燐、砒素、ボロン等の不純物元素を添加して形成される。不純物元素によって、Ｎチャネル型と、Ｐチャネル型といった極性を作り分けることができる。

次に実施の形態１と同様に、図１（Ｂ）に示すように、珪素を有する絶縁物、例えば窒化珪素等により絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングしてゲート電極の側面に接する絶縁層（サイドウォールとも表記する）４０９を形成する。サイドウォールを形成する際、ゲート絶縁層４０５はエッチングされてしまうことがある。

次に、実施の形態１と同様に、半導体層に不純物をさらに添加し、絶縁層（サイドウォール）４０９直下の第１の不純物領域４１０と、第１の不純物領域よりも高い不純物濃度を有する第２の不純物領域４１１とを形成する。

続いて実施の形態１と同様に、半導体層、ゲート電極層４０６を覆うように絶縁層を形成する。絶縁層は絶縁性を有する無機材料、有機材料等により形成する。絶縁性を有する無機材料は酸化珪素、窒化珪素等を用いることができる。また絶縁性を有する有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。

ここでは、図１（Ｃ）と同様に、絶縁層を積層構造で形成した形態を示しており、下から順に第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃとする。第１の絶縁層４１４ａは水素を多く有するように、プラズマＣＶＤ法によって作製すると好ましい。水素によって、半導体層のダングリングボンドを低減することができるからである。また第２の絶縁層４１４ｂは有機材料から形成すると好ましい。平坦性を高めることができるからである。そして第３の絶縁層４１４ｃは、無機材料から形成すると好ましい。有機材料から形成された第２の絶縁層４１４ｂからの水分等の放出、又は第２の絶縁層４１４ｂを介した水分の侵入を防止するためである。

次に第２の不純物領域４１１を露出させるコンタクトホールを絶縁層に形成し、図１（Ｄ）と同様に、当該コンタクトホールを充填するように導電層４１５を形成する。導電層４１５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層４１５は、単層構造又は積層構造により形成することができる。その後、導電層４１５を所望の形状にパターニングし、ソース電極、ドレイン電極、その他の電極が同時に形成される。

ソース電極及びドレイン電極と、第２の不純物領域４１１とのコンタクト抵抗を低くするため、当該不純物領域においてシリサイドを形成してもよい。例えば、第２の不純物領域４１１上に金属元素（代表的にはＮｉ）を有する膜を形成し、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用して加熱する。その結果、第２の不純物領域上に当該金属元素と、珪素を有するシリサイドが形成され、オン電流の向上、または移動度の向上が実現できる。

このようにして制御回路部２０２、メモリ素子領域２０１に薄膜トランジスタが完成する。制御回路部２０２では、当該薄膜トランジスタを用いて回路が形成される。

次に、導電層４１５を覆うように絶縁層４１６を形成する。絶縁層４１６は絶縁性を有する無機材料、有機材料等で形成することができ、単層であっても積層であってもよい。絶縁層４１６は、第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃと同様な無機材料、有機材料を用いることができる。

図９（Ａ）に示すように、絶縁層４１６を選択的にエッチングして導電層４１５を露出させるように、コンタクトホールを形成し、当該コンタクトホールを充填するように導電層９１１、９１２、９１３を積層する。導電層９１１、９１２及び９１３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜、又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層９１１、９１２及び９１３は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２〜２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。

短絡後の導電層９１２と対向電極４２０の接触抵抗をＲ１とし、短絡後の導電層９１３と対向電極４２０の接触抵抗をＲ２とし、短絡後の導電層９１１と対向電極４２０の接触抵抗をＲ３とし、Ｒ２＞Ｒ１＞Ｒ３の関係を満たす導電層９１１〜９１３を選ぶことが重要である。その理由を次に述べる。図９（Ａ）では、導電層９１１にインジウム錫酸化物（ＩＴＯ）を、９１２にタングステン（Ｗ）を、９１３にチタン（Ｔｉ）を用いている。

次に、導電層９１１、９１２及び９１３を所望の形状に加工する。導電層９１１〜９１３は、メモリ素子の下部電極として機能することができるだけでなく、破壊電圧を調整するための段差としても機能する。

次に、導電層９１１〜９１３を覆うように絶縁層を形成し、複数の開口部を設ける。開口部９１４、９１５、９１６とが設けられた隔壁４１８を形成する。

なお本実施の形態ではメモリ素子の下部電極は、導電層９１１〜９１３から形成する場合を示したが、薄膜トランジスタのソース電極又はドレイン電極となる導電層４１５と、メモリ素子の下部電極とを共用してもよい。

次に図９（Ｂ）に示すように、隔壁の開口部に、メモリ素子の材料層４０８を形成する。メモリ素子の材料層４０８は蒸着法、スピンコーティング法、インクジェット法を代表とする液滴吐出法により形成することができる。

またメモリ素子の材料層４０８は、発光素子が有する電界発光層と同一材料から形成することもできるため、メモリ素子と発光素子を同一基板上に形成することができる。すなわち、表示機能を備えたメモリ装置を形成することもできる。

次いで、対向電極４２０となる導電層を形成する。対向電極４２０はメモリ素子領域全面に形成することができるため、フォトリソグラフィ法によるパターニングを要しない。勿論パターニングして、選択的に対向電極４２０を形成してもよい。対向電極４２０は、メモリ素子の上部電極として機能することができる。

そして導電層４１７、メモリ素子の材料層４０８、及び対向電極４２０を有するメモリ素子４２６が形成される。一つのメモリセルは、３つの開口部９１４、９１５、９１６に対応する３つのメモリ素子が形成され、このメモリセルは、電気抵抗の変化する電圧値が３種類ある。

書込電圧の低い順に、第一の書き込み、第二の書き込み、第三の書き込みとする。第一の書き込み時には、最も電極段差の大きい開口部９１５に設けられたメモリで上下電極の短絡が生じる。メモリ層として半導体や絶縁体を用いた場合には、開口部９１５に設けられたメモリを流れる電流は、短絡が生じていない開口部９１４及び９１６に設けられたメモリに流れる電流に比べて非常に大きいため、メモリセル全体に流れる電流値は、開口部９１５に設けられたメモリを流れる電流が支配的である。次に、第二の書き込み時には開口部９１４で上下の短絡が生じる。そのため、メモリセル全体に流れる電流は開口部９１５に設けられたメモリと、開口部９１４に設けられたメモリを流れる電流の和が支配的である。同様に、第三の書き込み後にメモリセル全体に流れる電流は開口部９１４、９１５、９１６に設けられたメモリに流れる電流の和となる。導電層９１１〜９１３と対向電極４２０との接触抵抗Ｒ１〜Ｒ３にＲ２＞Ｒ１＞Ｒ３と関係があるため、第一の書き込み後に流れる電流値と第二の書き込み後に流れる電流値との比を大きくすることができ、読み取りのマージンを大きくすることができる。

更に数式を用いて詳しく述べる。短絡前のメモリ層の抵抗値をＲａとする。また、読み取り時に、メモリ素子にかかる電圧をＶｒとする。書き込み前の読み取り電流値は、実施の形態２に示した式（１）となる。但し、Ｒａ＞＞Ｒ２＞Ｒ１＞Ｒ３として、近似を行った。第一の書き込みでは開口部９１５で上下の短絡が生じる。短絡後の読み取り電流値Ｉ１は、実施の形態２に示した式（２）となる。但し、Ｒａ＞＞Ｒ２＞Ｒ１＞Ｒ３として、近似を行った。このとき、第一の書き込み前後の電流値の比は、実施の形態２に示した式（３）となる。

Ｒａ＞＞Ｒ１の関係があるため、読み取り電流の比は充分大きいといえる。次に、第二の書き込みでは開口部９１４で上下の短絡が生じる。短絡後の読み取り電流値Ｉ２は、実施の形態２に示した式（４）となる。但し、同様に、Ｒａ＞＞Ｒ２＞Ｒ１＞Ｒ３として、近似を行った。このとき、第二の書き込み前後の電流値の比は、実施の形態２に示した式（５）となる。Ｒ２をＲ１に比べて充分大きくすることで、読み取り電流の比を大きくすることができる。次に、第三の書き込みでは開口部９１６で上下の短絡が生じる。短絡後の読み取り電流値Ｉ３は、実施の形態２に示した式（６）となる。但し、同様に、Ｒａ＞＞Ｒ１＞Ｒ２＞Ｒ３として、近似を行った。このとき、第三の書き込み前後の電流値の比は、実施の形態２に示した式（７）となる。このとき、Ｒ３をＲ１、Ｒ２に比べて充分大きくすることで、読み取り電流の比を大きくすることができる。

なお、本実施の形態では接触抵抗の差を利用して読み取りのマージンを大きくしたが、接触抵抗以外にも、下部電極となる導電層９１１、９１２、９１３の電極材料の抵抗値をＲ４、Ｒ５、Ｒ６として、Ｒ４＞Ｒ５＞Ｒ６となるような材料を用い、読み取りのマージンを大きくすることができる。

このように本発明は、一つのメモリセル内でメモリセルの多値化を行うことができる。そして、メモリ装置の記録容量を増やすことができる。

図１０には、メモリ素子４２６に電力等を供給するためのアンテナ４３０を設けた形態を示す。本実施の形態では、隔壁に設けられた開口部にアンテナ４３０を形成する形態を示す。

アンテナ４３０は、メモリ素子領域２０１に設けられた薄膜トランジスタに接続するように形成することができ、導電性材料、好ましくは低抵抗材料、例えばＣｕ（銅）、Ａｇ（銀）、Ａｌ（アルミニウム）等から形成する。さらにアンテナ４３０の抵抗を下げるため、厚みを厚くするとよい。このようなアンテナ４３０は、蒸着法、印刷法、メッキ法、インクジェット法を代表とする液滴吐出法により形成することができる。

このようにアンテナ４３０を薄膜トランジスタと同一基板上に形成することにより、リーダライタ装置と無線で通信を行うことができる。その結果、非破壊でメモリ素子４２６の多値化された情報を得ることができる。

なお、本実施の形態は上記実施の形態１または実施の形態２と自由に組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、絶縁基板としてガラス基板上に、メモリ素子を形成する方法について説明する。複数の電極段差上にメモリ素子を形成する方法について説明する。なおメモリ素子を制御するための回路（制御回路）を同一基板上に形成する形態を示す。また、実施の形態１と同じ工程の箇所は同じ図面、同じ符号を用いて説明する。

まず、図１（Ａ）と同様に、ガラス基板４０１上に剥離層４０２を形成する。絶縁基板はガラス以外にも石英等を用いることができる。剥離層４０２は金属を有する膜、又は珪素を有する膜を基板全面又は選択的に形成する。

次に、実施の形態１と同様に、剥離層４０２を覆うように絶縁層４０３を形成する。絶縁層４０３は珪素酸化物、珪素窒化物等により形成する。そして、絶縁層４０３上に半導体層を形成し、レーザー結晶化、金属触媒を用いた熱結晶化等により結晶化させ、その後所望の形状にパターニングし、島状の半導体層を形成する。レーザー結晶化には、連続発振型レーザー、パルス発振型レーザーのいずれを用いてもよい。

次に、実施の形態１と同様に、半導体層を覆うようにゲート絶縁層４０５を形成する。ゲート絶縁層４０５は珪素酸化物、珪素窒化物等を用いて形成する。このようなゲート絶縁層４０５はＣＶＤ法、熱酸化法等により形成することができる。また半導体層とゲート絶縁層４０５とをＣＶＤ法により連続形成し、その後同時にパターニングすることもできる。この場合、各層の界面における不純物汚染を抑えることができる。

そして、実施の形態１と同様に、ゲート電極層４０６を形成する。ゲート電極層４０６はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成し、その後所望の形状にパターニングする。フォトリソグラフィ法によりパターニングを行う場合、レジストマスクをプラズマ等でエッチングし、その幅が細められた状態で用いると、ゲート電極幅を細くすることができる。その結果、トランジスタの性能を高めることができる。またゲート電極層４０６は、単層構造であっても積層構造であってもよい。

次に、実施の形態１と同様に、半導体層に不純物元素を添加して不純物領域４０７を形成する。不純物領域４０７は、フォトリソグラフィ法によりレジストマスクを形成し、燐、砒素、ボロン等の不純物元素を添加して形成される。不純物元素によって、Ｎチャネル型と、Ｐチャネル型といった極性を作り分けることができる。

次に実施の形態１と同様に、図１（Ｂ）に示すように、珪素を有する絶縁物、例えば窒化珪素等により絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングしてゲート電極の側面に接する絶縁層（サイドウォールとも表記する）４０９を形成する。サイドウォールを形成する際、ゲート絶縁層４０５はエッチングされてしまうことがある。

次に、実施の形態１と同様に、半導体層に不純物をさらに添加し、絶縁層（サイドウォール）４０９直下の第１の不純物領域４１０と、第１の不純物領域よりも高い不純物濃度を有する第２の不純物領域４１１とを形成する。

続いて実施の形態１と同様に、半導体層、ゲート電極層４０６を覆うように絶縁層を形成する。絶縁層は絶縁性を有する無機材料、有機材料等により形成する。絶縁性を有する無機材料は酸化珪素、窒化珪素等を用いることができる。また絶縁性を有する有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。

ここでは、図１（Ｃ）と同様に、絶縁層を積層構造で形成した形態を示しており、下から順に第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃとする。第１の絶縁層４１４ａは水素を多く有するように、プラズマＣＶＤ法によって作製すると好ましい。水素によって、半導体層のダングリングボンドを低減することができるからである。また第２の絶縁層４１４ｂは有機材料から形成すると好ましい。平坦性を高めることができるからである。そして第３の絶縁層４１４ｃは、無機材料から形成すると好ましい。有機材料から形成された第２の絶縁層４１４ｂからの水分等の放出、又は第２の絶縁層４１４ｂを介した水分の侵入を防止するためである。

次に第２の不純物領域４１１を露出させるコンタクトホールを絶縁層に形成し、図１（Ｄ）と同様に、当該コンタクトホールを充填するように導電層４１５を形成する。導電層４１５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜、又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層４１５は、単層構造又は積層構造により形成することができる。その後、導電層４１５を所望の形状にパターニングし、ソース電極、ドレイン電極、その他の電極が同時に形成される。

ソース電極及びドレイン電極と、第２の不純物領域４１１とのコンタクト抵抗を低くするため、当該不純物領域においてシリサイドを形成してもよい。例えば、第２の不純物領域４１１上に金属元素（代表的にはＮｉ）を有する膜を形成し、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用して加熱する。その結果、第２の不純物領域上に当該金属元素と、珪素を有するシリサイドが形成され、オン電流の向上、または移動度の向上が実現できる。

このようにして制御回路部２０２、メモリ素子領域２０１に薄膜トランジスタが完成する。制御回路部２０２では、当該薄膜トランジスタを用いて回路が形成される。

次に、実施の形態１と同様に導電層４１５を覆うように絶縁層４１６を形成する。絶縁層４１６は絶縁性を有する無機材料、有機材料等で形成することができ、単層であっても積層であってもよい。絶縁層４１６は、第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃと同様な無機材料、有機材料を用いることができる。

次に、図１１（Ａ）に示すように、導電層４１５を露出させるように、絶縁層４１６にコンタクトホールを形成し、当該コンタクトホールを充填するように導電層９０３、９０４を積層する。導電層９０３及び９０４はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜、又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層９０３及び９０４は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２〜２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。図１１（Ａ）では、導電層９０３にチタンを、９０４にアルミニウムを用いる。

次に図１１（Ｂ）に示すように、導電層９０３のテーパー角を導電層９０４のテーパー角よりも小さくするように加工する。ここでは導電層９０４の側面が基板面に対して約９０°とし、テーパー形状ではないが、この角度をテーパー角と呼んでいる。また、導電層９０３のテーパー角は約４５°としている。導電層９０４の表面が露出させるように導電層９０３及び９０４の加工を行うことにより、テーパー角の異なる２つの段差を設けることができる。テーパー角が大きいほどメモリ素子の破壊電圧は低くなると考えられるため、下部電極を利用してテーパー角の異なる２つの段差を設けることにより、メモリ素子の破壊電圧の異なる２つのメモリを作り分けることができる。つまり、導電層９０３及び９０４は、メモリ素子の下部電極として機能することができるだけでなく、メモリ素子の破壊電圧を調整するための段差としても機能する。

次に、図１２（Ａ）に示すように、導電層９０３及び９０４を覆うように絶縁層を形成し、複数の開口部を設ける。エッチングにより隔壁４１８の開口部９０５、９０６、９０７を形成する。

以上のように、複数の段差を持つ導電層と、複数の開口部を形成することができる。

なお本実施の形態ではメモリ素子の下部電極は、導電層９０３及び９０４から形成する場合を示したが、薄膜トランジスタのソース電極又はドレイン電極となる導電層４１５と、メモリ素子の下部電極とを共用してもよい。

次に図１２（Ｂ）に示すように、隔壁の開口部に、メモリ素子の材料層４０８を形成する。メモリ素子の材料層４０８は蒸着法、スピンコーティング法、インクジェット法を代表とする液滴吐出法により形成することができる。

またメモリ素子の材料層４０８は、発光素子が有する電界発光層と同一材料から形成することもできるため、メモリ素子と発光素子を同一基板上に形成することができる。すなわち、表示機能を備えたメモリ装置を形成することもできる。

次いで、対向電極４２０となる導電層を形成する。対向電極４２０はメモリ素子領域全面に形成することができるため、フォトリソグラフィ法によるパターニングを要しない。勿論パターニングして、選択的に対向電極４２０を形成してもよい。対向電極４２０は、メモリ素子の上部電極として機能することができる。

そして導電層４１７、メモリ素子の材料層４０８、及び対向電極４２０を有するメモリ素子４２６が形成される。一つのメモリセルは、３つの開口部９０５、９０６、９０７に対応する３つのメモリ素子が形成され、このメモリセルは、電気抵抗の変化する電圧値が３種類ある。

このように本発明は、一つのメモリセル内でメモリセルの多値化を行うことができる。そして、メモリ装置の記録容量を増やすことができる。

また、実施の形態１に従って、メモリ素子４２６に電力等を供給するためのアンテナを設けることができる。アンテナは、メモリ素子領域２０１に設けられた薄膜トランジスタに電気的に接続する電極４１９に接続するように形成することができ、導電性材料、好ましくは低抵抗材料、例えばＣｕ（銅）、Ａｇ（銀）、Ａｌ（アルミニウム）等から形成する。

これまでの工程で、メモリ素子領域とアンテナとを備えた半導体装置を完成することができるが、その後、実施の形態１に示した工程でガラス基板４０１を剥離してもよい。

そして、剥離したガラス基板４０１の代わりに、フレキシブルな樹脂基板を張り合わせる。

このようにガラス基板４０１を剥離する結果、メモリ素子を有する半導体装置の薄型化、軽量化を図り、柔軟性を高め、耐衝撃性を向上させることができる。

なお、本実施の形態は上記実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせて実施することができる。

（実施の形態５）
本実施の形態では、絶縁基板としてガラス基板上に、メモリ素子を形成する方法について説明する。複数の電極段差上にメモリ素子を形成する。なおメモリ素子と、メモリ素子を制御するための回路（制御回路）を同一基板上に形成する形態を示す。また、実施の形態１と同じ工程の箇所は同じ図面、同じ符号を用いて説明する。

まず、図１（Ａ）と同様に、ガラス基板４０１上に剥離層４０２を形成する。絶縁基板はガラス以外にも石英等を用いることができる。剥離層４０２は金属を有する膜、又は珪素を有する膜を基板全面又は選択的に形成する。

次に、実施の形態１と同様に、剥離層４０２を覆うように絶縁層４０３を形成する。絶縁層４０３は珪素酸化物、珪素窒化物等により形成する。そして、絶縁層４０３上に半導体層を形成し、レーザー結晶化、金属触媒を用いた熱結晶化等により結晶化させ、その後所望の形状にパターニングし、島状の半導体層を形成する。レーザー結晶化には、連続発振型レーザー、パルス発振型レーザーのいずれを用いてもよい。

次に、実施の形態１と同様に、半導体層を覆うようにゲート絶縁層４０５を形成する。ゲート絶縁層４０５は珪素酸化物、珪素窒化物等を用いて形成する。このようなゲート絶縁層４０５はＣＶＤ法、熱酸化法等により形成することができる。また半導体層とゲート絶縁層４０５とをＣＶＤ法により連続形成し、その後同時にパターニングすることもできる。この場合、各層の界面における不純物汚染を抑えることができる。

そして、実施の形態１と同様に、ゲート電極層４０６を形成する。ゲート電極層４０６はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成し、その後所望の形状にパターニングする。フォトリソグラフィ法によりパターニングを行う場合、レジストマスクをプラズマ等でエッチンし、その幅が細められた状態で用いると、ゲート電極幅を細くすることができる。その結果、トランジスタの性能を高めることができる。またゲート電極層４０６は、単層構造であっても積層構造であってもよい。

次に、実施の形態１と同様に、半導体層に不純物元素を添加して不純物領域４０７を形成する。不純物領域４０７は、フォトリソグラフィ法によりレジストマスクを形成し、燐、砒素、ボロン等の不純物元素を添加して形成される。不純物元素によって、Ｎチャネル型と、Ｐチャネル型といった極性を作り分けることができる。

次に実施の形態１と同様に、図１（Ｂ）に示すように、珪素を有する絶縁物、例えば窒化珪素等により絶縁層を形成し、当該絶縁層を垂直方向の異方性エッチングしてゲート電極の側面に接する絶縁層（サイドウォールとも表記する）４０９を形成する。サイドウォールを形成する際、ゲート絶縁層４０５はエッチングされてしまうことがある。

次に、実施の形態１と同様に、半導体層に不純物をさらに添加し、絶縁層（サイドウォール）４０９直下の第１の不純物領域４１０と、第１の不純物領域よりも高い不純物濃度を有する第２の不純物領域４１１とを形成する。

続いて実施の形態１と同様に、半導体層、ゲート電極層４０６を覆うように絶縁層を形成する。絶縁層は絶縁性を有する無機材料、有機材料等により形成する。絶縁性を有する無機材料は酸化珪素、窒化珪素等を用いることができる。また絶縁性を有する有機材料は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。

ここでは、図１（Ｃ）と同様に、絶縁層を積層構造で形成した形態を示しており、下から順に第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃとする。第１の絶縁層４１４ａは水素を多く有するように、プラズマＣＶＤ法によって作製すると好ましい。水素によって、半導体層のダングリングボンドを低減することができるからである。
また第２の絶縁層４１４ｂは有機材料から形成すると好ましい。平坦性を高めることができるからである。そして第３の絶縁層４１４ｃは、無機材料から形成すると好ましい。有機材料から形成された第２の絶縁層４１４ｂからの水分等の放出、又は第２の絶縁層４１４ｂを介した水分の侵入を防止するためである。

次に第２の不純物領域４１１を露出させるコンタクトホールを絶縁層に形成し、図１（Ｄ）と同様に、当該コンタクトホールを充填するように導電層４１５を形成する。導電層４１５はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層４１５は、単層構造又は積層構造により形成することができる。その後、導電層４１５を所望の形状にパターニングし、ソース電極、ドレイン電極、その他の電極が同時に形成される。

ソース電極及びドレイン電極と、第２の不純物領域４１１とのコンタクト抵抗を低くするため、当該不純物領域においてシリサイドを形成してもよい。例えば、第２の不純物領域４１１上に金属元素（代表的にはＮｉ）を有する膜を形成し、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用して加熱する。その結果、第２の不純物領域上に当該金属元素と、珪素を有するシリサイドが形成され、オン電流の向上、または移動度の向上が実現できる。

このようにして制御回路部２０２、メモリ素子領域２０１に薄膜トランジスタが完成する。制御回路部２０２では、当該薄膜トランジスタを用いて回路が形成される。

次に、実施の形態１と同様に導電層４１５を覆うように絶縁層４１６を形成する。絶縁層４１６は絶縁性を有する無機材料、有機材料等で形成することができ、単層であっても積層であってもよい。絶縁層４１６は、第１の絶縁層４１４ａ、第２の絶縁層４１４ｂ、第３の絶縁層４１４ｃと同様な無機材料、有機材料を用いることができる。

その後、図１４（Ａ）に示すように、導電層４１５を露出させるように、絶縁層４１６にコンタクトホールを形成し、当該コンタクトホールを充填するように導電層９０３を形成する。導電層９０３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）の元素からなる膜又はこれらの元素を用いた合金膜、またはこれらの元素とシリコンの合金膜等を有する。また導電層９０３は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２〜２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。図１４（Ａ）では、導電層９０３にチタンを用いる。

次に導電層９０３を所望の形状に加工する。段差が高いほどメモリ素子の破壊電圧は低くなると考えられるため、下部電極を利用して高さの異なる２つの段差を設けることにより、メモリ素子の破壊電圧の異なる２つのメモリを作り分けることができる。まず、図１４（Ｂ）に示すように、導電層９０３の加工を行い、更に図１４（Ｃ）に示すように、加工した導電層９０３の一部を更に加工する。加工にはハーフエッチングなどの手法を用いればよい。このようにして、導電層９０３に高さの異なる２つの段差を設けることができる。導電層９０３は、メモリ素子の下部電極として機能することができるだけでなく、メモリ素子の破壊電圧を調整するための段差としても機能する。また、ハーフトーン露光法とも呼ばれる半透部を備えた露光マスクを用いた露光法を用いれば、導電層９０３の加工が短時間で得られる。また、回折格子パターンからなる光強度低減機能を有する補助パターンを設置したフォトマスク或いはレチクルを導電層９０３形成用のフォトリソグラフィ工程に適用してもよい。

次に、図１５（Ａ）に示すように、導電層９０３を覆うように絶縁層を形成し、複数の開口部を設ける。開口部９０５、９０６、９０７とが設けられた隔壁４１８を形成する。

以上のように、複数の段差を持つ導電層と、複数の開口部を形成することができる。

なお本実施の形態ではメモリ素子の下部電極は、導電層９０３から形成する場合を示したが、薄膜トランジスタのソース電極又はドレイン電極となる導電層４１５と、メモリ素子の下部電極とを共用してもよい。

次に図１５（Ｂ）に示すように、隔壁の開口部に、メモリ素子の材料層４０８を形成する。メモリ素子の材料層４０８は蒸着法、スピンコーティング法、インクジェット法を代表とする液滴吐出法により形成することができる。

またメモリ素子の材料層４０８は、発光素子が有する電界発光層と同一材料から形成することもできるため、メモリ素子と発光素子を共通の工程を用いて同一基板上に形成することができる。すなわち、表示機能を備えたメモリ装置を形成することもできる。

次いで、対向電極４２０となる導電層を形成する。対向電極４２０はメモリ素子領域全面に形成することができるため、フォトリソグラフィ法によるパターニングを要しない。勿論パターニングして、選択的に対向電極４２０を形成してもよい。対向電極４２０は、メモリ素子の上部電極として機能することができる。

そして導電層４１７、メモリ素子の材料層４０８、及び対向電極４２０を有するメモリ素子４２６が形成される。一つのメモリセルは、３つの開口部９０５、９０６、９０７に対応する３つのメモリ素子が形成され、このメモリセルは、電気抵抗の変化する電圧値が３種類ある。

このように本発明は、一つのメモリセル内でメモリセルの多値化を行うことができる。そして、メモリ装置の記録容量を増やすことができる。

また、実施の形態１に従って、メモリ素子４２６に電力等を供給するためのアンテナを設けることができる。アンテナは、メモリ素子領域２０１に設けられた薄膜トランジスタに電気的に接続する電極４１９に接続するように形成することができ、導電性材料、好ましくは低抵抗材料、例えばＣｕ（銅）、Ａｇ（銀）、Ａｌ（アルミニウム）等から形成する。

これまでの工程で、メモリ素子領域とアンテナとを備えた半導体装置を完成することができるが、その後、実施の形態１に示した工程でガラス基板４０１を剥離してもよい。

そして、剥離したガラス基板４０１の代わりに、フレキシブルな樹脂基板を張り合わせる。

このようにガラス基板４０１を剥離する結果、メモリ素子を有する半導体装置の薄型化、軽量化を図り、柔軟性を高め、耐衝撃性を向上させることができる。

なお、本実施の形態は上記実施の形態１、実施の形態２、実施の形態３、または実施の形態４と自由に組み合わせて実施することができる。

（実施の形態６）
本実施形態の半導体装置の構成について、図１６（Ａ）を参照して説明する。図１６（Ａ）に示すように、本発明の半導体装置６２０は、非接触でデータを交信する機能を有し、電源回路６１１、クロック発生回路６１２、データ復調／変調回路６１３、他の回路を制御する制御回路６１４、インターフェイス回路６１５、多値情報を記憶することができるメモリセルを複数有する記憶回路６１６、データバス６１７、アンテナ（アンテナコイル）６１８、センサ６２１、センサ回路６２２を有する。

電源回路６１１は、アンテナ６１８から入力された交流信号を基に、半導体装置６２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路６１２は、アンテナ６１８から入力された交流信号を基に、半導体装置６２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路６１３は、リーダライタ６１９と交信するデータを復調／変調する機能を有する。制御回路６１４は、多値情報を記憶することができるメモリセルを複数有する記憶回路６１６を制御する機能を有する。アンテナ６１８は、電磁波或いは電波の送受信を行う機能を有する。リーダライタ６１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。

多値情報を記憶することができるメモリセルを複数有する記憶回路６１６は、外部からの電気的作用により変化する絶縁層が一対の導電層間に挟まれた記憶素子を有することを特徴とする。なお、多値情報を記憶することができるメモリセルを複数有する記憶回路６１６は、一対の導電層間に絶縁層が挟まれた記憶素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。

センサ６２１は抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成される。センサ回路６２２はインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路６１４に信号を出力する。

次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体７００、７０６、パネル７０１、ハウジング７０２、プリント配線基板７０３、操作ボタン７０４、バッテリ７０５を有する（図１６（Ｂ）参照）。パネル７０１はハウジング７０２に脱着自在に組み込まれ、ハウジング７０２はプリント配線基板７０３に嵌着される。ハウジング７０２はパネル７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。

パネル７０１は、接続フィルム７０８を介して、プリント配線基板７０３に固定して接続される。上記のパネル７０１、ハウジング７０２、プリント配線基板７０３は、操作ボタン７０４やバッテリ７０５と共に、筐体７００、７０６の内部に収納される。パネル７０１が含む画素領域７０９は、筐体７００に設けられた開口窓から視認できるように配置されている。

上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体７００、７０６内部の限られた空間を有効に利用することができる。

また、本発明の半導体装置は、半導体装置が有するメモリとして、外部からの電気的作用により変化する絶縁層（即ち、一対の電極間に挟まれた有機化合物を含む層）が一対の導電層間に挟まれた単純な構造の記憶素子を用いるため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は多値情報を記憶することができるメモリセルを複数有し、高集積化が容易なため、単位面積当たりの容量が大きい記憶回路を有する半導体装置を用いた電子機器を提供することができる。

なお、筐体７００、７０６は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。

また、本発明の半導体装置を実装した電子機器の他の一態様について図１７（Ａ）を参照して説明する。ここで例示するのは、記録媒体を備えた携帯型の音楽再生装置であり、本体２９０１、表示部２９０３、記録媒体２９０７（カード型メモリ、小型大容量メモリ等）読み込み部、操作キー２９０２、２９０６、接続コード２９０４に接続されたヘッドフォンのスピーカー部２４０５等を含む。本発明の半導体装置は、多値情報を記憶することができるメモリセルを複数有し、高集積化が容易なため、単位面積当たりの容量が大きい記憶回路を記録媒体２９０７に適用し、軽量化された音楽再生装置を実現できる。また、本発明は、メモリとアンテナとを同一基板上に形成できるため、記憶媒体２９０７にアンテナを集積させて音楽再生装置の小型化を図ることができる。アンテナを集積させることで、携帯型の音楽再生装置は、リーダライタ装置と無線で通信を行うことができる。

また、本発明の半導体装置を実装した電子機器の他の一態様について図１７（Ｂ）を参照して説明する。ここで例示するのは、腕に取り付け可能な携帯型のコンピュータであり、本体２９１１、表示部２９１２、スイッチ２９１３、操作キー２９１４、スピーカー部２９１５、半導体集積回路２９１６等を含む。表示部２９１２はタッチパネルとして様々な入力や操作が可能である。なお、ここでは図示しないが、携帯型のコンピュータの温度上昇を抑える冷却機能や、赤外線ポートや、高周波回路などの通信機能を具備している。

人の腕２９１０に触れても違和感を感じないように人の腕と触れる部分はプラスチックなどのフィルムで覆われていることが好ましい。従って、プラスチック基板上に半導体集積回路２９１６（メモリやＣＰＵなど）、および表示部２９１２を形成することが望ましい。また、人の腕２９１０に沿って本体２９１１の外形を湾曲させてもよい。本発明は、多値情報を記憶することができ、単位面積当たりの容量が大きい記憶回路をフレキシブルな樹脂基板上に形成して半導体集積回路２９１６の一部に用い、フレキシブル化された携帯型のコンピュータを実現できる。

また、本発明の記憶回路を、携帯型のコンピュータに内蔵されている半導体集積回路２９１６（メモリやＣＰＵや高周波回路など）、およびスピーカー部２９１５の制御回路などに適用し、実装部品が削減された携帯型のコンピュータを実現することができる。例えば、本実施の形態１に示したようにメモリとアンテナを同一基板上に集積させることで、携帯型のコンピュータは、リーダライタ装置と無線で通信を行うことができる。また、本発明の多値情報を記憶することができるメモリセルを複数有し、単位面積当たりの容量が大きい記憶回路は、製造コストが低減できるため、携帯型のコンピュータを安価で提供することができる。

また、本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、または実施の形態５と自由に組み合わせることが可能である。

（実施の形態７）
本発明により、多値情報を記憶することができるメモリセルを複数有し、無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１８（Ａ）参照）、包装用容器類（包装紙やボトル等、図１８（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１８（Ｂ）参照）、乗物類（自転車等、図１８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１８（Ｅ）、図１８（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置９１０は、プリント基板に実装する、表面に貼る、または埋め込むなどして、物品に固定される。例えば、本なら紙に埋め込む、または有機樹脂からなるパッケージなら当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置９１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置９１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。

また、本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形態５、または実施の形態６と自由に組み合わせることが可能である。

本発明は、メモリ素子の電極を精密に加工することで複数のメモリセルにおける書き込み電圧のバラツキや読み取り電圧のバラツキを低減することができ、量産工程において高い歩留まりを達成することができる。

本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 本発明の半導体装置の作製工程を示す図。 実施の形態２の半導体装置の作製工程を示す図。 実施の形態２の半導体装置の作製工程を示す図。 実施の形態２の半導体装置の作製工程を示す図。 実施の形態２の半導体装置の作製工程を示す図。 実施の形態３の半導体装置の作製工程を示す図。 実施の形態３の半導体装置の作製工程を示す図。 実施の形態４の半導体装置の作製工程を示す図。 実施の形態４の半導体装置の作製工程を示す図。 実施の形態２の半導体装置の断面図および上面図。 実施の形態５の半導体装置の作製工程を示す図。 実施の形態５の半導体装置の作製工程を示す図。 本発明の半導体装置の構成例及びそれを有する電子機器を説明する図。 本発明の半導体装置を有する電子機器を説明する図。 本発明の半導体装置の使用形態について説明する図。

符号の説明

２０１ メモリ素子領域
２０２ 制御回路部
４０１ ガラス基板
４０２ 剥離層
４０３ 絶縁層
４０４ 島状の半導体層
４０５ ゲート絶縁層
４０６ ゲート電極層
４０７ 不純物領域
４０８ 材料層
４０９ 絶縁層（サイドウォール）
４１０ 第１の不純物領域
４１１ 第２の不純物領域
４１４ａ 第１の絶縁層
４１４ｂ 第２の絶縁層
４１４ｃ 第３の絶縁層
４１５ 導電層
４１６ 絶縁層
４１７ 導電層
４１８ 隔壁
４１９ 電極
４２０ 対向電極
４２１ 絶縁層
４２６ メモリ素子
４３０ アンテナ
４４０ 樹脂基板
４４１ エッチング剤
４４２ 樹脂基板
６１１ 電源回路
６１２ クロック発生回路
６１３ データ復調／変調回路
６１４ 制御回路
６１５ インターフェイス回路
６１６ 記憶回路
６１７ データバス
６１８ アンテナ（アンテナコイル）
６１９ リーダライタ
６２０ 半導体装置
６２１ センサ
６２２ センサ回路
７００ 筐体
７０１ パネル
７０２ ハウジング
７０３ プリント配線基板
７０４ 操作ボタン
７０５ バッテリ
７０６ 筐体
７０８ 接続フィルム
７０９ 画素領域
９０１ 開口部
９０２ 開口部
９０３ 導電層
９０４ 導電層
９０５ 開口部
９０６ 開口部
９０７ 開口部
９１０ 半導体装置
９１１ 導電層
９１２ 導電層
９１３ 導電層
９１４ 開口部
９１５ 開口部
９１６ 開口部
９１９ コンタクトホール
９２０ コンタクトホール
９２１ コンタクトホール
２９０１ 本体
２９０２ 操作キー
２９０３ 表示部
２９０４ 接続コード
２９０５ スピーカー部
２９０６ 操作キー
２９０７ 記憶媒体
２９１０ 人の腕
２９１１ 本体
２９１２ 表示部
２９１３ スイッチ
２９１４ 操作キー
２９１５ スピーカー部
２９１６ 半導体集積回路

Claims (10)

1. 絶縁表面上に第１の電極と、該第１の電極上に材料層と、該材料層上に第２の電極とを有する第１の記憶素子と、
   前記第１の記憶素子と隣り合う位置に第２の記憶素子を有し、
   前記第１の記憶素子と前記第２の記憶素子は、電気抵抗の変化する電圧値が異なり、
   前記第１の記憶素子の第２の電極は、前記第２の記憶素子と共通であり、
   前記第１の記憶素子と前記第２の記憶素子は、同じ薄膜トランジスタに電気的に接続していることを特徴とする半導体装置。
2. 絶縁表面上に第１の電極と、該第１の電極上に隔壁と、該隔壁及び前記第１の電極上に材料層と、該材料層上に第２の電極とを有し、
   前記第１の電極上の第１の領域と、前記第１の電極の端部上の第２の領域との間に隔壁が設けられ、
   前記第１の領域は、少なくとも前記第１の電極、前記材料層、及び前記第２の電極が重なり、
   前記第２の領域は、少なくとも前記材料層及び第２の電極が重なることを特徴とする半導体装置。
3. 絶縁表面上に第１の電極と、該第１の電極上に隔壁と、該隔壁及び前記第１の電極上に材料層と、該材料層上に第２の電極とを有し、
   前記第１の電極は２以上の積層であり、
   前記第１の電極上に第１の領域と、
   前記第１の電極の最下層の端部と材料層とが重なる第２の領域と、
   前記第１の電極の積層のうちの最上層の端部と材料層とが重なる第３の領域とを有し、
   前記第１の領域、前記第２の領域、及び前記第３の領域の間に隔壁がそれぞれ設けられ、
   前記第１の領域は、少なくとも前記第１の電極、前記材料層、及び前記第２の電極が重なり、
   前記第２の領域は、少なくとも前記材料層及び第２の電極が重なり、
   前記第１の電極の最下層の端部と前記最上層の端部は異なる位置であることを特徴とする半導体装置。
4. 請求項２または請求項３において、前記半導体装置は、さらに絶縁表面上に薄膜トランジスタを有し、前記第１の電極は、前記薄膜トランジスタと電気的に接続していることを特徴とする半導体装置。
5. 請求項２または請求項３において、前記半導体装置は、さらに絶縁表面上に薄膜トランジスタと、アンテナとを有し、前記第１の電極は、前記薄膜トランジスタと電気的に接続し、前記薄膜トランジスタを含む回路は、前記アンテナと電気的に接続していることを特徴とする半導体装置。
6. 複数のメモリセルを有する半導体装置であり、
   一つのメモリセルは、第１の記憶素子と第２の記憶素子を有し、
   前記第１の記憶素子及び前記第２の記憶素子は、共通の第１の電極と、共通の第２の電極と、第１の電極と第２の電極の間に共通な材料層と、を有し、
   少なくとも第１の記憶素子における第１の電極の形状の一部を、第２の記憶素子における第１の電極の形状と異ならせることを特徴とする半導体装置。
7. 請求項１乃至６のいずれか一において、前記第１の電極は、膜厚の異なる部分を有し、少なくとも１つの段差を有することを特徴とする半導体装置。
8. 請求項１乃至６のいずれか一において、前記第１の電極は、膜厚の異なる部分を有し、少なくとも２つの異なるテーパー角を有する側面を有することを特徴とする半導体装置。
9. 請求項１乃至８のいずれか一において、前記第１の電極上の複数の領域で一つのメモリセルを構成し、一つのメモリセルは複数ビットを記憶できることを特徴とする半導体装置。
10. 請求項１乃至９のいずれか一において、前記材料層は、有機化合物を含むことを特徴とする半導体装置。

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