KR20180138116A - 평면형 메모리 셀을 갖는 3차원 메모리용 수직 선택기 - Google Patents

평면형 메모리 셀을 갖는 3차원 메모리용 수직 선택기 Download PDF

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Abstract

비휘발성 메모리를 위한 장치, 시스템, 및 방법이 개시된다. 평면형 비휘발성 메모리 셀의 복수의 층이 3차원 메모리 어레이를 형성한다. 복수의 워드 라인이 평면형 비휘발성 메모리 셀에 커플링된다. 워드 라인은 메모리 셀의 층을 수평으로 가로질러 연장할 수도 있다. 복수의 선택기 열이 평면형 비휘발성 메모리 셀에 커플링된다. 선택기 열은 메모리 셀의 층을 관통하여 수직으로 연장하고, 하나 이상의 동심 선택층에 의해 둘러싸인 중앙 도전체를 포함할 수도 있다. 하나 이상의 선택층은, 전압이 임계치를 만족시킨 것에 응답하여, 워드 라인과 중앙 도전체 사이에서, 전류가 셀을 거치는 것을 허용할 수도 있다.

Description

평면형 메모리 셀을 갖는 3차원 메모리용 수직 선택기{VERTICAL SELECTOR FOR THREE-DIMENSIONAL MEMORY WITH PLANAR MEMORY CELLS}
본 개시내용은 다양한 실시예에서, 비휘발성 메모리에 관한 것이며, 더 구체적으로는 비휘발성 메모리용 선택기에 관한 것이다.
다양한 유형의 메모리 디바이스가 메모리 셀의 2차원 또는 3차원 어레이 내에 데이터를 저장한다. 메모리 셀의 물리적 및/또는 전기적 특성은 데이터를 기입(write)하도록 변경되고, 데이터를 판독(read)하도록 감지될 수도 있다. 예를 들어, 워드 라인(word line)이 셀의 행(row)에 커플링되고, 비트 라인(bit line)이 셀의 열(column)에 커플링되는 2차원 어레이에서, 셀로부터의 데이터의 판독은 워드 라인에 판독 전압을 인가하는 것, 및 비트 라인에서의 전류 또는 전압을 감지하여, 셀의 상태를 결정하는 것을 수반할 수도 있다. 그러나, 비트 라인 전압 또는 전류는 또한 어레이 내의 다른 셀을 거치는 "잠입 전류(sneak current)"에 의해 영향을 받을 수도 있다. 잠입 전류는 기입 연산 중에 이웃하는 셀 내의 데이터를 교란하고, 판독 연산의 신뢰성을 감소시키고, 메모리 디바이스의 전체 전력 소비를 증가(및 발열)시킬 수도 있다. 이에 따라, 특정 메모리 디바이스는, 미선택된 셀을 거치는 누설 전류를 제한하는 트랜지스터, 제너 다이오드(Zener diode) 등과 같은 스위칭 또는 선택 구성요소를 포함할 수도 있다. 그러나, 3차원 어레이에 있어서, 메모리 셀의 다중 층을 위한 선택 구성요소를 제공하는 것은 제조의 시간 및 비용을 상당히 증가시킬 수도 있다.
비휘발성 메모리용 장치가 제시된다. 일 실시예에서, 평면형 비휘발성 메모리 셀의 복수의 층이 3차원 메모리 어레이를 형성한다. 특정 실시예에서, 복수의 워드 라인이 평면형 비휘발성 메모리 셀에 커플링된다. 다른 실시예에서, 워드 라인은 메모리 셀의 층을 수평으로 가로질러 연장한다. 일 실시예에서, 복수의 선택기 열이 평면형 비휘발성 메모리 셀에 커플링된다. 특정 실시예에서, 선택기 열은 메모리 셀의 층을 관통하여 수직으로 연장한다. 다른 실시예에서, 선택기 열은 하나 이상의 동심 선택층에 의해 둘러싸인 중앙 도전체를 포함한다. 특정 실시예에서, 하나 이상의 선택층은, 전압이 임계치를 만족시킨 것에 응답하여, 워드 라인과 중앙 도전체 사이에서, 전류가 셀을 거치는 것을 허용할 수도 있다.
비휘발성 메모리용 시스템이 제시된다. 시스템은, 일 실시예에서, 비휘발성 메모리 요소를 포함한다. 일 실시예에서, 비휘발성 메모리 요소는 평면형 자기 터널 접합부의 복수의 층을 포함한다. 다른 실시예에서, 자기 터널 접합부는 3차원 비휘발성 메모리 어레이의 메모리 셀일 수도 있다. 특정 실시예에서, 비휘발성 메모리 요소는 메모리 셀에 커플링된 복수의 워드 라인을 포함한다. 다른 실시예에서, 워드 라인은 자기 터널 접합부의 층을 수평으로 가로질러 연장한다. 일 실시예에서, 비휘발성 메모리 요소는 메모리 셀에 커플링된 복수의 선택기 필라(pillar)를 포함한다. 특정 실시예에서, 선택기 필라는 자기 터널 접합부의 층을 관통하여 수직으로 연장한다. 다른 실시예에서, 선택기 필라는 수직 금속 접속부 및 하나 이상의 수직 선택층을 포함한다. 특정 실시예에서, 하나 이상의 선택층은, 전압이 임계치를 만족시키는 것을 실패한 것에 응답하여, 워드 라인과 수직 금속 접속부 사이에서, 전류가 셀을 거치는 것을 제한할 수도 있다. 일 실시예에서, 비휘발성 메모리 요소는 선택기 필라에 커플링된 복수의 비트 라인을 포함한다. 다른 실시예에서, 비휘발성 메모리 요소는 워드 라인 전압 및 비트 라인 전압을 제어함으로써 판독 연산 및 기입 연산을 수행하는 제어기를 포함한다.
장치는 다른 실시예에서, 평면형 자기저항 메모리 셀의 3차원 어레이 내에 데이터를 저장하기 위한 수단을 포함한다. 특정 실시예에서, 장치는 워드 라인 전압을 메모리 셀에 커플링하기 위한 수단을 포함한다. 다른 실시예에서, 장치는 메모리 셀을 거치는 전류를 선택적으로 허용하기 위한 수단을 포함한다. 특정 실시예에서, 전류를 선택적으로 허용하기 위한 수단은 데이터를 저장하기 위한 수단의 다중 층을 관통하여 수직으로 연장할 수도 있다.
더 구체적인 설명이 첨부 도면에 도시되어 있는 특정 실시예를 참조하여 이하에 포함된다. 이들 도면은 단지 본 개시내용의 특정 실시예를 도시하는 것이고 따라서 그 범주의 한정으로 고려되지 않아야 한다는 것을 이해하여, 본 개시내용은 첨부 도면의 사용을 통해 부가의 특이성 및 상세로 설명되고 기술된다.
도 1은 3차원 메모리를 포함하는 시스템의 일 실시예의 개략 블록도.
도 2는 3차원 메모리 다이의 일 실시예를 도시하고 있는 개략 블록도.
도 3은 3차원 메모리 어레이의 일 실시예를 도시하고 있는 사시도.
도 4는 3차원 메모리 어레이의 다른 실시예를 도시하고 있는 사시도.
도 5는 일 실시예에서, 평면형 비휘발성 메모리 셀 및 선택기 열을 도시하고 있는 단면도.
도 6은 3차원 메모리 어레이의 일 실시예를 도시하고 있는 평면도.
도 7은 3차원 메모리 어레이의 다른 실시예를 도시하고 있는 평면도.
도 8은 3차원 메모리 어레이의 다른 실시예를 도시하고 있는 평면도.
도 9는 3차원 메모리 어레이를 제조하기 위한 방법의 일 실시예를 도시하고 있는 개략 흐름도.
본 개시내용의 양태는 장치, 시스템, 방법, 또는 컴퓨터 프로그램 제품으로서 구체화될 수도 있다. 이에 따라, 본 개시내용의 양태는 완전 하드웨어 실시예, 완전 소프트웨어 실시예(펌웨어, 상주 소프트웨어, 마이크로코드 등을 포함함) 또는 본 명세서에 모두 일반적으로 "회로", "모듈", "장치", 또는 "시스템"이라 칭할 수도 있는 소프트웨어 및 하드웨어 양태를 조합하는 실시예의 형태를 취할 수도 있다. 더욱이, 본 개시내용의 양태는 컴퓨터 판독가능 및/또는 실행가능 프로그램 코드를 저장하는 하나 이상의 비일시적 컴퓨터 판독가능 저장 매체 내에 구체화되는 컴퓨터 프로그램 제품의 형태를 취할 수도 있다.
본 명세서에 설명된 많은 기능 유닛들은, 이들의 구현 독립성을 더 구체적으로 강조하기 위해, 모듈로서 표기되어 있다. 예를 들어, 모듈은 맞춤형 VLSI 회로 또는 게이트 어레이를 포함하는 하드웨어 회로, 논리칩, 트랜지스터, 또는 다른 개별 구성요소와 같은 기성품 반도체로서 구현될 수도 있다. 모듈은 또한 필드 프로그램가능 게이트 어레이, 프로그램가능 어레이 로직, 프로그램가능 논리 디바이스 등과 같은 프로그램가능 하드웨어 디바이스에서 구현될 수도 있다.
모듈은 또한 다양한 유형의 프로세서에 의한 실행을 위해 적어도 부분적으로 소프트웨어에서 구현될 수도 있다. 실행가능 코드의 식별된 모듈은 예를 들어, 예로서 객체, 절차, 또는 함수로서 편성될 수도 있는 컴퓨터 명령어의 하나 이상의 물리적 또는 논리적 블록을 포함할 수도 있다. 그럼에도 불구하고, 식별된 모듈의 실행가능 파일은 물리적으로 함께 배치될 필요는 없지만, 함께 논리적으로 결합될 때, 모듈을 포함하고 모듈을 위한 언급된 목적을 성취하는 상이한 장소에 저장된 이종 명령어를 포함할 수도 있다.
실제로, 실행가능 코드의 모듈은 단일의 명령어, 또는 다중 명령어를 포함할 수도 있고, 심지어 상이한 다중 코드 세그먼트에 걸쳐, 상이한 프로그램 사이에, 다중 메모리 디바이스 등을 가로질러 분배될 수도 있다. 모듈 또는 모듈의 부분이 소프트웨어에 구현되는 경우에, 소프트웨어 부분은 하나 이상의 컴퓨터 판독가능 및/또는 실행가능 저장 매체 상에 저장될 수도 있다. 하나 이상의 컴퓨터 판독가능 저장 매체의 임의의 조합이 이용될 수도 있다. 컴퓨터 판독가능 저장 매체는 예를 들어, 이들에 한정되는 것은 아니지만, 전자, 자기, 광학, 전자기, 적외선, 또는 반도체 시스템, 장치, 또는 디바이스, 또는 이들의 임의의 적합한 조합을 포함할 수도 있지만, 전파 신호를 포함하지 않을 것이다. 본 명세서의 맥락에서, 컴퓨터 판독가능 및/또는 실행가능 저장 매체는 명령어 실행 시스템, 장치, 프로세서, 또는 디바이스에 의해 또는 이들과 관련하여 사용을 위한 프로그램을 포함하거나 저장할 수도 있는 임의의 유형적 및/또는 비일시적 매체일 수도 있다.
본 개시내용의 양태를 위한 연산을 수행하기 위한 컴퓨터 프로그램 코드는 파이썬(Python), 자바(Java), 스몰토크(Smalltalk), C++, C#, 오브젝티브 C(Objective C) 등과 같은 객체 지향성 프로그래밍 언어, "C" 프로그래밍 언어와 같은 통상의 절차성 프로그래밍 언어, 스크립팅 프로그래밍 언어, 및/또는 다른 유사한 프로그래밍 언어를 포함하여, 하나 이상의 프로그래밍 언어의 임의의 조합으로 기입될 수도 있다. 프로그램 코드는 사용자의 컴퓨터 중 하나 이상에서 그리고/또는 데이터 네트워크를 거쳐 원격 컴퓨터 또는 서버 등에서 부분적으로 또는 완전히 실행될 수도 있다.
구성요소는 본 명세서에 사용될 때, 유형적, 물리적, 비일시적 디바이스를 포함한다. 예를 들어, 구성요소는 맞춤형 VLSI 회로, 게이트 어레이, 또는 다른 집적 회로를 포함하는 하드웨어 논리 회로; 논리칩, 트랜지스터, 또는 다른 개별 디바이스와 같은 기성품 반도체; 및/또는 다른 기계적 또는 전기적 디바이스로서 구현될 수도 있다. 구성요소는 또한 필드 프로그램가능 게이트 어레이, 프로그램가능 어레이 로직, 프로그램가능 논리 디바이스 등과 같은 프로그램가능 하드웨어 디바이스에서 구현될 수도 있다. 구성요소는 인쇄 회로 기판(printed circuit board: PCB) 등의 전기 라인을 통해 하나 이상의 다른 구성요소와 전기 통신하는, 하나 이상의 실리콘 집적 회로 디바이스(예를 들어, 칩, 다이, 다이 평면, 패키지) 또는 다른 개별 전기 디바이스를 포함할 수도 있다. 본 명세서에 설명된 각각의 모듈은 특정 실시예에서, 대안적으로 구성요소에 의해 구체화되거나 구성요소로서 구현될 수도 있다.
회로는 본 명세서에 사용될 때, 전류를 위한 하나 이상의 경로를 제공하는 하나 이상의 전기 및/또는 전자 구성요소의 세트를 포함한다. 특정 실시예에서, 회로가 폐루프이도록, 회로는 전류를 위한 복귀 경로를 포함할 수 있다. 그러나, 다른 실시예에서, 전류를 위한 복귀 경로를 포함하지 않는 구성요소의 세트를 회로(예를 들어, 개루프)라고 칭할 수도 있다. 예를 들어, 집적 회로는 집적 회로가 접지(전류를 위한 복귀 경로)에 커플링되는지 여부에 무관하게 회로라 칭할 수도 있다. 다양한 실시예에서, 회로는 집적 회로의 부분, 집적 회로, 집적 회로의 세트, 집적 회로 디바이스를 갖거나 갖지 않는 비집적 전기 및/또는 전기 구성요소의 세트 등을 포함할 수도 있다. 일 실시예에서, 회로는 맞춤형 VLSI 회로, 게이트 어레이, 논리 회로, 또는 다른 집적 회로; 논리칩, 트랜지스터, 또는 다른 개별 디바이스와 같은 기성품 반도체; 및/또는 다른 기계적 또는 전기적 디바이스를 포함할 수도 있다. 회로는 또한 필드 프로그램가능 게이트 어레이, 프로그램가능 어레이 로직, 프로그램가능 논리 디바이스 등과 같은 프로그램가능 하드웨어 디바이스 내의 합성 회로로서(예를 들어, 펌웨어, 넷리스트 등으로서) 구현될 수도 있다. 회로는 인쇄 회로 기판(PCB) 등의 전기 라인을 통해 하나 이상의 다른 구성요소와 전기 통신하는, 하나 이상의 실리콘 집적 회로 디바이스(예를 들어, 칩, 다이, 다이 평면, 패키지) 또는 다른 개별 전기 디바이스를 포함할 수도 있다. 본 명세서에 설명된 각각의 모듈은 특정 실시예에서, 회로에 의해 구체화되거나 회로로서 구현될 수도 있다.
본 명세서 전체에 걸쳐 "일 실시예", "실시예", 또는 유사한 언어의 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 구문 "일 실시예에서", "실시예에서" 및 유사한 언어의 출현은, 모두 동일한 실시예를 언급할 수도 있지만, 반드시 그러한 것은 아니고, 명백히 달리 지시되지 않으면 "모든 실시예는 아닌 하나 이상의 실시예"를 의미한다. 용어 "구비하는", "포함하는", "갖는" 및 그 변형은, 명백히 달리 지시되지 않으면 "포함하지만 이에 한정되는 것은 아닌"을 의미한다. 아이템의 열거된 리스트는, 명백히 달리 지시되지 않으면 임의의 또는 모든 아이템이 서로 배제적이고 그리고/또는 서로 포함적인 것을 암시하는 것은 아니다. 단수 형태의 용어는 또한 명백히 달리 지시되지 않으면 "하나 이상"을 칭한다.
본 개시내용의 양태가 본 개시내용의 실시예에 따른 방법, 장치, 시스템, 및 컴퓨터 프로그램 제품의 개략 흐름도 및/또는 개략 블록도를 참조하여 이하에 설명된다. 개략 흐름도 및/또는 개략 블록도의 각각의 블록, 및 개략 흐름도 및/또는 개략 블록도 내의 블록의 조합은 컴퓨터 프로그램 명령어에 의해 구현될 수 있다는 것이 이해될 수 있을 것이다. 이들 컴퓨터 프로그램 명령어는 머신을 생성하도록 컴퓨터의 프로세서 또는 다른 프로그램가능 데이터 프로세싱 장치에 제공될 수도 있어, 프로세서 또는 다른 프로그램가능 데이터 프로세싱 장치를 거쳐 실행하는 명령어가 개략 흐름도 및/또는 개략 블록도 블록 또는 블록들 내에 지정된 기능 및/또는 동작을 구현하기 위한 수단을 생성하게 된다.
몇몇 대안적인 구현예에서, 블록 내에 언급된 기능은 도면에 언급된 순서 외로 발생할 수도 있다는 것이 또한 주목되어야 한다. 예를 들어, 연속적으로 도시되어 있는 2개의 블록은 실제로, 실질적으로 동시에 실행될 수도 있고, 또는 블록은 때때로 수반된 기능성에 따라, 역순으로 실행될 수도 있다. 예시되어 있는 도면의 하나 이상의 블록, 또는 그 부분에 기능, 논리, 또는 효과가 등가인 다른 단계 및 방법이 고려될 수도 있다. 다양한 화살표 유형 및 라인 유형이 흐름도 및/또는 블록도에 채용될 수도 있지만, 이들은 대응 실시예의 범주를 한정하는 것은 아니라는 것이 이해된다. 예를 들어, 화살표는 도시된 실시예의 열거된 단계들 사이의 미지정된 기간의 대기 또는 모니터링 주기를 지시할 수도 있다.
이하의 상세한 설명에서, 그 부분을 형성하는 첨부 도면을 참조한다. 상기 요약 설명은 단지 예시적인 것이고, 결코 한정이 되도록 의도된 것은 아니다. 전술된 예시적인 양태, 실시예, 및 특징에 추가하여, 추가의 양태, 실시예, 및 특징이 도면 및 이하의 상세한 설명을 참조하여 명백해질 것이다. 각각의 도면에서 요소의 설명은 이전의 도면의 요소를 참조할 수도 있다. 유사한 도면 부호는 유사한 요소의 대안적인 실시예를 포함하여, 도면 내의 유사한 요소를 나타낼 수도 있다.
도 1은 3차원 메모리(150)를 포함하는 시스템(100)을 도시하고 있다. 도시된 실시예에서, 시스템은 컴퓨팅 디바이스(110)를 포함한다. 다양한 실시예에서, 컴퓨팅 디바이스(110)는 전자 데이터에 대한 산술 또는 논리 연산을 수행함으로써 컴퓨팅이 가능한 임의의 전자 디바이스를 칭할 수도 있다. 예를 들어, 컴퓨팅 디바이스(110)는 서버, 워크스테이션, 데스크탑 컴퓨터, 랩탑 컴퓨터, 태블릿, 스마트폰, 다른 전자 디바이스용 제어 시스템, 네트워크 접속형 저장 디바이스, 저장 영역 네트워크 상의 블록 디바이스, 라우터, 네트워크 스위치 등일 수도 있다. 특정 실시예에서, 컴퓨팅 디바이스(110)는 컴퓨팅 디바이스(110)로 하여금 본 명세서에 개시된 방법 중 하나 이상의 단계를 수행하게 하도록 구성된 컴퓨터 판독가능 명령어를 저장하는 비일시적 컴퓨터 판독가능 저장 매체를 포함할 수도 있다.
도시된 실시예에서, 컴퓨팅 디바이스(110)는 프로세서(115), 메모리(130), 및 저장 장치(140)를 포함한다. 다양한 실시예에서, 프로세서(115)는 컴퓨팅 디바이스에 의해 수행된 산술 또는 논리 연산을 수행하는 임의의 전자 요소를 칭할 수도 있다. 예를 들어, 일 실시예에서, 프로세서(115)는 저장된 프로그램 코드를 실행하는 범용 프로세서일 수도 있다. 다른 실시예에서, 프로세서(115)는 메모리(130) 및/또는 저장 장치(140)에 의해 저장된 데이터에 대해서 동작하는 필드 프로그램가능 게이트 어레이(field-programmable gate array: FPGA), 응용 주문형 집적 회로(application-specific integrated circuit: ASIC) 등일 수도 있다. 특정 실시예에서, 프로세서(115)는 저장 디바이스(예를 들어, 저장 영역 네트워크 상의), 네트워킹 디바이스 등을 위한 제어기일 수도 있다.
도시된 실시예에서, 프로세서(115)는 캐시(120)를 포함한다. 다양한 실시예에서, 캐시(120)는 프로세서(115)에 의한 사용을 위해 데이터를 저장할 수도 있다. 특정 실시예에서, 캐시(120)는 메모리(130)보다 소형이고 고속일 수도 있고, 메모리(130) 등의 빈번하게 사용된 장소 내에 데이터를 복제할 수도 있다. 특정 실시예에서, 프로세서(115)는 복수의 캐시(120)를 포함할 수도 있다. 다양한 실시예에서, 캐시(120)는 정적 랜덤 액세스 메모리(static random access memory: SRAM)(122), 3차원 메모리(150) 등과 같은, 데이터를 저장하기 위한 하나 이상의 유형의 메모리 매체를 포함할 수도 있다. 예를 들어, 일 실시예에서, 캐시(120)는 SRAM(122)을 포함할 수도 있다. 다른 실시예에서, 캐시(120)는 3차원 메모리(150)를 포함할 수도 있다. 특정 실시예에서, 캐시(120)는 SRAM(122), 3차원 메모리(150), 및/또는 다른 메모리 매체 유형의 조합을 포함할 수도 있다.
메모리(130)는, 일 실시예에서, 메모리 버스(135)에 의해 프로세서(115)에 커플링된다. 특정 실시예에서, 메모리(130)는 프로세서(115)에 의해 직접 어드레스가능한(addressable) 데이터를 저장할 수도 있다. 다양한 실시예에서, 메모리(130)는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)(132), 3차원 메모리(150) 등과 같은, 데이터를 저장하기 위한 하나 이상의 유형의 메모리 매체를 포함할 수도 있다. 예를 들어, 일 실시예에서, 메모리(130)는 DRAM(132)을 포함할 수도 있다. 다른 실시예에서, 메모리(130)는 3차원 메모리(150)를 포함할 수도 있다. 특정 실시예에서, 메모리(130)는 DRAM(132), 3차원 메모리(150), 및/또는 다른 메모리 매체 유형의 조합을 포함할 수도 있다.
저장 장치(140)는 일 실시예에서, 저장 장치 버스(145)에 의해 프로세서(115)에 커플링된다. 특정 실시예에서, 저장 장치 버스(145)는 주변 장치 상호접속 익스프레스(peripheral component interconnect express: PCI Express 또는 PCIe) 버스, 직렬 어드밴스드 테크놀로지 어태치먼트(serial Advanced Technology Attachment: SATA) 버스, 병렬 어드밴스드 테크놀로지 어태치먼트(parallel Advanced Technology Attachment: PATA) 버스, 소형 컴퓨터 시스템 인터페이스(small computer system interface: SCSI) 버스, 파이어와이어(FireWire) 버스, 파이버 채널(Fibre Channel) 접속, 범용 직렬 버스(Universal Serial Bus: USB), PCIe 어드밴스드 스위칭(PCIe Advanced Switching: PCIe-AS) 버스 등과 같은, 컴퓨팅 디바이스(110)의 주변 버스일 수도 있다. 다양한 실시예에서, 저장 장치(140)는 프로세서(115)에 의해 직접 어드레스가능하지 않지만, 하나 이상의 저장 장치 제어기를 거쳐 액세스될 수도 있는 데이터를 저장할 수도 있다. 특정 실시예에서, 저장 장치(140)는 메모리(130)보다 대형일 수도 있다. 다양한 실시예에서, 저장 장치(140)는 하드 디스크 드라이브, NAND 플래시 메모리(142), 3차원 메모리(150) 등과 같은, 데이터를 저장하기 위한 하나 이상의 유형의 저장 매체를 포함할 수도 있다. 예를 들어, 일 실시예에서, 저장 장치(140)는 NAND 플래시 메모리(142)를 포함할 수도 있다. 다른 실시예에서, 저장 장치(140)는 3차원 메모리(150)를 포함할 수도 있다. 특정 실시예에서, 저장 장치(140)는 NAND 플래시 메모리(142), 3차원 메모리(150), 및/또는 다른 저장 매체 유형의 조합을 포함할 수도 있다.
다양한 실시예에서, 3차원 메모리(150)는 캐시(120), 메모리(130), 저장 장치(140), 및/또는 데이터를 저장하는 다른 구성요소 내에 데이터를 저장하는 데 사용될 수도 있다. 예를 들어, 도시된 실시예에서, 컴퓨팅 디바이스(110)는 캐시(120), 메모리(130), 및 저장 장치(140) 내에 3차원 메모리(150)를 포함한다. 다른 실시예에서, 컴퓨팅 디바이스(110)는 메모리(130)용 3차원 메모리(150)를 사용할 수도 있고, 캐시(120) 또는 저장 장치(140)용 다른 유형의 메모리 또는 저장 매체를 사용할 수도 있다. 역으로, 다른 실시예에서, 컴퓨팅 디바이스(110)는 저장 장치(140)용 3차원 메모리(150)를 사용할 수도 있고, 캐시(120) 및 메모리(130)용 다른 유형의 메모리 매체를 사용할 수도 있다. 부가적으로, 몇몇 유형의 컴퓨팅 디바이스(110)는, 메모리(130)가 비휘발성이면 (예를 들어, 마이크로제어기 내에) 저장 장치(140)가 없는 메모리(130)를 포함할 수도 있고, 특수화된 프로세서(115)용 캐시(120)가 없는 메모리(130) 등을 포함할 수도 있다. 캐시(120), 메모리(130), 및/또는 저장 장치(140)의 다양한 조합, 및 캐시(120), 메모리(130), 저장 장치(140), 및/또는 다른 응용의 3차원 메모리(150)의 사용이 본 개시내용의 관점에서 명백할 것이다.
다양한 실시예에서, 3차원 메모리(150)는 하나 이상의 인쇄 회로 기판, 저장 장치 하우징, 및/또는 다른 기계적 및/또는 전기적 지지 구조체 상에 배치된, 메모리 셀의 다중 층을 갖는 3차원 메모리 어레이를 포함하는 하나 이상의 칩, 패키지, 다이, 또는 다른 집적 회로 디바이스를 포함할 수도 있다. 예를 들어, 하나 이상의 듀얼 인라인 메모리 모듈(dual inline memory modules: DIMMs), 하나 이상의 확장 카드 및/또는 도터 카드(daughter cards), 솔리드 스테이트 드라이브(solid-state-drive: SSD) 또는 다른 저장 디바이스, 및/또는 다른 메모리 및/또는 저장 장치 폼팩터(form factor)는 3차원 메모리(150)를 포함할 수도 있다. 3차원 메모리(150)는 컴퓨팅 디바이스(110)의 마더보드와 일체화되고 그리고/또는 마더보드 상에 장착되고, 컴퓨팅 디바이스(110)의 포트 및/또는 슬롯 내에 설치되고, 상이한 컴퓨팅 디바이스(110) 및/또는 네트워크 상의 전용 저장 기기 상에 설치되고, 외부 버스 등을 거쳐 컴퓨팅 디바이스(110)와 통신할 수도 있다.
3차원 메모리(150)는 다양한 실시예에서, 하나 이상의 메모리 다이를 포함할 수도 있다. 메모리 다이는 3차원 메모리 어레이 내의 메모리 셀의 다중 층을 포함할 수도 있다. 다양한 실시예에서, 3차원 메모리는 자기저항 RAM(magnetoresistive RAM: MRAM), 상 변화 메모리(phase change memory: PCM), 저항성 RAM(resistive RAM: ReRAM), NOR 플래시 메모리, NAND 플래시 메모리, 실리콘-산화물-질화물-산화물-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon: SONOS) 메모리 등을 포함할 수도 있다. 컴퓨팅 디바이스(110)와 함께 사용을 위한 다양한 유형의 3차원 메모리(150)가 본 개시내용의 관점에서 명백할 것이다.
특정 실시예에서, 3차원 메모리(150)는 3차원 어레이를 형성하는 복수의 평면형 메모리 셀, 층을 수평으로 가로질러(예를 들어, 평면 내에서) 연장하는 복수의 워드 라인, 및 복수의 층을 관통하여 수직으로 연장하는 복수의 선택기 열 또는 필라를 포함할 수도 있다. 다른 실시예에서, 선택기 열 또는 필라는 메모리 셀에 커플링될 수도 있고, 하나 이상의 동심 선택층에 의해 둘러싸인 중앙 도전체를 포함할 수도 있다. 다양한 실시예에서, 하나 이상의 선택층은, 전압이 임계치를 만족시킨 것에 응답하여, 워드 라인과 중앙 도전체 사이에서, 전류가 셀을 거치는 것을 허용할 수도 있다. 특정 실시예에서, 평면형 메모리 셀의 복수의 층을 관통하여 연장하는 선택기 열 또는 필라는 다른 셀을 거치는 누설 전류를 제한함으로써 개별 메모리 셀로의 판독 또는 그로부터의 기입을 용이하게 할 수도 있다. 부가적으로, 다른 실시예에서, 복수의 층을 관통하여 연장하는 선택기 필라 또는 열을 형성하는 것은 메모리 셀 층과 교번하는 개별층 내에 선택기 디바이스를 형성하는 것에 비교하여 제조를 단순화할 수도 있다. 선택기 열 또는 필라를 포함하는 3차원 메모리(150)는 도 2 내지 도 9를 참조하여 이하에 더 상세히 설명된다.
도 2는 3차원 메모리 다이(150)의 일 실시예를 도시하고 있다. 3차원 메모리 다이(150)는 도 1을 참조하여 설명된 3차원 메모리(150)와 실질적으로 유사할 수도 있다. 3차원 메모리 다이(150)는, 도시된 실시예에서, 메모리 셀의 다중 층을 포함하는 3차원 메모리 어레이(200), 행/층 회로(202), 열 회로(204), 및 다이 제어기(206)를 포함한다.
다양한 실시예에서, 3차원 메모리 다이(150)는 데이터 저장 장치용 메모리 셀의 코어 어레이(200), 및 어레이(200)와 통신하기 위한 주변 구성요소[예를 들어, 행/층 회로(202), 열 회로(204), 및/또는 다이 제어기(206)] 둘 다를 포함하는 집적 회로를 칭할 수도 있다. 특정 실시예에서, 하나 이상의 3차원 메모리 다이(150)는 메모리 모듈, 저장 디바이스 등 내에 포함될 수도 있다.
도시된 실시예에서, 3차원 메모리 어레이(200)는 복수의 평면형 메모리 셀을 포함한다. 일 실시예에서, 어레이(200)는 메모리 셀의 다중 평면 및/또는 층을 포함할 수도 있다. 다양한 실시예에서, 어레이(200)는 행/층 회로(202)를 거쳐 층 및/또는 층 내의 행에 의해(예를 들어, 워드 라인, 선택 라인 등을 제어함으로써), 그리고 열 회로(204)를 거쳐 열에 의해(예를 들어, 비트 라인을 제어함으로써) 어드레스가능할 수도 있다.
다이 제어기(206)는 특정 실시예에서, 어레이(200)에 대해 메모리 동작을 수행하도록 행/층 회로(202) 및 열 회로(204)와 협동한다. 다양한 실시예에서, 다이 제어기(206)는 메모리 동작 중에 행/층 회로(202) 및 열 회로(204)에 공급된 전력 및 전압을 제어하는 전력 제어 회로, 수신된 어드레스를 행/층 회로(202) 및 열 회로(204)에 의해 사용된 하드웨어 어드레스로 변환하는 어드레스 디코더, 메모리 동작을 구현하고 제어하는 상태 머신 등과 같은 구성요소를 포함할 수도 있다. 다이 제어기(206)는 컴퓨팅 디바이스(110), 프로세서(115), 버스 제어기, 저장 디바이스 제어기, 메모리 모듈 제어기 등과 라인(208)을 거쳐 통신하여, 명령 및 어드레스 정보를 수신하고, 데이터를 전달하는 등을 할 수도 있다.
도 3 및 도 4는 기입(도 3) 및 판독(도 4) 연산 중의 3차원 메모리 어레이(300)의 일 실시예를 도시하고 있다. 특정 실시예에서, 3차원 메모리 어레이(300)는 도 2를 참조하여 전술된 3차원 메모리 어레이(200)와 실질적으로 유사할 수도 있다. 도시된 실시예에서, 3차원 어레이(300)는 선택기 열(302), 메모리 셀(318)의 층(308), 워드 라인(310), 선택 라인(312), 선택 트랜지스터(314), 및 비트 라인(316)을 포함한다.
다양한 실시예에서, 3차원 메모리 어레이(300)는 메모리 셀(318)의 복수의 층(308)에 의해 형성된다. 다양한 실시예에서, 메모리 셀(318)은 데이터를 저장하도록 변경가능한 물리적 특성을 갖는 임의의 구성요소일 수도 있다. 예를 들어, NAND 메모리용 메모리 셀(318)은 임계 전압(플로우팅 게이트 상에 저장된 전하의 양에 대응함)이 데이터를 저장하도록 변경될 수도 있는 플로우팅 게이트 트랜지스터일 수도 있다. 유사하게, 자기저항 메모리용 메모리 셀(318)은 저항(2개의 자기층이 병렬 상태인지 또는 역병렬 상태인지에 대응함)이 데이터를 저장하도록 변경될 수도 있는 자기 터널 접합부일 수도 있다. ReRAM, PCM, MRAM, NAND 등과 같은 다양한 유형의 비휘발성 메모리를 위한 다양한 유형의 메모리 셀(318)이 본 개시내용의 관점에서 명백할 것이다.
특정 실시예에서, 메모리 셀(318)은 평면형 비휘발성 메모리 셀(318)일 수도 있다. 본 명세서에 사용될 때, "평면형" 메모리 셀(318)은 기판에 평행한 하나 이상의 실질적으로 편평한 층을 사용하여 데이터를 저장하는 임의의 메모리 셀(318)을 칭할 수도 있다. 예를 들어, 플로우팅 게이트 내에 포획된 전하에 기초하여 데이터를 저장하는 NAND 메모리에 있어서, 평면형 메모리 셀(318)은 편평한 수평 플로우팅 게이트 또는 전하 포획 영역을 포함할 수도 있다. 역으로, 복수의 수평층을 관통하여 형성된 메모리 홀(memory hole), 또는 FinFET와 같은 수직 또는 고 종횡비 구조에 기초하는 메모리 셀은 평면형 메모리 셀(318)이 아닐 것이다.
도시된 실시예에서, 평면형 메모리 셀(318)은 자기 터널 접합부이다. 자기 터널 접합부(magnetic tunnel junction: MTJ)는 "고정" 및 "자유" 자기층을 포함할 수도 있고, 여기서 자유층의 자기 모멘트는 고정층의 자기 모멘트에 병렬 또는 역병렬이 되도록 스위칭될 수도 있다. 얇은 유전체 또는 배리어층이 고정층과 자유층을 분리할 수도 있고, 전류가 양자 터널링에 기인하여 배리어층을 가로질러 흐를 수도 있다. 병렬 상태와 역병렬 상태 사이의 저항의 차이는 데이터가 저장되게 한다. 예를 들어, 저저항은 2진수 "1"에 대응할 수도 있고, 고저항은 2진수 "0"에 대응할 수도 있다. 대안적으로, 저저항은 2진수 "0"에 대응할 수도 있고, 고저항은 2진수 "1"에 대응할 수도 있다. 따라서, MTJ는 자기저항 메모리 셀이다. 특정 실시예에서, MTJ는 평면형일 수도 있고, 편평한 배리어층에 의해 분리된 편평한 수평 자기층을 사용하여 데이터를 저장할 수도 있다. 평면형 층간 기술을 사용하여 MTJ를 형성하는 것은 제조업자가 매우 얇은 배리어층(예를 들어, 10 Å 이하)을 제공하게 하여 다른 전류를 여전히 차단하면서 양자 터널링을 용이하게 할 수도 있다. 대조적으로, 곡선형 또는 수직 MTJ를 형성하려는 시도는 병렬 상태 및 역병렬 상태의 모두에서 저저항을 생성하는 배리어층 결함을 야기할 수도 있다.
특정 실시예에서, 메모리 셀(318)은 2단자 저항 메모리 셀(318)일 수도 있다. 다양한 실시예에서, 2개의 단자를 갖는 저항 메모리 셀(318)은 기입(예를 들어, 저항을 변화시킴)을 위한 단자와 판독(예를 들어, 저항을 감지함)을 위한 단자 사이에 동일한 전류 경로를 사용할 수도 있다. 일 실시예에서, 2단자 저항 메모리 셀(318)은 스핀 전달 토크(spin-transfer torque: STT) MTJ일 수도 있고, 여기서 데이터는 스핀 편광된 전류가 셀(318)을 통과하도록 함으로써 기입되어, 자유층의 자기 모멘트를 변화시킨다. 전류의 방향은 자유층의 자화를 결정할 수도 있다. 다른 실시예에서, 2단자 저항 메모리 셀(318)은 PCM 메모리 셀(318), ReRAM 메모리 셀(318) 등일 수도 있다. 특정 실시예에서, 2단자 메모리 셀(318)은 (예를 들어, 부가의 접속부가 더 많은 공간을 사용하는 제3 단자를 갖는 셀에 비교하여) 밀집형 3차원 메모리 어레이를 형성하는 것을 용이하게 할 수도 있다. 특정 실시예에서, 양방향 선택 디바이스가 2단자 메모리 셀(318)에 기입을 위해 전류가 어느 방향으로도 흐르는 것을 허용하도록 구성될 수도 있고, 미선택된 셀(318)을 거치는 누설 전류를 제한할 수도 있다.
특정 실시예에서, 메모리 셀(318)의 층(308)은 메모리 셀(318)의 2차원 어레이 또는 그리드를 포함할 수도 있어, 3차원 메모리 어레이(300)가 복수의 층(308)에 의해 형성되게 된다. 특정 실시예에서, 메모리 셀(318)의 층(308)은 층(308) 사이의 단락(short)을 방지하도록 유전층 또는 산화물층과 교번할 수도 있다. 도 3 및 도 4는 3개의 층(308) 및 층(308)당 9개의 메모리 셀(318)을 포함하는, 3차원 메모리 어레이(300)의 간단화된 실시예를 도시하고 있다. 그러나, 다른 실시예에서, 3차원 메모리 어레이(300)는 더 많은 수의 층(308) 및/또는 더 많은 수의 메모리 셀(318)을 포함할 수도 있다. 유전층과 같은 다양한 구조체는 또한 층(308) 및 메모리 셀(318)을 도시하는 데 있어서 편의상 도면으로부터 생략되어 있다. 부가적으로, 도 3 내지 도 9의 다양한 층 및 구성요소의 크기는, 도면이 각각의 구성요소의 상대 크기보다는 구성요소 사이의 관계를 예시하고 있기 때문에, 실제 축척대로 도시되어 있지 않을 수도 잇다.
도시된 실시예에서, 복수의 워드 라인(310)이 메모리 셀(318)에 커플링된다. 다양한 실시예에서, 워드 라인(310)은 복수의 메모리 셀(318)에 접속된 도전체(접속된 도전체의 세트)일 수도 있다. 특정 실시예에서, 다이 제어기(206)는 메모리 셀(318)의 평면 또는 층(308), 또는 층(308) 내의 메모리 셀(318)의 행, 행의 세트, 열의 부분, 또는 다른 세트와 같은 층(308)의 서브세트를 어드레스하도록 워드 라인(310)을 사용할 수도 있다. 셀(318)의 세트를 어드레스하기 위한 워드 라인(310)의 사용은 워드 라인 전압을 판독 전압, 기입 전압 등으로 설정하는 것을 포함할 수도 있다.
다양한 실시예에서, 행/층 회로(202)는 워드 라인(310)에 커플링될 수도 있다. 특정 실시예에서, 워드 라인(310)은 메모리 셀(318)의 단자에 직접 접속하는 제1 도전체(310a), 및 스위치 트랜지스터, 전압 버스 등과 같은 전압 소스에 제1 도전체(310a)를 커플링하는 하나 이상의 다른 도전체(310b)를 포함할 수도 있다.
도시된 실시예에서, 워드 라인(310)은 메모리 셀(318)의 층(308)을 수평으로 가로질러 연장한다. 본 명세서에 사용될 때, "수평", "수직" 등과 같은 용어는 3차원 메모리 어레이(300)를 위한 기판에 대한 배향을 나타낸다. 따라서, 도 3 및 도 4에서 x, y 및 z 방향을 지시하고 있는 화살표는 수평으로서 x 및 y 방향[예를 들어, 층(308)에 평행함], 및 수직으로서 z 방향[예를 들어, 층(308)에 수직임]으로 도시하고 있다. 이에 따라, 워드 라인(310)은 외부 물체에 대한 기판 자체의 배향에 무관하게, 기판에 대해, 수평 방향으로 연장하는 것으로서 언급할 수도 있다. 더욱이, 워드 라인(310)은 층(308)과 교차하거나 층(308)을 관통하기보다는, 층(308)에 평행하게 어레이(300)를 교차하는 것에 기초하여 층(308)을 수평으로 "가로질러" 연장하는 것으로서 언급할 수도 있다.
일 실시예에서, 워드 라인(310)은 층(308) 내에서 연장됨으로써 메모리 셀(318)의 층(308)을 수평으로 가로질러 연장할 수도 있다. 예를 들어, 일 실시예에서, 2단자 메모리 셀(318)의 상부 단자는 서브층을 점유할 수도 있고, 워드 라인(310)은 그 서브층 내의 상부 단자에 커플링될 수도 있다. 다른 실시예에서, 워드 라인(310)은 층(308)에 평행하게 연장함으로써 메모리 셀(318)의 층(308)을 수평으로 가로질러 연장할 수도 있다. 예를 들어, 일 실시예에서, 하나 이상의 워드 라인(310)을 포함하는 층은 메모리 셀(318)의 층(308) 위에 형성될 수도 있고, 금속 상호접속층이 하나 이상의 워드 라인(310)과 메모리 셀(318) 사이에 접속부를 제공할 수도 있다.
특정 실시예에서, 워드 라인(310)은 메모리 셀(318)의 층(308)을 어드레스한다. 예를 들어, 도시된 실시예에서, 워드 라인(310)은 층(308)의 메모리 셀(318)에 접속된 도전체(310a)를 포함하고, 메모리 셀(318)의 층(308)마다 하나의 워드 라인(310)이 제공된다. 다른 실시예에서, 워드 라인(310)은 층(308)의 메모리 셀(318)의 서브세트를 어드레스할 수도 있다. 예를 들어, 일 실시예에서, 다중 워드 라인(310)이 층(308)마다 제공될 수도 있어, 각각의 워드 라인(310)이 메모리 셀(318)의 행에 접속되게 된다. 특정 실시예에서, 스위치 트랜지스터와 같은 부가의 회로가 워드 라인 전압을 제어하도록 제공될 수도 있다.
도시된 실시예에서, 복수의 선택기 열(302)이 메모리 셀(318)에 커플링되고, 층(308)을 관통하여 수직으로 (예를 들어, z 방향으로, 또는 z 방향의 구성요소를 갖는 축을 따라) 연장한다. 특정 실시예에서, 선택기 열(302)은 중앙 도전체(306), 및 하나 이상의 선택층(304)을 포함한다. 일 실시예에서, 중앙 도전체(306)는 하나 이상의 동심 선택층(304)에 의해 둘러싸인다. 다양한 실시예에서, 중앙 도전체(306)는 금속, 폴리실리콘, 또는 임의의 다른 전기 도전성 재료일 수도 있다. 특정 실시예에서, 선택기 열(302)은 하나보다 많은 도전체(306)를 포함할 수도 있다. 하나 이상의 선택층(304)은, 특정 실시예에서, 전압이 임계치를 만족시킨 것에 응답하여, 워드 라인(310)과 중앙 도전체(306) 사이에서, 전류가 셀(318)을 거치는 것을 허용할 수도 있다. 역으로, 다양한 실시예에서, 하나 이상의 선택층(304)은, 전압이 임계치를 만족시키는 것을 실패한 것에 응답하여, 워드 라인(310)과 중앙 도전체(306) 사이에서, 전류가 셀(318)을 거치는 것을 제한할 수도 있다.
다양한 실시예에서, "허용" 및 "제한", "온" 및 "오프" 등과 같은, 선택층(304)을 거치는 전류에 관한 용어는 상대적인 용어일 수도 있어, "허용된" 전류가 "제한된" 전류보다 상당히 높게 된다. 그러나, 선택기 열(302) 또는 선택층(304)이 "오프" 또는 전류 제한 상태에 있을 때 작은 누설 전류가 흐를 수도 있고, 선택기 열(302) 또는 선택층(304)이 "온" 또는 전류 허용 상태에 있을 때 0이 아닌 저항이 발생할 수도 있다. 예를 들어, pn 접합 다이오드는 순방향 바이어스 전압이 접합부의 내부 전위(built-in potential) 차이를 초과하고 전류/전압 곡선의 기울기가 클 때 "온" 또는 전류를 "허용"하는 것으로 일컬을 수도 있고, 순방향 바이어스 전압이 접합부의 내부 전위 차이를 초과하지 않고 전류/전압 곡선의 기울기가 작을 때, 또는 (항복 전압보다 더 작은 크기의) 역방향 바이어스 전압이 상당한 전류가 흐르는 것을 허용하지 않을 때 "오프" 또는 전류를 "제한"하는 것으로 일컬을 수도 있다. 그러나, 다이오드가 오프일 때 몇몇 누설 전류가 발생할 수도 있다. 유사하게, 선택기 열(302) 또는 선택층(들)(304)은 심지어 작은 누설 전류가 존재할 때에도 전류를 "허용"하기보다는 "제한"하는 것으로 언급될 수도 있다.
다양한 실시예에서, 전압을 위한 "임계치"는 선택기 열(302) 또는 선택층(들)(304)을 위한 전류 제한 상태와 전류 허용 상태 사이의 경계를 규정하고, 경계한정하거나, 대응하는 임의의 전압일 수도 있다. 선택층(들)(304)에 걸쳐 인가된 전압은, 선택층(들)(304)이 전류를 허용하면 임계치를 만족시킨 것으로서, 그리고 선택층(들)(304)이 전류를 제한하면 임계치를 만족시키는 것을 실패한 것으로서 언급될 수도 있다. 특정 실시예에서, 선택기 열(302)은 양방향성 전류[예를 들어, 메모리 셀(318)에 2진수 0을 기입하기 위한 일 방향으로의 전류 그리고 2진수 1을 기입하기 위한 반대 방향으로의 전류]를 허용할 수도 있고, 쌍극 선택층(들)(304)은 양의 및 음의 전압 임계치를 가질 수도 있어, 선택층(들)(304)은 양의 인가된 전압이 양의 전압 임계치를 만족시키면 일 방향으로 전류를 허용하고, 음의 인가된 전압이 음의 전압 임계치를 만족시키면 다른 방향으로 전류를 허용하게 된다. 다른 실시예에서, 쌍극 선택층(들)(304)은 양의 임계치와 음의 임계치 사이의 인가된 전압의 범위를 위한 전류를 제한할 수도 있다.
하나 이상의 선택층(304)은 (예를 들어, 단일의 선택층(304)에 대한) 재료의 고유 특성으로서, 그리고/또는 (예를 들어, 다중 선택층(304)에 대한) 재료들 간의 계면의 특성으로서, 상이한 전압에서 전류를 허용하거나 제한하는 다양한 유형의 선택 재료를 포함할 수도 있다. 예를 들어, 일 실시예에서, 선택기 열(302)은 단일의 선택층(304)으로서 상 변화에 기초하여 전류를 허용하거나 또는 제한하는 오보닉 임계 스위칭(ovonic threshold switching: OTS) 재료의 층을 포함할 수도 있다. 다른 실시예에서, 선택기 열(302)이 선택층(304)으로서 n형 및 p형 재료의 교번층(예를 들어, npn, 또는 pnp)을 포함할 수도 있어, 양자 터널링, 애벌런치(avalanche) 항복 등을 위해, 순방향 바이어스된 pn 접합부에 걸친 전압이 내부 전위를 초과하고 역방향 바이어스된 pn 접합부에 걸친 전압이 제너 전압을 초과하면, 선택층(304)은 전류를 허용하게 된다. 특정 실시예에서, n형 및 p형 재료는 도핑된 실리콘, 폴리실리콘, 산화물 반도체 등을 포함할 수도 있다. 금속-절연체-금속 선택기용 절연체, 금속-절연체 전이 선택기용 바나듐 산화물 또는 니오브 산화물과 같은 전이 금속 산화물, 혼합 이온성 전자 도전 복합 재료 등과 같은 다양한 적합한 선택층(304)이 본 개시내용의 관점에서 명백할 것이다.
일반적으로, 다양한 실시예에서, 2단자 메모리 셀(318)의 제1 단자가 수평 워드 라인(310)에 커플링될 수도 있고, 2단자 메모리 셀(318)의 제2 단자가 수직 선택기 열(302)에 커플링될 수도 있다. 예를 들어, 도시된 실시예에서, 메모리 셀(318)은 수평층의 스택으로서 형성된 STT-MTJ이고, 여기서 상부 단자는 워드 라인(310)에 접속하고 하부 단자는 선택기 열(302)에 접속한다. 이에 따라, 워드 라인(310)과 중앙 도전체(306) 사이의 전압이 임계치를 만족시키면, 선택기 열(302)은 셀(318)에 데이터를 판독하거나 기입하기 위해, 셀(318)을 거치는 전류를 허용할 수도 있다. 역으로, 워드 라인(310)과 중앙 도전체(306) 사이의 전압이 임계치를 만족시키는 것을 실패하면, 선택기 열(302)은 셀(318)을 거치는 전류를 제한시킬 수 있어서, 셀(318)을 거치는 누설 전류가 다른 셀(318)을 위한 판독 또는 기입 연산에 상당히 영향을 미치지 않게 된다.
특정 실시예에서, 선택층(들)(304)은 높은 온오프비(예를 들어, 전류 허용 상태와 전류 제한 상태 사이의 전류의 비)를 제공할 수도 있다. 예를 들어, 온오프비는 107이거나, 또는 이보다 클 수도 있다. 특정 실시예에서, 높은 온오프비는 낮은 누설 전류를 갖는, 선택된 셀(318)을 위한 높은 판독 전류 및/또는 기입 전류를 제공할 수도 있다.
몇몇 실시예에서, 선택층(들)(304)은 전압차가 임계치를 초과하는 물리적 영역에 전류가 흐르는 것을 허용할 수도 있지만, 다른 영역에서는 전류를 제한할 수도 있다. 예를 들어, npn 또는 pnp 실리콘층은 항복이 발생하는 물리적 영역에서 전류를 허용하지만 다른 영역에서는 허용하지 않을 수도 있어, 하나의 선택기 열(302)은, 전류가 하나의 셀(318)을 거치는 것을 허용하지만, 전류가 다른 셀(318)을 거치는 것을 허용하지 않을 수도 있게 된다. 이에 따라, 선택기 열(302)은 1개 선택기/1개 셀 비로, 선택기 열(302)에 커플링된 개별 셀(318)을 위한 독립적인 전류 선택을 제공할 수도 있다. 대조적으로, 1개 선택기/N개 셀 비(N>1)를 제공하는 다른 어레이 아키텍처는 누설 전류에 관한 증가된 문제점에 부닥칠 수도 있다.
특정 실시예에서, 선택기 열(302)은 (예를 들어, 마스킹 및 에칭에 의해) 복수의 층(308)을 관통하여 수직 홀을 형성하고, 수직 홀 내에 하나 이상의 선택층(304)을 증착하고, 나머지 공간 내에서 중앙 도전체(306)를 위한 금속 또는 다른 도전성 재료를 증착함으로써 형성될 수도 있다. 특정 실시예에서, 메모리 셀 층(308)은 하나의 제조 설비에서 형성될 수도 있고, 선택층(304)은 다른 제조 설비에서 형성될 수도 있다. 예를 들어, 일 실시예에서, 평면형 MTJ를 위한 자기 재료의 층 및 배리어층이 후공정(back end of line: BEOL) 제조 설비에서 형성될 수도 있고, npn 선택층(304)은 전공정(front end of line: FEOL) 제조 설비에서 형성될 수도 있다. MTJ의 각각의 층을 위한 평면형 npn 선택기를 형성하는 것은 따라서, BEOL 설비와 FEOL 설비 사이의 반복되는 전달을 수반할 것이다. 대조적으로, 수직 선택기 열(302)을 제공하는 것은 제조업자가 하나의 설비에서 메모리 셀(318)의 다중 층(308)을 형성하게 하고, 이후에 어레이(300)를 다른 설비에 전달하여 선택기 열(302)을 형성하게 할 수도 있다.
대안적인 실시예에서, 선택기 필라가 메모리 셀(318)에 커플링될 수도 있고, 층(308)을 관통하여 (예를 들어, z 방향으로, 또는 z 방향의 구성요소를 갖는 축을 따라) 수직으로 연장할 수도 있다. 특정 실시예에서, 선택기 필라는 하나 이상의 수직 금속 접속부 및 하나 이상의 수직 선택층을 포함할 수도 있다. 일 실시예에서, 선택기 필라는, 선택기 열(302)의 중앙 도전체(306), 및 하나 이상의 선택층(304)과 실질적으로 유사할 수도 있는 중앙 금속 접속부 및 하나 이상의 동심 선택층을 포함할 수도 있다. 그러나, 다른 실시예에서, 선택기 필라는 수직 도전체를 동심으로 둘러싸지 않고 수직 도전체와 전기 접촉하여 배치되는 수직 선택 재료를 포함할 수도 있다.
비트 라인(316)은 일 실시예에서, 데이터를 셀(318)에 판독하거나 기입하기 위해 선택기 열(302) 또는 필라에 커플링된다. 다양한 실시예에서, 워드 라인(310)은 층(308), 행, 또는 다른 복수의 셀(318)을 어드레스할 수도 있고, 비트 라인(316)은 그 층(308), 행, 또는 다른 복수의 셀(318) 내의 개별 셀(318)을 어드레스하는 도전체일 수도 있다. [비트 라인(316)은 또한 다른 워드 라인(310)에 커플링된 다른 층(308) 또는 행 내의 셀(318)을 어드레스할 수도 있다.] 셀(318)을 어드레스하기 위한 비트 라인(316)의 사용은 데이터를 셀(318)에 기입하기 위해 비트 라인 전압 또는 전류를 설정하는 것, 셀(318)로부터 데이터를 판독하기 위해 비트 라인 전압 또는 전류를 감지하는 것 등을 포함할 수도 있다. 특정 실시예에서, 비트 라인(316)이 선택 트랜지스터(314)를 거쳐 다중 선택기 열(302)에 커플링될 수도 있고, 선택 트랜지스터(314)는 개별 선택기 열(302)과 비트 라인(316) 사이에 전류를 허용하거나 제한할 수도 있다. 특정 실시예에서, 선택기 열(302)용 도전체(306)는 로컬 비트 라인으로서 작용할 수도 있어, 선택된 셀(318)이 워드 라인(310)과 선택기 열(302)의 교점에 있게 되고, 비트 라인(316)은 로컬 비트 라인 또는 선택기 열(302)에 액세스하기 위한 "전역" 비트 라인으로서 작용할 수도 있다.
특정 실시예에서, 선택 라인(312)은 선택 트랜지스터(314)의 제어 게이트에 커플링되어, 선택 라인(312)을 활성화하는 것이 비트 라인(316)당 하나의 선택 트랜지스터(314)를 활성화하게 하도록 한다. 선택 라인(312) 및 선택 트랜지스터(314)를 활성화하는 것은 드레인 단자와 소스 단자 사이에 전류를 허용하는 제어 게이트 전압을 인가하는 것, 콜렉터 단자와 이미터 단자 사이에 전류를 허용하는 베이스 전류를 인가하는 것, 또는 선택기 열(302)과 비트 라인(316) 사이에 전류를 허용하도록 선택 라인(312)을 거쳐 선택 트랜지스터(314)를 제어하는 것을 칭할 수도 있다. 예를 들어, 도시된 실시예에서, 비트 라인(316)은 y 방향으로 연장하고, 선택 라인(312)은 x 방향으로 연장하여, 선택 라인(312)을 ("온" 전압을 인가함으로써) 활성화하는 것은 x 방향으로 선택 트랜지스터(314)를 활성화하고, y 방향으로는 활성화하지 않게 한다.
다양한 실시예에서, 도 2의 다이 제어기(206)와 같은 제어기는 판독 연산 및 기입 연산을 수행하도록 워드 라인 전압 및 비트 라인 전압을 제어할 수도 있다. 도 3은 선택된 셀(318)(점선에 의해 지시되어 있음)을 위한 기입 연산을 도시하고 있다. 본 명세서에 사용될 때, "선택된" 셀(318)은, 데이터가 판독 연산에서 판독되고, 또는 데이터가 기입 연산에서 기입되는 셀(318)을 칭할 수도 있다. 대응적으로, 선택된 셀(318)을 위한 워드 라인(310) 또는 선택된 셀(318)을 위한 비트 라인(316)은 "선택된" 워드 라인(310) 또는 비트 라인(316)이라 칭할 수도 있다.
기입 연산을 위해, 제어기(206)가 기입 전압(VW)을 선택된 워드 라인(310)에 커플링하고, 선택된 비트 라인(316)을 접지할 수도 있다. 예를 들어, 도시된 실시예에서, 층 2를 위한 워드 라인(310)(WL/L2)은 선택된 셀(318)을 어드레스하고, 제1 비트 라인(316)(예를 들어, BL1)은 선택된 셀(318)을 어드레스하여, BL1 전압이 0 또는 접지로 설정되고 WL/L2 전압은 VW로 설정되게 된다. 제어기(206)는 다른 미선택된 워드 라인(310) 및 비트 라인(316)에 기입 전압의 절반(예를 들어, VW/2)을 커플링한다. 제어기(206)는 하나의 선택 라인(312)(예를 들어, SL2)을 턴온시킨다. 다른 선택 라인(312)은 제어기(206)에 의해 접지될 수도 있고 또는 플로우팅될 수도 있다(예를 들어, 외부 전압에 커플링되지 않을 수도 있음).
선택 라인(312)이 접지되거나 플로우팅되는 경우에, 선택 트랜지스터(314)는 오프되고, 선택기 열(302)을 위한 중앙 도전체(306)에서의 전압이 또한 플로우팅된다. 그러나, 선택 라인(312)이 온되고 선택 트랜지스터(314)가 활성화되는 경우에, 비트 라인 전압은 선택기 열(302)의 중앙 도전체(306)에 커플링된다. 선택된 셀(318)에서, 선택된 비트 라인(316)과 선택된 워드 라인(310) 사이의 전압차[예를 들어, 기입 전압(VW)]는 선택기 열(302)을 위한 임계치를 만족시키고, 선택된 셀(318)에 데이터를 기입하기 위해 선택된 셀(318)에 전류가 통과된다. 대조적으로, 절반 선택된 셀(318)[예를 들어, 선택된 워드 라인(310) 또는 선택된 비트 라인(316)에 커플링되지만, 양자 모두에 커플링되지는 않음]을 위한 워드 라인(310)과 선택기 열(302) 사이의 전압은 기입 전압의 절반(예를 들어, VW/2)이고, 미선택된 셀(318)[예를 들어, 미선택된 워드 라인(310) 및 미선택된 비트 라인(316)에 커플링됨]을 위한 전압은 0이다. 기입 전압의 절반(또는 0의 전압)은 선택기 열(302)을 위한 전압 임계치를 만족시키는 것을 실패할 수도 있어, 전류가 미선택된 셀(318)을 거치는 것이 제한된다.
도 4는 선택된 셀(318)(진한 점선에 의해 지시되어 있음)을 위한 판독 연산을 도시하고 있다. 판독 연산을 위해, 제어기(206)가 판독 전압(VR)을 선택된 워드 라인(310)에 커플링할 수도 있고, 다른 라인(310)을 접지할 수도 있다. 제어기(206)는 선택된 셀(318)을 위한 비트 라인(316)을 포함하는 비트 라인(316)의 그룹 또는 세트를 접지한다. 예를 들어, 도시된 실시예에서, 제1 비트 라인(316)(예를 들어, BL1)이 선택된 셀(318)에 대해 접지되고, 제2 비트 라인(316)(예를 들어, BL2)이 선택된 셀(318)에 인접한 셀(318)(흐린 점선에 의해 지시되어 있음)에 대해 접지된다. 제어기(206)는 선택된 비트 라인(316)에서 전류를 모니터링함으로써 선택된 셀(318)의 상태(예를 들어, 저항)를 검출한다. 접지된 비트 라인(316)의 그룹 외부의 다른 비트 라인(316)은 플로우팅되는 것이 허용될 수도 있다. 도 3에서와 같이, 제어기(206)는 하나의 선택 라인(312)(예를 들어, SL2)을 턴온시킨다. 다른 선택 라인(312)은 제어기(206)에 의해 접지될 수도 있고 또는 플로우팅될 수도 있다.
선택 라인(312)이 접지되거나 플로우팅되는 경우에, 선택 트랜지스터(314)는 오프되고, 선택기 열(302)을 위한 중앙 도전체(306)에서의 전압이 또한 플로우팅된다. 그러나, 선택 라인(312)이 온되고 선택 트랜지스터(314)가 활성화되는 경우에, 비트 라인 전압은 선택기 열(302)의 중앙 도전체(306)에 커플링된다. 접지된 비트 라인(316)과 선택된 워드 라인(310)의 교점에서, 판독 전압(VR)은 선택기 열(302)을 위한 임계치를 만족시키고, 전류는, 선택된 셀(318)로부터 데이터를 판독하기 위해, 선택된 셀(318)을 포함하는 셀(318)을 통과한다. 판독 전류는 전류 제한 저항기, 더 작은 판독 전압 등에 기인하여 기입 전류보다 작을 수도 있어, 셀(318)을 판독하기 위한 전류는 오류가 있는 데이터를 셀(318)에 재기입하지 않게 된다.
특정 실시예에서, 판독 연산을 위해 비트 라인(316)의 그룹을 접지하는 것은 선택된 비트 라인(316)에서 잠입 전류의 효과를 감소시킬 수도 있다. 다양한 실시예에서, "잠입 전류"는 선택된 셀(318)을 거치는 전류가 아닌 선택된 워드 라인(310)과 선택된 비트 라인(316) 사이의 전류의 임의의 부분 또는 성분을 칭할 수도 있다. 예를 들어, 잠입 전류는 선택된 워드 라인(310)으로부터 제1 미선택된 셀(318)을 거쳐 선택기 열(302)의 도전체(306)로, 제2 미선택된 셀(318)을 거쳐 미선택된 워드 라인(310)으로, 그리고 제3 미선택된 셀(318)을 거쳐 선택된 비트 라인(316)으로 통과할 수도 있다. 저항 메모리를 위한 잠입 전류는, 전위 잠입 전류 경로 상의 미선택된 셀(318)이 고저항 상태인지 또는 저저항 상태인지 여부에 따라 가변적일 수도 있고, 미선택된 셀(318)로의 기입, 또는 비트 라인 전류가 미선택된 셀(318)에 의해 영향을 받는 판독 에러를 야기할 수도 있다.
선택기 열(302)은, 전압이 임계치를 만족시키는 것을 실패한 것에 응답하여, 전류를 제한함으로써 잠입 전류를 감소시킬 수도 있다. 그러나, 플로우팅 선택기 열 전압[예를 들어, 선택 라인(312)이 플로우팅되고 선택 트랜지스터(314)가 오프인 경우에, 또는 비트 라인(316)이 플로우팅되는 경우에]은 몇몇 잠입 전류를 허용할 수도 있다. 따라서, 특정 실시예에서, 판독 연산을 위해 복수의 비트 라인(316)을 그룹화하는 것은 플로우팅 선택기 열(302)로부터의 잠입 전류가 선택된 비트 라인(316) 이외의 접지된 비트 라인(316)을 주로 통과하게 할 수도 있어, 선택된 비트 라인(316)에서의 전류가 선택된 셀(318)의 상태를 정확하게 반영하게 된다. 예를 들어, 일 실시예에서, 판독 연산을 위해 제어기(206)에 의해 접지된 비트 라인(316)의 그룹은 선택된 비트 라인(316) 및 인접한 비트 라인(316)을 선택된 비트 라인(316)의 어느 일 측에 포함할 수도 있어, 플로우팅 비트 라인(316)을 수반하는 잠입 전류가 인접한 접지된 비트 라인(316)을 통과할 가능성이 많아지고 선택된 비트 라인(316)을 통과할 가능성이 적어진다. 다른 실시예에서, 어레이(300)는 층(308)당 다중 워드 라인(310)을 포함할 수도 있어, 잠입 전류가 선택된 워드 라인(310)에 커플링된 미선택된 셀(318)의 수를 감소시킴으로써 감소되게 된다. 층(308)당 다중 워드 라인(310)을 포함하는 어레이는 도 6 내지 도 8을 참조하여 이하에 더 상세히 설명된다.
도 5는 일 실시예에서, 평면형 비휘발성 메모리 셀(318) 및 선택기 열(302)을 도시하고 있다. 특정 실시예에서, 메모리 셀(318) 및 선택기 열(302)은 실질적으로 도 3 및 도 4와 관련하여 전술된 바와 같을 수도 있다.
도시된 실시예에서, 평면형 비휘발성 메모리 셀(318)은 고정층(510), 배리어층(512), 및 자유층(514)을 포함하는 STT MTJ이다. 상부 전극(516)이 자유층(514) 위에 배치되고, 하부 전극(508)이 고정층(510) 아래에 배치된다. 다른 실시예에서, MTJ는, 자유층(514)이 하부 전극(508)에 인접하고 고정층(510)이 상부 전극(516)에 인접하도록 반전될 수도 있다. 다양한 실시예에서, 고정층(510)은 고정 자기 모멘트를 가질 수도 있고, 자유층(514)은 가변 자기 모멘트를 가질 수도 있어, 유전 배리어층(512)을 거치는 터널링 전류는 자유층(514)의 자기 모멘트가 고정층(510)의 자기 모멘트에 병렬인지 또는 역병렬인지 여부에 의해 영향을 받게 된다. 특정 실시예에서, MTJ는 고정층(510)의 자기 모멘트를 고정하기 위한 피닝층(pinning layer), 자유층(514)의 자기 이방성에 영향을 미치는 캡핑층(capping layer), MTJ를 둘러싸는 유전 재료, 워드 라인(310)과 상부 전극(516) 사이의 금속 접속부 등과 같은, 도 5에는 도시되어 있지 않은 다른 층 또는 구조체를 포함할 수도 있다. 다른 실시예에서, 평면형 비휘발성 메모리 셀(318)은 PCM 메모리 셀(318) 등과 같은 MTJ 이외의 메모리 셀(318)의 유형일 수도 있지만, 수평층의 스택으로서 유사하게 형성될 수도 있다.
일 실시예에서, 선택기 열(302)은 실질적으로 도 3 및 도 4에 관하여 전술된 바와 같을 수도 있는 중앙 금속 접속부(306), 및 복수의 선택층(304)을 포함한다. 도시된 실시예에서, 선택층(304)은 p형 실리콘의 제1 층(502), n형 실리콘의 층(504), 및 p형 실리콘의 제2 층(506)을 포함한다. 따라서, 선택층(304)은 직렬 접속된 pnp 선택기를 형성한다. 다른 실시예에서, 선택층(304)은 2개의 n형 실리콘층 사이에 p형 실리콘층을 포함할 수도 있어 직렬 접속된 npn 선택기를 형성한다.
다양한 실시예에서, 상부 전극(516)은 워드 라인(310)에 접속되고, 하부 전극(508)은 선택기 열(302)의 외부에 접속되고, 선택기 열(302)을 위한 중앙 금속 접속부(306)는 비트 라인(316)에 커플링된다. [다른 실시예에서, 배향은 워드 라인(310)에 접속하는 전극(516)이 선택기 열(302)에 접속하는 전극(508) 아래에 있도록 반전될 수도 있다.] 따라서, 선택기 열(302)은, 워드 라인(310)과 비트 라인(316) 사이의 전압차[셀(318)에 걸친 임의의 강하 후에]가 선택층(304)을 위한 임계치를 만족시키면, 전류가 셀(318)을 거치는 것을 허용할 것이다. 판독 연산을 위해, 고정층(510) 및 자유층(514)의 자기 모멘트가 병렬인지 또는 역병렬인지 여부에 대응하는 셀(318)의 저항은 이어서 비트 라인 전류를 검출함으로써 감지될 수도 있다. 더 높은 전류에서, 셀(318)의 저항은 고정층(510)에 의한 전류의 스핀 편광, 및 자유층(514)의 자기 모멘트 상의 최종 토크에 기인하여, 기입 연산을 위해 변경될 수도 있다. 그러나, 워드 라인(310)과 비트 라인(316) 사이의 전압차가 선택층(304)을 위한 임계치를 만족시키지 않으면, 선택기 열(302)은 전류가 셀(318)을 거치는 것을 허용하지 않을 것이다.
특정 실시예에서, 부가의 셀(318)이 셀(318)의 더 상위 또는 더 하위층(308)에서, 또는 동일한 층(308)에서 그러나 선택기 열(302)의 상이한 측에서, 선택기 열(302)에 커플링될 수도 있다. 예를 들어, 도 5에 도시되어 있는 셀(318)은 선택기 열(302)의 우측에 있고, 부가의 셀(318)이 선택기 열(302)의 좌측에 배치될 수도 있다. 특정 실시예에서, 선택층(304)은 일 영역에서 전류를 허용할 수도 있고, 다른 영역에서 전류를 제한할 수도 있다. 예를 들어, pnp 선택층(304)은 인가된 전압의 방향에 무관하게, 하나의 순방향 바이어스된 접합부 및 하나의 역방향 바이어스된 접합부를 포함하고, 역방향 바이어스된 접합부는 다른 물리적 장소에서 전류를 여전히 제한하면서, 터널링 또는 애벌런치 항복이 발생하는 물리적 장소에서 전류를 허용할 수도 있다. 따라서, 선택기 열(302)은 다중 셀(318)에 대해 독립적으로 전류를 허용하거나 제한할 수도 있다.
도 6, 도 7 및 도 8은 도 3 및 도 4를 참조하여 전술된 어레이(300)와 실질적으로 유사할 수도 있는, 상이한 실시예의 3차원 메모리 어레이(600, 700, 800)의 평면도이다. 도시된 실시예에서, 어레이(600, 700, 800)는 도 3 및 도 4를 참조하여 전술된 메모리 셀(318), 워드 라인(310) 및 선택기 열(302) 또는 필라와 실질적으로 유사할 수도 있는 메모리 셀(602), 워드 라인(604), 및 선택기 필라(606)를 포함한다. 메모리 셀(602)의 상부층 및 워드 라인(604)이 도시되어 있고, 도시된 선택기 필라(606)는 유사한 다중 층을 통해 수직으로(예를 들어, 지면 내로) 연장한다.
일 실시예에서, 도 3 및 도 4에 도시되어 있는 바와 같이, 메모리 셀(318)의 층(308)은 하나의 워드 라인(310)에 의해 어드레스된다. 다른 실시예에서, 도 6, 도 7 및 도 8에 도시되어 있는 바와 같이, 메모리 셀(602)의 층은 다중 워드 라인(604)에 의해 어드레스될 수도 있다. 일 실시예에서, 도 6에 도시되어 있는 바와 같이, 어레이(600)의 메모리 셀(602)의 층은 선택기 필라(606)당 하나의 메모리 셀(602)을 포함한다. 점선은 어레이(600)의 반복 유닛을 지시하고 있고, 여기서 반복 유닛은 하나의 메모리 셀(602) 및 하나의 선택기 필라(606)를 포함한다. 도시된 실시예에서, 메모리 셀(602)의 행은 워드 라인(604)에, 그리고 선택기 필라(606)의 행에 커플링된다. 다른 실시예에서, 개별 워드 라인(604)이 메모리 셀(602)의 개별 행을 위해 제공된다. 특정 실시예에서, 메모리 셀(602)의 각각의 행을 위한 워드 라인(604)과 같은 어레이(600)의 층마다 다중 워드 라인(604)을 제공하는 것은, 선택된 워드 라인(604)에 커플링된 셀(602)의 수를 감소시킴으로써 [층당 하나의 워드라인(604)을 제공하는 것에 비교하여] 잠입 전류를 감소시킬 수도 있다.
다른 실시예에서, 도 7 및 도 8에 도시되어 있는 바와 같이, 메모리 셀(602)의 층은 2개 이상의 워드 라인(604)에 의해 어드레스된, 선택기 필라(606)당 2개 이상의 메모리 셀(602)을 포함할 수도 있다. 예를 들어, 일 실시예에서, 도 7에 도시되어 있는 바와 같이, 어레이(700)의 메모리 셀(602)의 층은 선택기 필라(606)당 2개의 메모리 셀(602)을 포함한다. 도 6에서와 같이, 점선은 어레이(700)의 반복 유닛을 지시하고 있다. 도 7의 도시된 실시예에서, 반복 유닛은 2개의 메모리 셀(602) 및 하나의 선택기 필라(606)를 포함한다. 일 실시예에서, 메모리 셀(602)의 2개의 행은 2개의 워드 라인(604)에, 그리고 선택기 필라(606)의 하나의 행에 커플링된다. 특정 실시예에서, 하나의 선택기 필라(606)에 커플링된 2개의 메모리 셀(602)은 어느 워드 라인(604)에 판독 전압 또는 기입 전압이 인가되는지에 기초하여 판독 또는 기입 연산을 위해 독립적으로 선택될 수도 있다. 다양한 실시예에서, 어레이(700)의 층 내에 선택기 필라(606)당 2개 이상의 메모리 셀(602)을 제공하는 것은 필라(606) 아키텍처당 하나의 셀(602)에 비교하여, 어레이(700)를 위한 메모리 용량을 증가시킬 수도 있다.
다른 실시예에서, 도 8에 도시되어 있는 바와 같이, 어레이(800)의 메모리 셀(602)의 층은 선택기 필라(606)당 2개의 메모리 셀(602)을 포함한다. 도 6 및 도 7에서와 같이, 점선은 어레이(800)의 반복 유닛을 지시하고 있다. 도 8의 도시된 실시예에서, 반복 유닛은 3개의 메모리 셀(602) 및 하나의 선택기 필라(606)를 포함한다. 특정 실시예에서, 워드 라인(604)은 메모리 셀(602)에 접속하기 위해 선택기 필라(606) 주위로 라우팅될 수도 있고, 따라서 직선 행을 따르는 대신에, 사행형 방식으로 어레이(800)의 층을 가로질러 연장할 수도 있다. 몇몇 실시예에서, 하나의 선택기 필라(606)에 접속된 2개 이상의 셀(602)은 동일한 워드 라인(604)에 의해 어드레스될 수도 있다. 다른 실시예에서, 이러한 셀(602)은 개별 선택 트랜지스터에 커플링된 선택기 필라(606)의 개별 수직 금속 도전체에 의해 독립적으로 어드레스될 수도 있다.
도 9는 3차원 메모리 어레이(300)를 제조하기 위한 방법(900)의 일 실시예를 도시하고 있다. 도시된 실시예에서, 방법(900)이 시작되고, 제조업자는 상보형 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 층을 제조한다(902). 다양한 실시예에서, CMOS 층은 비트 라인(316)을 선택기 열(302)에 커플링하기 위한 선택 트랜지스터(314), 워드 라인(310)을 전압 버스에 커플링하기 위한 스위치 트랜지스터 등을 포함할 수도 있다. 제조업자는 자기 터널 접합부[또는 다른 평면형 메모리 셀(318)]의 복수의 층(308)을 제조한다(904). 제조업자는 이어서 복수의 선택기 열(302)을 제조하고(906), 방법(900)이 종료한다.
특정 실시예에서, 메모리 셀 층(308)을 제조한(904) 후에 선택기 열(302)을 제조하는 것(906)은 BEOL 제조 설비로부터 FEOL 제조 설비로 어레이(300)를 전달하는 것을 수반할 수도 있지만, 각각의 메모리 셀 층(308)을 위한 개별 선택기층을 형성하는 데 수반될 것인 반복된 전달을 회피할 수도 있다. 더욱이, 특정 실시예에서, CMOS 층은 FEOL 제조 설비에서 제조될 수도 있다(902). 다른 실시예에서, CMOS 층은 방법(900)의 시작시 대신에 방법(900)의 종료시에 제조될 수도 있어(902)[예를 들어, 어레이(300) 아래 대신에 어레이(300) 위에], FEOL과 BEOL 설비 사이의 수가 1개로 감소되게 된다.
평면형 자기저항 메모리 셀의 3차원 어레이(300) 내에 데이터를 저장하기 위한 수단은, 다양한 실시예에서, 복수의 메모리 자기저항 메모리 셀(318)(예를 들어, MTJ), 메모리 셀(318)의 복수의 층(308) 등을 포함할 수도 있다. 다른 실시예는 3차원 어레이(300)를 위한 유사한 또는 등가의 수단을 포함할 수도 있다.
워드 라인 전압을 메모리 셀(318)에 커플링하기 위한 수단은, 다양한 실시예에서, 전극(516), 워드 라인(310), 워드 라인 스위치 트랜지스터, 전압 버스, 행/층 회로(202), 디코더 및/또는 워드 라인 전압을 생성하는 전압 레벨 시프터 등을 포함할 수도 있다. 다른 실시예는 워드 라인 전압을 메모리 셀(318)에 커플링하기 위한 유사한 또는 등가의 수단을 포함할 수도 있다.
전류가 메모리 셀(318)을 거치는 것을 선택적으로 허용하기 위한 수단은, 다양한 실시예에서, 선택기 열(302), 선택기 필라(606), 하나 이상의 선택층(304), OTS 재료의 층, p형 및 n형 재료의 교번층 등을 포함할 수도 있다. 다른 실시예는 전류를 선택적으로 허용하기 위한 유사한 또는 등가의 수단을 포함할 수도 있다.
워드 라인 전압을 제어하기 위한 수단은, 다양한 실시예에서, 다이 제어기(206), 행/층 회로(202), 디코더 및/또는 워드 라인 전압을 생성하는 전압 레벨 시프터 등을 포함할 수도 있다. 다른 실시예는 워드 라인 전압을 제어하기 위한 유사한 또는 등가의 수단을 포함할 수도 있다.
본 개시내용은 그 사상 또는 본질적인 특성으로부터 벗어나지 않고 다른 특정 형태로 구체화될 수도 있다. 설명된 실시예는 모든 관점에서 한정이 아니라 단지 예시적인 것으로서 고려되어야 한다. 따라서, 본 개시내용의 범주는 상기 설명에 의해서보다는 첨부된 청구범위에 의해 지시된다. 청구범위의 등가물의 의미 및 범위 내에 있는 모든 변경은 그 범주 내에 포함되는 것이다.

Claims (20)

  1. 장치에 있어서,
    3차원 메모리 어레이를 형성하는 평면형 비휘발성 메모리 셀의 복수의 층;
    상기 평면형 비휘발성 메모리 셀에 커플링된 복수의 워드 라인 - 상기 워드 라인은 상기 복수의 층을 수평으로 가로질러 연장됨 -; 및
    상기 평면형 비휘발성 메모리 셀에 커플링된 복수의 선택기 열(column)
    을 포함하고, 상기 선택기 열은 상기 복수의 층을 관통하여 수직으로 연장하고, 상기 선택기 열은 하나 이상의 동심 선택층에 의해 둘러싸인 중앙 도전체를 포함하여, 전압이 임계치를 만족시킨 것에 응답하여, 상기 하나 이상의 선택층은, 워드 라인과 중앙 도전체 사이에서, 전류가 셀을 거치는 것을 허용하는 것인 장치.
  2. 제1항에 있어서, 상기 평면형 비휘발성 메모리 셀은 자기 터널 접합부를 포함하는 것인 장치.
  3. 제1항에 있어서, 상기 평면형 비휘발성 메모리 셀은 2단자 저항 메모리 셀을 포함하는 것인 장치.
  4. 제1항에 있어서, 상기 하나 이상의 선택층은 n형과 p형 재료의 교번층들을 포함하는 것인 장치.
  5. 제1항에 있어서, 복수의 선택 트랜지스터 및 복수의 비트 라인을 더 포함하고, 상기 선택 트랜지스터는 상기 선택기 열을 상기 비트 라인에 커플링하여 다중 선택기 열이 하나의 비트 라인에 커플링되게 하는 것인 장치.
  6. 제5항에 있어서, 상기 선택 트랜지스터의 제어 게이트에 커플링된 복수의 선택 라인을 더 포함하고, 상기 선택 라인을 활성화하는 것은 비트 라인당 하나의 선택 트랜지스터를 활성화하도록 하는 것인 장치.
  7. 제1항에 있어서, 워드 라인은 메모리 셀의 층을 어드레스(address)하는 것인 장치.
  8. 제1항에 있어서, 상기 메모리 셀의 층은 선택기 열당 하나의 메모리 셀을 포함하는 것인 장치.
  9. 제1항에 있어서, 상기 메모리 셀의 층은 2개 이상의 워드 라인에 의해 어드레스된, 선택기 열당 2개 이상의 메모리 셀을 포함하는 것인 장치.
  10. 제1항에 있어서, 상기 선택기 열은 상기 복수의 층을 형성한 후에 형성되는 것인 장치.
  11. 시스템에 있어서,
    비휘발성 메모리 요소를 포함하고,
    상기 비휘발성 메모리 요소는,
    3차원 비휘발성 메모리 어레이의 메모리 셀을 포함하는 평면형 자기 터널 접합부의 복수의 층;
    상기 메모리 셀에 커플링된 복수의 워드 라인 - 상기 워드 라인은 상기 복수의 층을 수평으로 가로질러 연장됨 -;
    상기 메모리 셀에 커플링된 복수의 선택기 필라(pillar) - 상기 선택기 필라는 상기 복수의 층을 관통하여 수직으로 연장하고, 상기 선택기 필라는 수직 금속 접속부 및 하나 이상의 수직 선택층을 포함하여, 전압이 임계치를 만족시키는 것을 실패한 것에 응답하여, 상기 하나 이상의 선택층은, 워드 라인과 수직 금속 접속부 사이에서, 전류가 셀을 거치는 것을 제한시키도록 함 -;
    상기 선택기 필라에 커플링된 복수의 비트 라인; 및
    워드 라인 전압 및 비트 라인 전압을 제어함으로써 판독(read) 연산 및 기입(write) 연산을 수행하는 제어기
    를 포함하는 것인 시스템.
  12. 제11항에 있어서, 상기 제어기는, 선택된 메모리 셀을 위한 워드 라인에 판독 전압을 커플링하고, 다른 워드 라인을 접지하고, 상기 선택된 메모리 셀을 위한 비트 라인을 포함하는 비트 라인의 그룹을 접지함으로써, 상기 선택된 메모리 셀을 위한 판독 연산을 수행하여, 상기 선택된 메모리 셀의 저항을 검출하는 것인 시스템.
  13. 제11항에 있어서, 상기 제어기는, 선택된 메모리 셀을 위한 워드 라인에 기입 전압을 커플링하고, 상기 선택된 메모리 셀을 위한 비트 라인을 접지하고, 다른 워드 라인 및 비트 라인에 상기 기입 전압의 절반을 커플링함으로써, 상기 선택된 메모리 셀을 위한 기입 연산을 수행하는 것인 시스템.
  14. 제11항에 있어서, 상기 비휘발성 메모리 요소는, 다중 선택기 필라가 하나의 비트 라인에 커플링되도록, 상기 선택기 필라를 상기 비트 라인에 커플링하는 복수의 선택 트랜지스터를 더 포함하는 것인 시스템.
  15. 제14 항에 있어서, 상기 비휘발성 메모리 요소는, 선택 라인을 활성화하는 것이 비트 라인당 하나의 선택 트랜지스터를 활성화하도록, 상기 선택 트랜지스터의 제어 게이트에 커플링된 복수의 선택 라인을 더 포함하는 것인 시스템.
  16. 제11항에 있어서, 상기 하나 이상의 선택층은 n형과 p형 재료의 교번층들을 포함하는 것인 시스템.
  17. 제11항에 있어서, 상기 자기 터널 접합부의 층은 선택기 필라당 하나의 자기 터널 접합부를 포함하는 것인 시스템.
  18. 제11항에 있어서, 상기 자기 터널 접합부의 층은 2개 이상의 워드 라인에 의해 어드레스된, 선택기 필라당 2개 이상의 자기 터널 접합부를 포함하는 것인 시스템.
  19. 장치에 있어서,
    평면형 자기저항 메모리 셀의 3차원 어레이 내에 데이터를 저장하기 위한 수단;
    상기 메모리 셀에 워드 라인 전압을 커플링하기 위한 수단; 및
    상기 메모리 셀을 거치는 전류를 선택적으로 허용하기 위한 수단
    을 포함하며, 상기 전류를 선택적으로 허용하기 위한 수단은 상기 데이터를 저장하기 위한 수단의 다중 층을 관통하여 수직으로 연장하는 것인 장치.
  20. 제19항에 있어서, 상기 워드 라인 전압을 제어하기 위한 수단을 더 포함하는 장치.
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