KR20200104432A - 데이터 캐싱 - Google Patents

데이터 캐싱 Download PDF

Info

Publication number
KR20200104432A
KR20200104432A KR1020207024810A KR20207024810A KR20200104432A KR 20200104432 A KR20200104432 A KR 20200104432A KR 1020207024810 A KR1020207024810 A KR 1020207024810A KR 20207024810 A KR20207024810 A KR 20207024810A KR 20200104432 A KR20200104432 A KR 20200104432A
Authority
KR
South Korea
Prior art keywords
transistor
voltage
memory
gate
node
Prior art date
Application number
KR1020207024810A
Other languages
English (en)
Inventor
가즈히코 가지가야
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Priority to KR1020217033217A priority Critical patent/KR102434162B1/ko
Publication of KR20200104432A publication Critical patent/KR20200104432A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G06F2212/1036—Life time enhancement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/62—Details of cache specific to multiprocessor cache arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 디바이스들을 동작시키기 위한 방법들, 시스템들, 및 디바이스들이 설명된다. 한 가지 방법은 메모리 셀의 제 1 판독 수행시 행 버퍼의 감지 증폭기에서 메모리 셀의 데이터를 캐싱하는 단계; 메모리 셀의 제 1 판독 후에, 적어도 메모리 셀의 제 2 판독을 수행할지를 결정하는 단계; 및 메모리 셀의 적어도 제 2 판독을 위해 감지 증폭기로부터 메모리 셀의 데이터를 판독하는 단계를 포함한다.

Description

데이터 캐싱{DATA CACHING}
상호 참조들
특허를 위한 본 출원은 2017년 4월 25일에 출원된 "Data Caching" 이라는 제목에 PCT 출원 번호 PCT/US2017/029420에 대한 우선권을 주장하고, 이는 2016년 4월 27일에 출원된 “Data Caching”이라는 제목으로 Kajigaya에 의한 U.S. 특허 출원번호 15/140,073에 대한 우선권을 주장하며, 이들의 각각은 이의 양수인에게 양도되며, 본 출원에 그 전체가 참조로서 명확하게 통합된다.
이하는 전반적으로 메모리 디바이스에 관한 것이며 보다 구체적으로 데이터 캐싱(data caching)에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은, 다양한 전자 디바이스들에 정보를 저장하기 위해 광범위하게 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그램함으로써 저장된다. 예를 들면, 이진 디바이스들은, 종종 로직 "1" 또는 로직 "0"에 의해 표시된, 두 개의 상태들을 갖는다. 다른 시스템들에서, 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스는 메모리 디바이스에서 저장된 상태를 판독하거나, 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에서 상태를 기록하거나, 또는 프로그램할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), FeRAM, 상 변화 RAM(PCRAM), 스핀-전달 토크 RAM(STT-RAM), 저항성 RAM(ReRAM), 자기 RAM(MRAM), 플래시 메모리, 및 다른 것을 포함한, 다수의 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성이거나 또는 비-휘발성일 수 있다. 비-휘발성 메모리서 플래시 메모리는 외부 전원의 부재 시에도 확장된 시간 기간들 동안 데이터를 저장할 수 있다. 휘발성 메모리 디바이스들, 예로서 DRAM은 그것들이 외부 전원에 의해 주기적으로 리프레시(refresh)되지 않는다면 시간에 걸쳐 그것들의 저장된 데이터를 잃을 수 있다. 바이너리(binary) 메모리 디바이스는 예를 들어, 대전되거나 또는 방전된 커패시터를 포함할 수 있다. 대전된 커패시터는 누설 전류들을 통하여 시간이 흐르면서 방전될 수 있고, 저장된 정보의 손실로 귀결된다. 휘발성 메모리의 특정한 실시예들은, 더 빠른 판독 또는 기록 속도들과 같은, 성능 이점들을 제공할 수 있는 반면, 주기적인 리프레싱 없이 데이터를 저장하기 위한 능력과 같은, 비-휘발성 메모리의 측면들이 유리할 수 있다.
일부 경우들에서, FeRAM은 DRAM의 동작에 유사한 비휘발성 특성과 속도에서 동작될 수 있다. 그러나, 이들 경우들에서, FeRAM의 메모리 셀들에 사용되는 강유전체 커패시터들은 강유전체 커패시터들 내에서의 강유전체 재료들의 반복된 분극(편광) 및 반전에 의한 피로를 겪을 수 있어서, 잔류 분극의 감소를 초래할 수 있다. 또한, 기록 동작들이 동일한 분극 방향으로 연속적으로 수행될 때, "인-프린트 (in-print)"로 지칭되는 메모리 셀의 히스테리시스 특성의 시프트(이동)는 메모리 셀의 재기록 특성의 후속 저하를 야기할 수 있다. 따라서 DRAM에 비해, FeRAM은 그것의 수명 동안 더 적은 판독 및 기록 동작들을 지원할 수 있다.
본 개시의 실시예들은 다음의 도면들을 참조하여 설명된다:
도 1은 본 개시의 다양한 실시예들에 따른, 예시적인 메모리 디바이스를 예시한다;
도 2는 본 발명의 다양한 실시예들에 따른, 메모리 디바이스와 같은 메모리 디바이스의 메모리 블록 및 메모리 영역의 예시적인 아키텍처를 도시한다;
도 3은 본 발명의 다양한 실시예들에 따른, 메모리 블록의 메모리 영역과 같은 메모리 블록의 메모리 영역의 예시적인 아키텍처를 도시한다;
도 4는 본 발명의 다양한 실시예들에 따른, 메모리 블록의 메모리 영역과 같은 메모리 블록의 메모리 영역의 예시적인 아키텍처를 도시한다;
도 5는 본 발명의 다양한 실시예들에 따른, 도 1 내지 도 4를 참조하여 설명된 메모리 디바이스, 메모리 블록 또는 메모리 영역의 복수의 메모리 뱅크(bank)와 같은 복수의 메모리 뱅크를 포함하는 장치를 도시한다;
도 6은 본 발명의 다양한 실시예들에 따른 예시적인 강유전체 메모리 셀을 도시한다;
도 7은 본 발명의 다양한 실시예들에 따른 감지 증폭기 및 비트 라인 프리 차지 회로(pre-charge circuit)의 예시적인 회로도를 도시한다;
도 8은 본 발명의 다양한 실시예들에 따른 감지 래치(sense latch) (예를 들어, 감지 회로) 기판 제어 회로의 예시적인 회로도를 도시한다;
도 9는 본 발명의 다양한 실시예들에 따른 로딩 명령(load command)을 발행하고 메모리 셀로부터 감지 증폭기로 로직 1 또는 하이-레벨 로직 값을 로딩할 때, 다양한 단자들에 인가되거나 다양한 노드들 상에 나타날 수 있는 예시적인 파형들을 도시한다;
도 10은 본 발명의 다양한 실시예들에 따른 로딩 명령을 발행하고 메모리 셀로부터 감지 증폭기로 로직 0 또는 로우-레벨 로직 값을 로딩할 때, 다양한 단자들에 인가되거나 다양한 노드들 상에 나타날 수 있는 예시적인 파형들을 도시한다;
도 11은 본 발명의 다양한 실시예들에 따른, 저장 명령을 발행하고 메모리 셀에 감지 증폭기에 저장된 로직 1 또는 하이-레벨 로직 값을 저장할 때 다양한 단자들에 인가되거나 다양한 노드 상에 나타날 수 있는 예시적인 파형을 도시한다;
도 12는 본 발명의 다양한 실시예들에 따른, 저장 명령을 발행하고 메모리 셀에 감지 증폭기에 저장된 로직 0 또는 로우-레벨 로직 값을 저장할 때 다양한 단자들에 인가되거나 다양한 노드 상에 나타날 수 있는 예시적인 파형을 도시한다;
도 13은 본 발명의 다양한 실시예들에 따른, 데이터 워드가 복수의 메모리 셀로부터 행 버퍼로 로딩된 다음, 메모리 셀 대신에 행 버퍼로부터 판독되는 동작들의 예시적인 시퀀스를 도시한다;
도 14는 본 발명의 다양한 실시예들에 따른, 데이터 워드가 복수의 메모리 셀로부터 행 버퍼로 로딩되거나, 또는 행 버퍼에 기록된 다음, 메모리 셀 대신에 행 버퍼로부터 판독되는 동작들의 예시적인 시퀀스를 도시한다;
도 15은 본 발명의 다양한 실시예들에 따른, 메인 메모리 서브시스템을 포함하는 시스템의 다이어그램을 도시한다;
도 16은 본 발명의 다양한 실시예들에 따른 로딩 명령을 발행하고 메모리 셀로부터 감지 증폭기로 로직 1 또는 하이-레벨 로직 값을 로딩할 때, 다양한 단자들에 인가되거나 다양한 노드들 상에 나타날 수 있는 예시적인 파형들을 도시한다;
도 17은 본 개시의 다양한 실시 예들에 따른, 데이터 워드가 제 1 복수의 메모리 셀들로부터 행 버퍼로 로딩된 다음 제 2 복수의 메모리 셀들에 저장되는 동작의 예시적인 시퀀스를 도시한다;
도 18은 본 발명의 다양한 실시예들에 따른, 메모리 디바이스 또는 시스템을 동작시키는 방법을 나타내는 흐름도를 도시한다; 및
도 19는 본 발명의 다양한 실시예들에 따른, 메모리 디바이스 또는 시스템을 동작시키는 방법을 나타내는 흐름도이다.
개시된 기술들은 복수의 메모리 셀들 (예를 들어, 강유전체 메모리 셀들, 예컨대, Fe-RAM, 하이브리드 RAM (HRAM) 셀들)을 갖는 메모리 디바이스에 관한 것이다. 강유전체 메모리 셀들은 강유전체 필름을 갖는 정보 스토리지 커패시터를 갖는다. 시간이 흐르면서, 강유전체 필름이 열화 될 수 있고, 강유전체 메모리 셀의 성능이 저하될 수 있다. 본 출원에 설명된 기술들의 일 실시예에서, 메모리 셀의 데이터는 메모리 셀의 제 1 판독을 수행할 때 행 버퍼의 감지 증폭기에서 캐싱될 수 있다. 메모리 셀의 제 1 판독 후에, 적어도 메모리 셀의 제 2 판독을 수행할 때, 메모리 셀의 데이터는 메모리 셀 대신에 감지 증폭기로부터 판독될 수 있다. 이러한 방식으로, 메모리 셀의 직접 판독이 보다 적게 수행될 수 있고, 메모리 셀의 수명이 연장될 수 있다. 전력 소모는 또한 감지 증폭기들에 데이터를 캐싱함으로써 축소될 수 있다. 개별 행 버퍼 내의 메모리 디바이스의 다수의 뱅크들에 대한 데이터를 캐싱함으로써, 메모리 디바이스는 일종의 멀티-페이지 캐시로서 동작될 수 있다. 새로운 데이터를 메모리 셀에 저장할 때, 새로운 데이터는 감지 증폭기에 기록된 다음 메모리 셀에 기록될 수 있다. 이어서, 새로운 데이터는 메모리 셀로부터 감지 증폭기로 새로운 데이터를 로딩할 필요없이 (즉, 새로운 데이터가 감지 증폭기에 이미 캐싱되기 때문에) 감지 증폭기로부터 판독될 수 있다. 다시, 메모리 셀의 직접 판독의 횟수가 감소되고, 메모리 셀의 수명이 연장될 수 있고, 전력 소모가 감소될 수 있다. 로딩 명령이 메모리 셀로부터 새로운 데이터를 판독하기 전에 발행될 필요가 없으므로, 명령 버스 효율도 또한 개선될 수 있다.
본 출원에서 설명된 기술들의 다른 실시예에서, 멀티 코어 프로세서의 프로세스들은 메모리 디바이스 내의 메모리 뱅크들의 상이한 그룹들에 맵핑될 수 있으며, 여기서 각각의 메모리 뱅크는 행 버퍼와 연관된다. 메모리 뱅크 내의 메모리 어드레스와 연관된 복수의 메모리 셀들은 데이터 워드를 검색하기 위해 어드레싱될 수 있다. 복수의 메모리 셀은 복수의 프로세스의 프로세스로부터 메모리 어드레스와 연관된 제 1 메모리 판독 요청을 수신한 때 어드레싱될 수 있다. 프로세스로부터 메모리 어드레스와 연관된 제 2 메모리 판독 요청을 수신한 때, 메모리 뱅크와 연관된 행 버퍼는 데이터 워드를 검색하기 위해 어드레싱될 수 있다. 메모리 뱅크들의 상이한 그룹들에 프로세스들의 맵핑은 메모리 디바이스의 행 버퍼들 내의 히트율(hit rate)을 증가시키는 경향이 있으며, 이는 메모리 셀들의 직접 판독의 횟수를 감소시키고, 메모리 셀들의 수명을 증가시키고, 메모리 디바이스에 의한 전력 소모를 감소시킬 수 있다.
상기에서 소개된 본 개시의 실시예들은 메모리 디바이스와 관련하여 이하에서 더 설명된다. 그런 다음 하이브리드 메모리의 특정 예들이 설명된다. 본 개시의 이러한 측면 및 다른 실시예들은 하이브리드 메모리의 구성, 동작 및 사용과 관련된 장치 다이어그램, 시스템 다이어그램 및 플로우 차트를 참조하여 추가로 예시되고 설명된다.
도 1은 본 개시의 다양한 실시예들에 따른, 예시적인 메모리 디바이스 (100)를 도시한다. 메모리 디바이스 (100)는 복수의 메모리 블록 (예를 들어, 제 1 메모리 블록 (105-a), 제 2 메모리 블록 (105-b) 및 제 8 메모리 블록 (105-h)을 포함하는 8 개의 메모리 블록)으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 컬럼 어드레스, 행 어드레스 및 뱅크 어드레스를 포함하는 어드레스에 의해 어드레싱될 수 있다. 컬럼 어드레스는 컬럼 어드레스 버퍼 (110)에 의해 수신되어 컬럼 디코더 (115) 및 병렬/직렬 변환 회로 (145)에 인가될 수 있다. 행 어드레스는 행 어드레스 버퍼 (120)에 의해 수신되어 뱅크 제어 회로 (135)에 인가될 수 있으며, 뱅크 제어 회로 (135)는 차례로 행 어드레스를 행 디코더 (125)에 제공할 수 있다. 뱅크 어드레스는 뱅크 어드레스 버퍼 (130)에 의해 수신되어 뱅크 제어 회로 (135)에 인가될 수 있다.
메모리 셀의 서브 세트로부터 판독된 데이터는 판독/기록 (RW) 증폭기 (140)에서 증폭되고, 병렬/직렬 변환 회로 (145)에 의해 직렬 데이터 스트림으로 변환되며, 데이터 입력/출력 버퍼 (150)에 일시적으로 저장될 수 있다. 메모리 셀들의 서브세트에 기록된 데이터는 데이터 입력/출력 버퍼 (150)에 일시적으로 저장되고, 병렬/직렬 변환 회로 (145)에 의해 병렬 데이터 스트림으로 변환되어, 메모리 셀들의 서브세트에 기록되기 전에 RW 증폭기 (140)에서 증폭된다.
판독 명령 또는 기록 명령은 명령 디코더 (155)에 의해 수신되고 디코딩될 수 있다. 디코딩된 명령들은 명령 디코더 (155)로부터 칩 제어 회로 (160)로 제공될 수 있고, 모드 신호는 모드 회로 (165)로부터 칩 제어 회로 (160)로 제공될 수 있다. 칩 제어 회로 (160)는 컬럼 어드레스 버퍼 (110), 행 어드레스 버퍼 (120), 뱅크 어드레스 버퍼 (130), 뱅크 제어 회로 (135), RW 증폭기 (140) 및 병렬/직렬 변환 회로 (145)를 제어하는 신호들을 제공할 수 있다. 클럭 생성 회로 (170)는 병렬/직렬 변환 회로 (145), 데이터 입력/출력 버퍼 (150), 명령 디코더 (155) 및 칩 제어 회로 (160)에 하나 이상의 클록 신호들을 제공할 수 있다.
메모리 제어기는 메모리 디바이스 (100)의 다양한 컴포넌트들을 통해 메모리 디바이스 (100) 내의 메모리 셀들의 동작을 제어할 수 있다. 예를 들어, 메모리 제어기는 메모리 블록들 (105)의 메모리 셀을 액세스하기 위해 메모리 블록들(105)의 원하는 워드 라인 및 디지트 라인을 활성화하기 위해 컬럼, 행 및 뱅크 어드레스 신호를 생성할 수 있다. 메모리 제어기는 또한 메모리 디바이스 (100)의 동작 중에 사용되는 다양한 전압 전위를 생성하고 제어할 수 있다. 일반적으로, 본 출원에서 논의된 인가된 전압의 진폭, 형상 또는 지속 시간은 조절되거나 변화될 수 있으며, 메모리 디바이스 (100)를 동작에서 논의된 다양한 동작들에 대해 다를 수 있다.
도 2는 본 발명의 다양한 실시예들에 따른, 메모리 디바이스 (100)와 같은 메모리 디바이스의 메모리 블록 (105) 및 메모리 영역 (205)의 예시적인 아키텍처 (200)를 도시한다. 각 블록 (105) 및 각 메모리 영역 (205)은 복수의 메모리 셀들을 포함할 수 있다. 일부 예들에서, 블록 (105)은 8 개의 블록 (예를 들어, 제 1 메모리 블록 (105-a), 제 2 메모리 블록 (105-b), 제 3 메모리 블록 (105-c), 제 4 메모리 블록 (105-d), 제 5 메모리 블록 105-e), 제 6 메모리 블록 (105-f), 제 7 메모리 블록 (105-g), 및 제 8 메모리 블록 (105-h)를 포함할 수 있다.
도 2에 도시된 각각의 메모리 블록들 (105)은 복수의 메모리 영역 (205)으로 세분될 수 있다. 예를 들어, 제 1 메모리 블록 (105-a)은 제 1 메모리 영역 (205-a), 제 2 메모리 영역 (205-b), 제 3 메모리 영역 (205-c) 및 제 4 메모리 영역 (205-d)으로 세분될 수 있다. 일부 예들에서, 각각의 메모리 블록 (105)은 각각의 메모리 블록 (105)의 제 1 차원 (예를 들어, 수평 차원)을 따라 구현된 컬럼 디코더들 (115-a) 및 각각의 메모리 블록의 제 2 차원 (예를 들어, 수직 차원을 따라서)을 따라 구현된 행 디코더들(125-a)를 갖는 메모리 칩의 직사각형 영역을 커버할 수 있다.
도 3은 본 발명의 다양한 실시예들에 따른, 메모리 블록 (105-a)의 메모리 영역 (205-a)과 같은, 메모리 블록의 메모리 영역의 예시적인 아키텍처 (300)를 도시한다. 메모리 영역 (205-a)은 복수의 메모리 뱅크 (305) (예를 들어, 제 1 메모리 뱅크 (305-a), 제 2 메모리 뱅크 (305-b), 제 3 메모리 뱅크 (305-c), 제 14 메모리 뱅크 (305-n), 제 15 메모리 뱅크 (305-o), 및 제 16 메모리 뱅크 (305-p)를 포함하는 메모리 뱅크들)을 포함할 수 있다.
도 3에 도시된 바와 같이, 메모리 뱅크 (305) 내의 메모리 셀들은 컬럼 디코더 (310), 복수의 각 메모리 뱅크에 대한 행 디코더들 (315) (예를 들어, 제 1 행 디코더 (315-a), 제 2 행 디코더 (315-b), 제 3 행 디코더 (315-c), 제 14 행 디코더 (315-n), 제 15 행 디코더 (315-o) 및 제 16 행 디코더 (315-p)) 및 복수의 각 메모리 뱅크에 대한, 뱅크 제어 회로(320)(예를 들어, 제 1 뱅크 제어 회로 (320-a), 제 2 뱅크 제어 회로 (320-b), 제 3 뱅크 제어 회로 (320-c), 제 14 뱅크 제어 회로 (320-n), 제 15 뱅크 제어 회로 (320-o) 및 제 16 뱅크 제어 회로 (320-p))에 의해 어드레싱될 수 있다. 일부 예들에서, 컬럼 어드레스가 컬럼 디코더에 의해 제공될 수 있고, 뱅크 어드레스, 행 어드레스 및 로딩 명령 또는 저장 명령은 각각의 뱅크 제어 회로 (320)에 제공될 수 있다. 각각의 뱅크 제어 회로 (320)는 연관된 어드레스 래치 (325) (예를 들어, 제 1 어드레스 래치 (325-a), 제 2 어드레스 래치 (325-b), 제 3 어드레스 래치 (325-c), 제 14 어드레스 래치(325-n), 제 15 어드레스 래치 (325-o), 또는 제 16 어드레스 래치 (325-p))에 행 어드레스를 래치할 수 있고, 대응하는 행 디코더 (315)에 행 어드레스를 전달할 수 있다.
로딩 명령 동안 메모리 뱅크 (305)를 어드레싱할 때, 메모리 뱅크 (305)와 연관된 행 버퍼 (330) 내의 다수의 감지 증폭기들 (예를 들어, 제 1 메모리 뱅크 (305-a)와 연관된 행 버퍼 (330-a/330-b) 내의 복수의 감지 증폭기들)은 복수의 메모리 셀로부터 데이터를 수신하고, 데이터를 증폭하고, IO 라인 (335) 상에 판독을 위해 데이터를 래치할 수 있다. 저장 명령 동안 메모리 뱅크 (305)를 어드레싱 지정할 때, IO 라인 (335)상의 데이터는 행 버퍼 (330) 내의 감지 증폭기들에 의해 증폭되어 복수의 메모리 셀에 저장될 수 있다.
각 뱅크 제어 회로 (320)는 행 버퍼 (330)의 감지 증폭기에 다수의 제어 신호들을 제공할 수 있다. 일부 예들에서, 제어 신호들은 뱅크 선택 (BS) 신호, 플레이트 전압 (PL), 절연 게이트 제어 신호 (TG), 비트 라인 프리-차지 신호 (PCB), 감지 증폭기 프리-차지 신호 (PCS), 기준 전압 인가 신호 (REF) 또는 감지 회로 활성화 신호 (CS)를 포함할 수 있다. 메모리 뱅크 내에 데이터를 로딩하거나 저장할 때 이들 신호들의 사용 예가 도 9-14, 도 16 및 도 17을 참고로 하여 설명된다.
도 4는 본 발명의 다양한 실시예들에 따른, 메모리 블록 (105-a)의 메모리 영역 (205-a)과 같은 메모리 블록의 메모리 영역의 예시적인 아키텍처 (400)를 도시한다. 메모리 영역 (205-a)은 복수의 메모리 서브-뱅크들 (405) (예컨대, 제 1 메모리 서브-뱅크 (405-a), 제 2 메모리 서브-뱅크 (405-b), 제 3 메모리 서브-뱅크 (405-c), 제 14 메모리 서브-뱅크 (405-n), 제 15 메모리 서브-뱅크 (405-o), 및 제 16 메모리 서브-뱅크 (405-p)를 포함하는 16개의 메모리 서브-뱅크들)을 포함할 수 있다.
도 4에 도시된 바와 같이, 메모리 서브-뱅크들 (405) 내의 메모리 셀들은 컬럼 디코더 (410), 복수의 각 메모리 뱅크에 대한 행 디코더들 (415) (예를 들어, 제 1 행 디코더 (415-a), 제 2 행 디코더(415-b), 제 3 행 디코더 (415-c), 제 14 행 디코더 (415-n), 제 15 행 디코더 (415-o) 및 제 16 행 디코더 (415-p))와, 뱅크 제어 회로 (420)에 의해 어드레싱될 수 있다. 일부 예제들에서, 컬럼 어드레스는 컬럼 디코더 (410)에 제공될 수 있고, 뱅크 어드레스, 행 어드레스 및 로딩 명령 또는 저장 명령은 뱅크 제어 회로 (420)에 제공될 수 있다. 뱅크 제어 회로 (420)는 행 어드레스를 각 메모리 서브 뱅크에 대한 어드레스 래치 (425) 중 하나 (예를 들어, 제 1 어드레스 래치 (425-a), 제 2 어드레스 래치 (425-b), 제 3 어드레스 래치 (425-c), 제 14 어드레스 래치 (425-n), 제 15 어드레스 래치 (425-o), 또는 제 16 어드레스 래치 (425-p))에서 래치할 수 있고, 대응하는 행 디코더 (415)로 행 어드레스를 전달할 수 있다.
로딩 명령 동안 메모리 서브-뱅크 (405)를 어드레싱할 때, 메모리 서브-뱅크 (405)와 연관된 행 버퍼 (430) 내의 복수의 감지 증폭기들 (예를 들어, 제 1 메모리 서브-뱅크 (405-a)와 연관된 행 버퍼 (430-a/430-b)내의 복수의 감지 증폭기들)은 복수의 메모리 셀로부터 데이터를 수신하고, 데이터를 증폭하고, IO 라인 (435)을 통해 판독을 위해 데이터를 래치할 수 있다. 저장 명령 동안 메모리 서브-뱅크 (405)를 어드레싱할 때, IO 라인 (435)상의 데이터는 행 버퍼 (430)의 감지 증폭기들에 의해 증폭되어 복수의 메모리 셀에 저장될 수 있다.
뱅크 제어 회로 (420)는 행 버퍼 (430)의 감지 증폭기에 다수의 제어 신호를 제공할 수 있다. 일부 예들에서, 제어 신호들은 뱅크 선택 (BS) 신호, 플레이트 전압 (PL), 절연 게이트 제어 신호 (TG), 비트 라인 프리-차지 신호 (PCB), 감지 증폭기 프리-차지 신호 (PCS), 기준 전압 인가 신호 (REF) 또는 감지 회로 활성화 신호 (CS)를 포함할 수 있다. 메모리 뱅크 내에 데이터를 로딩하거나 저장할 때 이들 신호들의 사용 예가 도 9-14, 도 16 및 도 17을 참조하여 설명되며, 메모리 서브-뱅크 내에 데이터를 로딩하거나 저장하는 것과 유사한 방식으로 적용될 수 있다.
도 3을 참조하여 설명된 각 메모리 뱅크에 대한, 제어 회로 (320)는 메모리 뱅크 (305)에 독립적인 인터리브된 액세스를 제공하기 위해 사용될 수 있지만 도 4를 참조하여 설명된 공유된 뱅크 제어 회로 (420)보다 더 많은 칩 영역을 차지할 수 있다. 그러나, 뱅크 어드레스와 함께 공유 뱅크 제어 회로 (420)에 서브 뱅크 어드레스를 제공함으로써, 모든 메모리 서브 뱅크와 연관된 모든 행 버퍼들의 판독 및 기록이 가능하다. 일부 메모리 서브-뱅크 (405)에 대한 로딩 및 저장 프로세스 및 다른 메모리 서브-뱅크 (405)에 대한 판독 및 기록 프로세스는 인터리빙(interleave)될 수 있다. 그러나, 동일한 영역 내의 일부 메모리 서브-뱅크 (405)에 대한 프로세스를 로딩 및/또는 저장하는 경우, 메모리 서브-뱅크 인터리빙은 이용 가능하지 않을 수 있다.
도 5는 본 발명의 다양한 실시예들에 따른, 도 1 내지 도 4를 참조하여 설명된 메모리 디바이스 (100), 메모리 블록 (105) 또는 메모리 영역 (205)의 복수의 메모리 뱅크와 같은 복수의 메모리 뱅크 (305)를 포함하는 장치(500)을 도시한다. 일부 예에서, 장치 (500)는 제 1 메모리 뱅크 (305-a), 제 2 메모리 뱅크 (305-b) 및 제 3 메모리 뱅크 (305-c)를 포함할 수 있다. 장치 (500)는 대안적으로 더 많거나 또는 더 적은 메모리 뱅크들(305)을 포함할 수 있다.
메모리 뱅크 (305) 각각은 상이한 상태들을 저장하도록 프로그램 가능한 복수의 메모리 셀들 (505)을 포함할 수 있다. 예를 들어, 각각의 메모리 셀 (505)은 로직 0 및 로직 1로 표시된 2 개의 상태를 저장하도록 프로그램될 수 있다. 어떤 경우에, 메모리 셀 (505)은 2 개 보다 많은 로직 상태를 저장하도록 구성될 수 있다. 메모리 셀 (505)은 프로그램 가능 상태를 나타내는 전하를 저장하는 캐패시터를 포함할 수 있고; 예를 들어, 대전 및 비대전 커패시터는 2 개의 로직 상태들을 나타낼 수 있다. DRAM 아키텍처들은 통상 이런 디자인을 사용할 수 있으며, 채용된 커패시터는 선형 전기 분극 특성을 갖는 유전체 재료를 포함할 수 있다. 그와는 대조적으로, 강유전체 메모리 셀은 유전체 재료로서 강 유전체를 갖는 커패시터를 포함할 수 있다. 강유전체 재료들은 비선형 분극 특성들을 갖는다.
판독 및 기록과 같은 동작은 적절한 워드 라인 (WL) 및 비트 라인 (BL)을 활성화 또는 선택함으로써 메모리 셀 (505)상에서 수행될 수 있다. 일부 경우에, 비트 라인은 디지트 라인으로 지칭될 수 있다. 워드 라인 또는 비트 라인을 활성화 또는 선택하는 것은 개별 라인에 전압 전위를 인가하는 단계를 포함할 수 있다. 워드 라인 및 비트 라인은 전도성 재료로 제조될 수 있다. 일부 예들에서, 워드 라인 및 비트 라인은 금속 (예를 들어, 구리, 알루미늄, 금, 텅스텐 등)으로 제조될 수 있다. 메모리 셀 (505)의 각각의 행은 단일 워드 라인 (예를 들어, WLm1, WLm2, WLmj-1 또는 WLmj, 여기서, m은 메모리 뱅크 표시자이고, j는 메모리 뱅크 (305)를 어드레싱하는 다수의 워드 라인이다)에 연결될 수 있고, 메모리 셀들 (505)의 각각의 컬럼은 단일 비트 라인 (예컨대, BLm1, BLm2, BLm3, BLm4, BLmk-1 또는 BLmk, 여기서, k는 메모리 뱅크를 어드레싱하는 다수의 비트 라인들이다)에 연결될 수 있다. 워드 라인과 비트 라인의 인터섹션(intersection)은 메모리 셀의 어드레스로 지칭될 수 있다. 하나의 워드 라인 및 메모리 뱅크 (305)와 연관된 모든 비트 라인을 활성화시킴으로써, 데이터 워드는 복수의 감지 증폭기들 (510) (예를 들어, 감지 증폭기 SAm1 (510-a), SAm2 (510-b) SAm3 (510-c), SAm4 (510-d), SAmk-1 (510-e) 및 SAmk (510-f)를 포함하는)를 포함하는 행 버퍼로 판독될 수 있다.
일부 아키텍처들에서, 메모리 셀 (505)의 로직 저장 디바이스, 예를 들어 커패시터는 선택 디바이스에 의해 비트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인은 선택 디바이스에 연결될 수 있고 선택 디바이스를 제어할 수 있다. 예를 들어, 선택 디바이스는 트랜지스터일 수 있고 워드 라인은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인을 활성화하는 것은 메모리 셀 (505)의 캐패시터와 그에 대응하는 비트 라인 사이에 전기적 연결로 귀결될 수 있다. 메모리 셀 (505)과 연관된 워드 라인을 활성화시에, 메모리 셀 (505)과 관련된 비트 라인이 메모리 셀 (505)을 판독하거나 기록하기 위한 목적을 위해 액세스되는 것을 가능하게 할 수 있다.
판독 동작 동안 메모리 셀 (505)에 액세스할 때, 메모리 셀 (505)에 저장된 로직 값은 메모리 셀의 비트 라인과 관련된 감지 증폭기 (510)에 의해 감지될 수 있다. 예를 들어, 감지 증폭기 (510)는 메모리 셀(505)의 저장 상태 또는 로직 값을 결정하기 위해 관련 비트 라인의 로직 값 (예를 들어, 전압)을 기준 신호 (예를 들어, 기준 전압, 미도시)와 비교할 수 있다. 예를 들어, 비트 라인이 기준 전압보다 더 높은 전업을 갖는 경우, 감지 증폭기 (510)는 메모리 셀 (505)에 저장된 상태가 로직 1 또는 하이 레벨 로직 값이라고 결정할 수 있고, 비트 라인이 기준 전압보다 더 낮은 전압을 갖는 경우, 감지 증폭기 (510)는 메모리 셀 (505)에 저장된 상태가 로직 0 또는 로우 레벨 로직 값인 것으로 결정할 수 있다. 감지 증폭기 (510)는 래칭 (latching)으로 지칭될 수 있는 전압의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 그런다음 메모리 셀 (505)의 검출된 로직 상태는 IO 라인 상에 출력될 수 있다.
메모리 셀 (505)은 메모리 셀 (505)에 대한 관련 워드 라인 및 디지트 라인을 유사하게 활성화시킴으로써 설정되거나 기록될 수 있다. 상기에서 논의된 바와 같이, 워드 라인을 활성화하는 것은 메모리 셀 (505)의 대응하는 행을 각각의 비트 라인에 전기적으로 연결시킨다. 메모리 셀 (505)과 관련된 워드 라인이 활성화되는 동안 메모리 셀 (505)에 대한 관련 비트 라인을 제어함으로써, 메모리 셀 (505)이 기록될 수 있다 - 즉, 로직 값이 메모리 셀 (505)에 저장될 수 있다. 강유전체 캐패시터를 갖는 메모리 셀의 경우, 강유전체 캐패시터 양단에 전압을 인가함으로써 메모리 셀 (505)이 기록될 수 있다.
몇몇 메모리 아키텍처들에서, 메모리 셀 (505)을 액세스하는 것은 저장된 로직 상태를 저하 시키거나 파기할 수 있고, 재 기록 또는 리프레시(refresh) 동작이 수행되어 메모리 셀 (505)에 대한 원래의 로직 상태를 복귀시킬 수 있다. 예를 들어, DRAM에서, 캐패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 로직 상태를 손상시킬 수 있다. 따라서, 저장된 로직 상태는 감지 동작 후에 재 기록될 수 있다. 추가적으로, 단일 워드 라인을 활성화하는 것은 해당 행의 모든 메모리 셀의 방전으로 귀결될 수 있고; 따라서, 행 내의 모든 메모리 셀(505)은 재 기록될 필요가 있을 수 있다.
DRAM 아키텍처를 포함하는 일부 메모리 아키텍처들은 외부 전원에 의해 정기적으로 리프레시되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 예를 들어, 대전된 커패시터는 누설 전류들을 통하여 시간이 흐르면서 방전될 수 있고, 저장된 정보의 손실로 귀결된다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 비율은 예를 들어, DRAM의 경우 초당 수십 회의 리프레시 동작들과 같이 비교적 높아서 상당한 전력 소모로 귀결될 수 있다. 메모리 어레이가 점점 더 커짐에 따라, 증가된 전력 소모가 특별히 배터리와 같은 한정된 전원에 의존하는 모바일 디바이스들의 경우 메모리 어레이들 (예를 들어, 파워 서플라이들, 열 생성, 재료 제한 등)의 배치 또는 동작을 방해할 수 있다.
제 2 메모리 뱅크 (305-b)의 각 비트 라인은 행 버퍼 내의 각각의 감지 증폭기의 입력 단자에 선택적으로 결합될 수 있다. 예를 들어, 복수의 절연 게이트들 (515) (예를 들어, nMOS 트랜지스터들)의 각각은 제 2 메모리 뱅크 (305-b)의 비트 라인 (예를 들어, BLm1, BLm2, BLm3, BLm4, BLmk-1 또는 BLmk)에 개별적으로 결합된 소스 및 드레인 단자들 및 감지 증폭기들 중 대응하는 감지 증폭기 (예를 들어, 감지 증폭기 SAm1 (510-a), SAm2 (510-b), SAm3 (510-c), SAm4 (510-d), SAmk-1 (510-e), 또는 SAmk(510-f))를 가질 수 있다. 절연 게이트 (515)의 게이트 단자에 인가된 영역 제어 신호 (TGm)는 절연 게이트(515)를 동작시켜서 절연 게이트 (515)를 개방하고 제 2 메모리 뱅크 (305-b)의 비트 라인을 감지 증폭기 (510)로부터 디커플링하거나, 또는 절연게이트들 (515)을 폐쇄하고 제 2 메모리 뱅크 (305-b)의 비트 라인들을 감지 증폭기들 (510)에 결합할 수 있다. 절연 게이트 (515)가 폐쇄될 때, 활성화된 워드 라인과 연관된 메모리 셀 (505)의 행로부터 데이터 워드가 판독되거나 기록될 수 있다.
비트 라인들의 각각은 비트 라인 프리 차지 회로 (520)와 관련될 수 있다. 메모리 셀들(505)의 행의 판독 동안, 비트 라인 프리 차지 회로들 (520)은 절연 게이트들 (515)이 개방된 동안 비트 라인들을 로우 레벨로 프리 차지할 수 있다. 그런 다음 워드 라인이 활성화될 수 있고, 절연 게이트 (515)는 비트 라인을 감지 증폭기 (510)에 결합하고 활성화된 워드 라인과 연관된 메모리 셀 (505)에 저장된 데이터 워드를 비트 라인상에서 판독하기 위해 폐쇄될 수 있다. 감지 증폭기 (510)는 그런 다음 비트 라인의 전압을 기준 전압과 비교하여 메모리 셀 (505)의 저장 상태를 결정할 수 있다. 메모리 셀들 (505)의 저장된 상태들은 감지 증폭기들 (510)에 저장 (즉, 래치)될 수 있다. 제 2 메모리 뱅크 (305-b)의 다음 액세스가 바로 이전의 액세스와 동일한 워드 라인과 관련될 때, 메모리 셀에 저장된 데이터는 메모리 셀 (505) 대신에 감지 증폭기 (510)로부터 판독될 수 있다. 감지 증폭기 (510)에 저장된 데이터에 액세스하는 것은 메모리 셀의 하나 이상의 추가 액세스를 덜어줄 수 있다. 메모리 셀들 (505)의 서브 세트에 저장된 데이터가 메모리 셀들 (505) 대신에 감지 증폭기들 (510)로부터 판독될 때, 메모리 셀들 (505)은 감지 증폭기들 (510)에 결합될 필요가 없으며 절연 게이트들 (515)은 개방된 채로 유지될 수 있다. 또한, 비트 라인은 메모리 셀 (505)의 플레이트 전압 (PLm)과 동일한 전압 레벨로 프리 차지될 수 있다. 플레이트 전압 및 비트 라인 모두가 동일한 전압 (예를 들어, VSS와 같은 저전압 레벨)에 유지될 때, 메모리 셀 (505)과 관련된 누설 전류는 최소화되고, 메모리 셀 (505)의 수명은 연장될 수 있다.
도 6은 본 발명의 다양한 실시예들에 따른 예시적인 강유전체 메모리 셀(600)을 도시한다. 강유전체 메모리 셀 (600)은 선택 디바이스 및 로직 저장 컴포넌트를 포함할 수 있다. 선택 소자는 소스 단자 (605), 드레인 단자 (610) 및 게이트 단자 (645)를 갖는 트랜지스터를 포함할 수 있다. 로직 저장 컴포넌트는 2 개의 도전성 전극, 셀 플레이트 전극 (PLT) 및 저장 노드 전극 (SN)을 포함하는 커패시터 (620)를 포함할 수 있다. 커패시터(620)의 전극들은 절연성 강유전체 재료에 의해 분리될 수 있다. 상기에서 설명된 것 처럼, 다양한 상태들이 캐패시터 (620)를 대전 또는 방전함으로써 저장될 수 있다.
일부 실시예들에서, 소스 및 드레인 단자 (605, 610)는 p 형 실리콘 기판 (625)에 형성된 n 형 불순물 층 (또는 웰(well)) 일 수 있다. 소스 및 드레인 단자 (605, 610)는 엘리먼트 분리 절연막 (630, 635)에 의해 다른 활성 영역과 절연될 수 있다. 소스 단자 (605), 기판 (625) 및 드레인 단자 (610)의 일부 영역에는 게이트 유전체 막 (640)이 형성될 수 있다. 게이트 단자 (645)는 게이트 유전체 막 (640) 상에 형성될 수 있다.
소스 단자 (605)는 제 1 금속 라인 및/또는 전도성 비아 (예를 들어, 스토리지 노드(VSN)에서)에 의해 캐패시터 (620)의 저장 노드 전극 (SN)에 결합될 수 있다. 캐패시터 (620)의 셀 플레이트 전극 (PLT)은 제 2 금속 라인 및/또는 전도성 비아에 의해 셀 플레이트 노드 (PL)에 결합될 수 있다. 드레인 단자 (610)는 제 3 금속 라인 및/또는 전도성 비아에 의해 비트 라인 (BL) (650)에 결합될 수 있다. 게이트 단자 (645)는 제 4 금속 라인 및/또는 전도성 비아에 의해 워드 라인 (WL) (655)에 결합될 수 있다.
동작시, 선택 디바이스를 활성화하고 저장 노드 (VSN)와 비트 라인 (BL) (650) 사이에 전류 흐름을 유도하기 위해 고전압 레벨 (예를 들어, VPP)이 워드 라인 (WL) (655)에 인가될 수 있다. 반대로, 워드 라인 (WL) (655)에 저 전압 레벨 (예를 들어, VKK)이 인가되어 선택 디바이스를 비활성화시키고 저장 노드 (VSN)와 비트 라인 (BL) (650) 사이의 전류 흐름을 지연시킬 수 있다. 워드 라인 (WL) (655)이 저전압 레벨에 있을 때, 셀 플레이트 노드 (PL), 비트 라인 (BL) (650) 및 기판 (625) (예를 들어, Psub 전압)이 저전압 레벨 (예를 들어, VSS)을 사용하여 선택 디바이스의 누설 전류를 감소시킬 수 있다. 워드 라인 (WL) (655)이 저 전압 레벨에서 유지되고 셀 플레이트 노드 (PL), 비트 라인 (BL) (650) 및 기판 (625)의 전압들이 저 전압 레벨 (예를 들어, VSS)에서 유지되는 이 상태는, 메모리 셀 (600)에 저장된 데이터가 메모리 셀 (600) 대신에 비트 라인 (BL) (650)에 결합된 감지 증폭기로부터 판독될 때, 유지될 수 있다. 다시 말해서, 워드 라인 (WL) (655)의 전압 레벨은 저전압 레벨 (예를 들어, VKK)에서 유지될 수 있고, 비트 라인 (BL) (650)상의 전압은 메모리 셀 (600)에 저장된 데이터가 감지 증폭기로 로딩될 때, 또는 새로운 데이터가 메모리 셀(600)에 기록될 때 선택 디바이스를 통해 전류 흐름의 결과로서 변동을 거듭하는 것이 허용될 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 감지 증폭기 (705) 및 비트 라인 프리 차지 회로 (710)의 예시적인 회로도 (700)를 도시한다. 일부 예에서, 감지 증폭기 (705)는 도 5를 참조하여 설명된 감지 증폭기들 (510) 중 하나의 예시적인 실시예일 수 있다. 일부 예에서, 감지 증폭기 (705)는 노드 BLSm 및 /BLSm상의 전압을 비교하는 감지 회로를 포함할 수 있으며, 여기서 /BLSm은 BLSm에 대하여 상보적인 (또는 차동) 노드이고, BLSm 및 다른 신호들의 표기 "m" 신호가 메모리 뱅크 "m"에 대해 생성되었음을 나타낸다. 감지 회로는 감지 전압들을 래치할 수 있다. 예로서, 감지 회로는 2 개의 pMOS 트랜지스터 (715-a, 715-b) 및 2 개의 nMOS 트랜지스터 (720-a, 720-b)를 포함하는 4 개의 트랜지스터 세트를 포함할 수 있다. 감지 증폭기 (705)는 또한 BLSm 및 /BLSm 노드들을 I/O 레지스터의 노드들 IO 및 /IO에 각각 결합하기 위한 제 1 트랜지스터 쌍 (예를 들어, nMOS 트랜지스터 (725-a 및 730-a)) 및 제 2 트랜지스터 쌍 (예를 들어, nMOS 트랜지스터 (725-b 및 730-b))를 또한 포함할 수 있다. 각 쌍의 트랜지스터의 소스 및 드레인 단자는 노드 BLSm 또는 /BLSm 중 하나와 I/O 레지스터 노드 IO 또는 /IO 중 하나 사이에 직렬로 결합될 수 있다. 각 쌍 내의 하나의 트랜지스터의 게이트 단자 (예를 들어, 트랜지스터 (725-a 및 725-b)의 게이트 단자)는 뱅크 선택 신호 BSm에 의해 구동될 수 있고, 각 쌍 내의 다른 트랜지스터의 게이트 단자(예를 들어, 트랜지스터 (730-a 및 730-b)의 게이트 단자)는 컬럼 선택 신호 (YS)에 의해 구동될 수 있다.
감지 증폭기 (705)는 비트 라인 BLm에 연결된 메모리 셀에 저장된 데이터를 (감지 증폭기 (705)내) 로딩하기 전에 노드 BLSm 및 /BLSm을 제 1 전압 (예를 들어, VSS)으로 바이어싱하도록 동작가능한 감지 증폭기 프리 차지 회로를 포함할 수 있다. 감지 증폭기 프리 차지 회로는 감지 증폭기 프리 차지 (PCSm) 신호에 의해 구동된 게이트 단자들을 갖고 저전압 전위 (예를 들어, VSS 또는 접지)와 노드 BLSm 또는 /BLSm 사이의 소스 및 드레인 단자에 의해 결합된 트랜지스터들의 쌍(735-a, 735-b)를 포함할 수 있다. 노드 BLSm 및 /BLSm 사이의 소스 및 드레인 단자에 의해 결합된 제 3 트랜지스터 (740)는 또한 PCSm 신호에 의해 구동되는 게이트 단자를 또한 가질 수 있다.
감지 증폭기 (705)는 또한 노드 /BLSm을 기준 전압 (Vref)으로 바이어싱하도록 동작 가능한 바이어스 회로를 포함할 수 있다. 노드 /BLSm은 노드 BLSm 및 /BLSm을 저전압 전위로 프리 차지 한 후, 그리고 비트 라인 BLm에 연결된 메모리 셀에 저장된 데이터를 (감지 증폭기 (705)에) 로딩하기 전에 기준 전압으로 바이어싱될 수 있다. 바이어스 회로는 노드 /BLSm과 기준 전압 (Vref) 전위로 유지되는 노드 사이의 소스 및 드레인 단자에 의해 결합된 트랜지스터 (745)를 포함할 수 있다. 트랜지스터 (745)의 게이트 단자는 REFm 신호에 의해 구동될 수 있다.
비트 라인 프리 차지 회로 (710)는 비트 라인 (BLm)과 저 전위 (예를 들어, VSS 또는 접지) 사이의 소스 및 드레인 단자에 의해 결합된 트랜지스터 (750)를 포함할 수 있다. 트랜지스터 (750)의 게이트 단자는 비트 라인 프리 차지 (PCBm) 신호에 의해 구동될 수 있다. 메모리 셀로부터의 데이터를 비트 라인 (BLm)을 통해 감지 증폭기 (705)로 로딩하지 않을 때, PCBm 신호는 비트 라인 (BLm)을 로우 레벨 (예를 들어, VSS)로 풀링(pull)하도록 어써트될 수 있다.
비트 라인 (BLm)은 절연 게이트 (515-a)에 의해 감지 증폭기 (705)에 결합될 수 있다. 절연 게이트 (515-a)는 비트 라인 (BLm)과 노드 (BLSm) 사이의 소스 및 드레인 단자에 의해 결합된 트랜지스터를 포함할 수 있다. 트랜지스터의 게이트 단자는 도 5를 참조하여 설명된 바와 같이 영역 제어 신호 (TGm)에 의해 구동될 수 있다.
도 8은 본 발명의 다양한 실시예에 따른 감지 래치 (예를 들어, 감지 회로) 기판 제어 회로 (800)의 예시적인 회로도를 도시한다. 감지 래치 기판 제어 회로 (800)는 제 1 세트의 기판 전압 (예를 들어, VDD 및 VSS) 또는 제 2 세트의 기판 전압 (예를 들어, VDL 및 VSH)을 도 7을 참조하여 설명된 감지 회로와 같은 감지 회로에 제공하기 위해 사용될 수 있다. 제 1 세트의 기판 전압들은 제 1 pMOS 기판 전압 (VDD) 및 제 1 nMOS 기판 전압 (VSS)을 포함할 수 있다. 제 2 세트의 기판 전압들은 제 2 pMOS 기판 전압 (VDL) 및 제 2 nMOS 기판 전압 (VSH)을 포함할 수 있다. 제 1 pMOS 기판 전압 (VDD)은 제 2 pMOS 기판 전압 (VDL)보다 높을 수 있고, 제 1 nMOS 기판 전압 (VSS)은 제 2 nMOS 기판 전압 (VSH)보다 낮을 수 있다. 전압 선택 회로 (835)는 pMOS 기판 전압 (노드 NWm에서) 및 nMOS 기판 전압 (노드 PWm에서)을 출력하도록 감지 래치 기판 제어 회로 (800)를 구성할 수 있다. 노드 NWm 및 PWm의 전압은 제 1 세트의 기판 전압 또는 제 2 세트의 기판 전압을 사용하여 감지 증폭기의 감지 회로 (예를 들어, 도 7을 참조하여 설명된 감지 증폭기 (705)의 감지 회로)를 구성하는데 사용될 수 있다. 제 1 세트의 기판 전압들은 다른 시간에 감지 회로에 대해 더 높은 임계 전압을 제공할 수 있고, 그렇게 함으로써 감지 증폭기를 포함하는 행 버퍼의 누설 전류를 감소시킬 수 있다. 제 2 세트의 기판 전압은, 감지 증폭기로 메모리 셀에 저장된 데이터를 로딩할 때, 메모리 셀내 감지 증폭기에 저장된 데이터를 저장할 때, 또는 감지 증폭기로부터 데이터를 판독할 때, 또는 감지 증폭기에 데이터를 기록할 때 감지 회로에 대해 더 낮은 임계 전압 (Vt)을 제공할 수 있다.
일부 예에서, 감지 래치 기판 제어 회로 (800)는 제 1 pMOS 트랜지스터 (805), 제 2 pMOS 트랜지스터 (810), 제 1 nMOS 트랜지스터 (815) 및 제 2 nMOS 트랜지스터 (820)를 포함할 수 있다. 제 1 pMOS 트랜지스터 (805)는 노드 (NWm)와 제 1 pMOS 기판 전압 (VDD)로 유지되는 노드 사이의 소스 및 드레인 단자에 의해 결합될 수 있다. 일부 예에서, 노드 NWm은 도 7을 참조하여 설명된 감지 증폭기 (705)의 감지 회로에 pMOS 기판 전압을 제공할 수 있다. 제 2 pMOS 트랜지스터 (810)는 노드 (NWm)와 제 2 pMOS 기판 전압 (VDL) 사이의 소스 및 드레인 단자에 의해 결합될 수 있다. 제 1 nMOS 트랜지스터 (815)는 노드 PWm과 제 1 nMOS 기판 전압 (VSS)로 유지되는 노드 사이의 소스 및 드레인 단자에 의해 결합될 수 있다. 일부 예에서, 노드 PWm은 도 7을 참조하여 설명된 감지 증폭기 (705)의 감지 회로에 nMOS 기판 전압을 제공할 수 있다. 제 2 nMOS 트랜지스터 (820)는 노드 (PWm)와 제 2 nMOS 기판 전압 (VSH) 사이의 소스 및 드레인 단자에 의해 결합될 수 있다.
전압 선택 회로 (835)는 입력으로서 감지 증폭기 인에이블 (SEm) 신호 및 뱅크 선택 (BSm) 신호를 갖는 NOR 게이트 (830)를 포함할 수 있다. NOR 게이트 (830)의 출력은 전압 선택 회로 (835)의 비-반전 출력 (840)을 제공할 수 있다. 전압 선택 회로 (835)의 비 반전 출력 (840)은 인버터 (845)에 의해 수신될 수 있다. 인버터 (845)의 출력은 전압 선택 회로 (835)의 반전된 출력 (850)을 제공할 수 있다. 제 2 pMOS 트랜지스터 (810) 및 제 1 nMOS 트랜지스터 (815)의 게이트 단자는 비-반전 출력 (840)에 결합될 수 있고, 제 1 pMOS 트랜지스터 (805) 및 제 2 nMOS 트랜지스터 (820)의 게이트 단자는 반전 출력 (850)에 결합될 수 있다.
동작시, (로딩 또는 저장 동작 동안) SEm 신호 또는 (판독 또는 기록 동작 동안) BSm 신호의 어써팅(assertion)은 전압 선택 회로 (835)의 비 반전 출력 (840)이 로우 레벨로 풀링되게 하고, 전압 선택 회로 (835)의 반전 출력 (850)을 하이 레벨로 풀링되게 하고, 제 2 pMOS 트랜지스터 (810)를 도전시켜 노드 NWm을 VDL로 풀링되게 하고, 제 2 nMOS 트랜지스터 (820)를 도전시켜 노드 PWm을 VSH로 풀링되게 한다. SEm 신호 및 BSm 신호가 어써팅되지 않으면, 전압 선택 회로 (835)의 비 반전 출력 (840)은 하이 레벨로 풀링되며, 전압 선택 회로 (835)의 반전된 출력 (850)이 로우 레벨로 풀링되고, 제 1 pMOS 트랜지스터 (805)를 전도시켜 노드 NWm을 VDD로 풀링되게 하고, 제 1 nMOS 트랜지스터 (815)를 전도시켜 노드 PWm을 VSS로 풀링되게 한다.
도 9는 본 발명의 다양한 실시예들에 따른 로딩 명령(load command)을 발행하고 메모리 셀로부터 감지 증폭기로 로직 1 또는 하이-레벨 로직 값을 로딩할 때, 다양한 단자들에 인가되거나 다양한 노드들 상에 나타날 수 있는 예시적인 파형들(900)을 도시한다. 예로서, 감지 증폭기는 하이 레벨 로직 값의 로딩에 앞서 로우 레벨 로직 값을 저장하는 것으로 가정된다. 다른 예로서, 메모리 셀은 도 5 또는 도 6을 참조하여 설명된 메모리 셀들 (505 또는 600) 중 하나 일 수 있고, 감지 증폭기는 도 5를 참조하여 설명된 감지 증폭기 중 하나일 수 있다.
감지 증폭기 프리 차지 기간 (905) 동안, PCS 신호는 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭될 수 있고, CS 신호는 하이 레벨 (VDD)로부터 로우 레벨 (VSS)로 스위칭될 수 있다. PCS 신호를 하이 레벨로 스위칭하는 것은 /BLS 노드를 로우 레벨 (VSS)로 풀링하고 BLS 노드를 로우 레벨 (VSS)에서 유지하는 한 쌍의 풀-다운(pull-down) 트랜지스터를 포함하는 감지 증폭기 프리 차지 회로를 인에이블한다. 또한 감지 증폭기 프리 차지 기간 동안, 이전에 어써트된 워드 라인 (WL ')은 하이 레벨 (VPP)로부터 로우 레벨 (VKK)로 스위칭될 수 있다. 이전에 어써트된 워드 라인을 스위칭 한 후에, PCS 신호는 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 스위칭될 수 있고, 그렇게함으로써 감지 증폭기 프리 차지 회로를 디스에이블하고, PCB 신호는 하이 레벨 (VDD)를 로우 레벨 (VSS)로 스위칭함으로써 비트 라인 프리 차지 회로를 디스에이블시킨다.
감지 증폭기 프리 차지 기간 (905)에 후속하는 셀 선택 및 판독 기간 (910) 동안, TG 신호는 로우 레벨 (VSS)에서 하이 레벨 (VPP)로 스위칭되어 절연 게이트를 폐쇄시키고 BLS 노드에 비트 라인 (BL)을 결합시킬 수 있다. 절연 게이트를 폐쇄하는 것과 실질적으로 병렬로, REF 신호는 /BLS 노드에 기준 전압 (Vref)을 인가하는 트랜지스터의 게이트를 구동하기 위해 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭될 수 있다. 그런 다음 데이터 워드를 저장하는 메모리 셀들의 세트를 선택하고 저장된 로직 값을 비트 라인 (BL) 및 BLS 노드상에서 판독하기 위해 워드 라인 (WL)이 어써트될 수 있다 (로우 레벨 (VKK)에서 하이 레벨 (VPP)로 전환됨)). 예로서, 도 9는 로직 값이 로직 1 또는 하이 레벨 로직 값인것을 도시한다. 워드 라인 (WL)을 어써트하는 것과 실질적으로 병렬로, 메모리 셀들의 세트의 셀 플레이트 전압 (PL)은 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭될 수 있고, REF 신호는 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 스위칭될 수 있다. 셀 플레이트 전압을 상승시키는 것은 저장된 로직 값이 메모리 셀로부터 판독될 수 있게 한다. 저장된 로직 값을 비트 라인 및 BLS 노드상에서 판독한 후, TG 신호는 하이 레벨 (VPP)에서 로우 레벨 (VSS)로 스위칭되어 절연 게이트를 개방시키고 비트 라인 (BL)을 BLS 노드로부터 디커플링시킬 수 있다.
셀 선택 및 판독 기간 (910)에 후속하는 감지 증폭 기간 (915) 동안, CS 신호는 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭될 수 있어서, 감지 증폭기가 BLS 노드 상에서 판독된 로직 값과 /BLS 노드에 인가된 기준 신호 (Vref) 사이의 차이를 증폭시키게 할 수 있다. 증폭은 BLS 노드를 하이 레벨 (VDD)로 구동시키고 /BLS 노드를 로우 레벨 (VSS)로 구동시킨다. BLS 노드 상에서 판독된 로직 값의 증폭 후에, TG 신호는 로우 레벨 (VSS)로부터 하이 레벨 (VPP)로 스위칭될 수 있고, 감지 증폭 기간(915) 다음에 재 기록 기간 (920)에서 절연 게이트를 다시 폐쇄시킨다.
재기록 기간 (920) 동안, BLS 노드상의 증폭된 로직 레벨 (즉, 로직 1)은 비트 라인 (BL)으로 다시 전송된다. 그런 다음 셀 플레이트 전압 (PL)은 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 스위칭되어, 로직 1 또는 하이 레벨 로직 값을 메모리 셀에 재 기록할 수 있다.
재기록 기간 (920)에 후속하는 비트 라인 프리 차지 기간 (925) 동안, TG 신호는 하이 레벨 (VPP)로부터 로우 레벨 (VSS)로 스위칭될 수 있고, 다시 절연 게이트를 개방시킬 수 있다. 또한, PCB 신호는 로우 레벨 (VSS)에서 하이 레벨 (VDD)로 스위칭되어, 비트 라인 (BL)이 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 전환될 수 있게 한다. 비트 라인이 프리 차지된 후에, 플레이트 전압 및 비트 라인 전압 모두는 동일한 전압 (예를 들어, VSS와 같은 저 전압 레벨)에서 유지될 수 있고, 그렇게 함으로써 메모리 셀과 관련된 누설 전류를 완화시키고 메모리 셀의 수명을 연장시킬 수 있다.
파형 (900)은 메모리 셀이 파기 판독 모드로 동작하도록 구성된다고 가정한다. 메모리 셀이 파기 판독 모드로 동작하도록 구성되지 않으면, 데이터는 재기록 기간 (920) 동안 메모리 셀로 다시 전송될 필요가 없다.
도 10은 본 발명의 다양한 실시예들에 따른 로딩 명령을 발행하고 메모리 셀로부터 감지 증폭기로 로직 0 또는 로우-레벨 로직 값을 로딩할 때, 다양한 단자들에 인가되거나 다양한 노드들 상에 나타날 수 있는 예시적인 파형들(1000)을 도시한다. 예로서, 감지 증폭기는 로우 레벨 로직 값의 로딩에 앞서 하이 레벨 로직 값을 저장하는 것으로 가정된다. 다른 예로서, 메모리 셀은 도 5 또는 도 6을 참조하여 설명된 메모리 셀들 (505 또는 600) 중 하나 일 수 있고, 감지 증폭기는 도 5를 참조하여 설명된 감지 증폭기 중 하나일 수 있다.
감지 증폭기 프리 차지 기간 (1005) 동안, PCS 신호는 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭될 수 있고, CS 신호는 하이 레벨 (VDD)로부터 로우 레벨 (VSS)로 스위칭될 수 있다. PCS 신호를 하이 레벨로 스위칭하는 것은 /BLS 노드를 로우 레벨 (VSS)로 풀링하고 BLS 노드를 로우 레벨 (VSS)에서 유지하는 한 쌍의 풀-다운(pull-down) 트랜지스터를 포함하는 감지 증폭기 프리 차지 회로를 인에이블한다. 또한 감지 증폭기 프리 차지 기간 동안, 이전에 어써트된 워드 라인 (WL ')은 하이 레벨 (VPP)로부터 로우 레벨 (VKK)로 스위칭될 수 있다. 이전에 어써트된 워드 라인을 스위칭 한 후에, PCS 신호는 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 스위칭될 수 있고, 그렇게함으로써 감지 증폭기 프리 차지 회로를 디스에이블하고, PCB 신호는 하이 레벨 (VDD)를 로우 레벨 (VSS)로 스위칭함으로써 비트 라인 프리 차지 회로를 디스에이블시킨다.
감지 증폭기 프리 차지 기간 (1005)에 후속하는 셀 선택 및 판독 기간 (1010) 동안, TG 신호는 로우 레벨 (VSS)에서 하이 레벨 (VPP)로 스위칭되어 절연 게이트를 폐쇄시키고 BLS 노드에 비트 라인 (BL)을 결합시킬 수 있다. 절연 게이트를 폐쇄하는 것과 실질적으로 병렬로, REF 신호는 /BLS 노드에 기준 전압 (Vref)을 인가하는 트랜지스터의 게이트를 구동하기 위해 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭될 수 있다. 그런 다음 데이터 워드를 저장하는 메모리 셀들의 세트를 선택하고 저장된 로직 값을 비트 라인 (BL) 및 BLS 노드상에서 판독하기 위해 워드 라인 (WL)이 어써트될 수 있다 (로우 레벨 (VKK)에서 하이 레벨 (VPP)로 전환됨)). 예로서, 도 10은 로직 값이 로직 0 또는 로우 레벨 로직 값인 것을 도시한다. 워드 라인 (WL)을 어써트하는 것과 실질적으로 병렬로, 메모리 셀들의 세트의 셀 플레이트 전압 (PL)은 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭될 수 있고, REF 신호는 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 스위칭될 수 있다. 셀 플레이트 전압을 상승시키는 것은 저장된 로직 값이 메모리 셀로부터 판독될 수 있게 한다. 저장된 로직 값을 비트 라인 및 BLS 노드상에서 판독한 후, TG 신호는 하이 레벨 (VPP)에서 로우 레벨 (VSS)로 스위칭되어 절연 게이트를 개방시키고 비트 라인 (BL)을 BLS 노드로부터 디커플링시킬 수 있다.
셀 선택 및 판독 기간 (1010)에 후속하는 감지 증폭 기간 (1015) 동안, CS 신호는 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭될 수 있어서, 감지 증폭기가 BLS 노드 상에서 판독된 로직 값과 /BLS 노드에 인가된 기준 신호 (Vref) 사이의 차이를 증폭시키게 할 수 있다. 증폭은 BLS 노드를 로우 레벨 (VSS)로 구동시키고 /BLS 노드를 하이 레벨 (VDD)로 구동시킨다. BLS 노드 상에서 판독된 로직 값의 증폭 후에, TG 신호는 로우 레벨 (VSS)로부터 하이 레벨 (VPP)로 스위칭될 수 있고, 감지 증폭 기간(1015) 다음에 재 기록 기간 (1020)에서 절연 게이트를 다시 폐쇄시킨다.
재기록 기간 (1020) 동안, BLS 노드상의 증폭된 로직 레벨 (즉, 로직 0)은 비트 라인 (BL)으로 다시 전송되고, 로직 0 또는 로우 레벨 로직 값은 메모리 셀에 재 기록된다. 그런 다음 셀 플레이트 전압 (PL)은 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 스위칭될 수 있다.
재기록 기간 (1020)에 후속하는 비트 라인 프리 차지 기간 (1025) 동안, TG 신호는 하이 레벨 (VPP)로부터 로우 레벨 (VSS)로 스위칭될 수 있고, 다시 절연 게이트를 개방시킬 수 있다. 또한, PCB 신호는 로우 레벨 (VSS)에서 하이 레벨 (VDD)로 스위칭될 수 있고, 그에 의해 비트 라인 프리-차지 회로를 다시 인에이블한다. 비트 라인이 프리 차지된 후에, 플레이트 전압 및 비트 라인 전압 모두는 동일한 전압 (예를 들어, VSS와 같은 저 전압 레벨)에서 유지될 수 있고, 그렇게 함으로써 메모리 셀과 관련된 누설 전류를 완화시키고 메모리 셀의 수명을 연장시킬 수 있다.
파형 (1000)은 메모리 셀이 파기 판독 모드로 동작하도록 구성된다고 가정한다. 메모리 셀이 파기 판독 모드로 동작하도록 구성되지 않으면, 데이터는 재기록 기간 (1020) 동안 메모리 셀로 다시 전송될 필요가 없다.
도 11은 본 발명의 다양한 실시예들에 따른, 저장 명령을 발행하고 메모리 셀에 감지 증폭기에 저장된 로직 1 또는 하이-레벨 로직 값을 저장할 때 다양한 단자들에 인가되거나 다양한 노드 상에 나타날 수 있는 예시적인 파형들(1100)을 도시한다. 예로서, 메모리 셀은 도 5 또는 도 6을 참조하여 설명된 메모리 셀들 (505 또는 600) 중 하나 일 수 있고, 감지 증폭기는 도 5를 참조하여 설명된 감지 증폭기 중 하나일 수 있다.
데이터 전송 기간 (1105) 이전에, 감지 증폭기의 BLS 노드는 저장될 로직 1을 나타내는 하이 레벨 (VDD)로 풀링될 수 있고, 감지 증폭기의 /BLS 노드는 로우 레벨 (VSS)로 풀링될 수 있다. 또한, 데이터 전송 기간 이전에, 로직 1이 저장될 메모리 셀에 결합된 비트 라인 (BL)은 로우 레벨 (VSS)로 유지될 수 있다.
데이터 전송 기간 (1105) 동안, PCB 신호는 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 스위칭될 수 있고, 그에 의해 비트 라인 프리 차지 회로를 디스에이블시킨다. 또한, TG 신호는 로우 레벨 (VSS)에서 하이 레벨 (VPP)로 스위칭되어 절연 게이트를 폐쇄시키고 BLS 노드에 비트 라인 (BL)을 결합시킬 수 있다. 절연 게이트를 폐쇄시키는 것은 BLS 노드의 하이 레벨 (즉, 로직 하이가 저장 됨)이 비트 라인 (BL)으로 전달되도록 한다.
기록 기간 (1110) 동안에, 메모리 셀의 셀 플레이트 전압 (PL)은 일시적으로 로우 레벨 (VSS)로부터 하이 레벨 (VDD)로 스위칭되고, 다시 로우 레벨로 되돌아 가서 로직 1 또는 하이-레벨 로직 값을 메모리 셀에 재기록할 수 있다.
기록 기간에 이어지는 비트 라인 프리 차지 기간 (1115) 동안, TG 신호는 하이 레벨 (VPP)에서 로우 레벨 (VSS)로 스위칭될 수 있고, 다시 절연 게이트를 개방시킬 수 있다. 또한, PCB 신호는 로우 레벨 (VSS)에서 하이 레벨 (VDD)로 스위칭될 수 있고, 그에 의해 비트 라인 프리-차지 회로를 다시 인에이블시키고 비트 라인 (BL)이 하이 레벨 (VDD )에서 로우 레벨 (VSS)로 전환되게 한다. 비트 라인이 프리 차지된 후에, 플레이트 전압 및 비트 라인 전압 모두는 동일한 전압 (예를 들어, VSS와 같은 저 전압 레벨)에서 유지될 수 있고, 그렇게 함으로써 메모리 셀과 관련된 누설 전류를 완화시키고 메모리 셀의 수명을 연장시킬 수 있다.
도 12는 본 발명의 다양한 실시예들에 따른, 저장 명령을 발행하고 메모리 셀에 감지 증폭기에 저장된 로직 0 또는 로우-레벨 로직 값을 저장할 때 다양한 단자들에 인가되거나 다양한 노드 상에 나타날 수 있는 예시적인 파형(1200)을 도시한다. 예로서, 메모리 셀은 도 5 또는 도 6을 참조하여 설명된 메모리 셀들 (505 또는 600) 중 하나 일 수 있고, 감지 증폭기는 도 5를 참조하여 설명된 감지 증폭기 중 하나일 수 있다.
데이터 전송 기간 (1205) 이전에, 감지 증폭기의 BLS 노드는 저장될 로직 0을 나타내는 로우 레벨 (VSS)로 풀링될 수 있고, 감지 증폭기의 /BLS 노드는 하이 레벨 (VDD)로 풀링될 수 있다. 또한, 데이터 전송 기간 이전에, 로직 0이 저장될 메모리 셀에 결합된 비트 라인 (BL)은 로우 레벨 (VSS)로 유지될 수 있다.
데이터 전송 기간 (1205) 동안, PCB 신호는 하이 레벨 (VDD)에서 로우 레벨 (VSS)로 스위칭될 수 있고, 그에 의해 비트 라인 프리 차지 회로를 디스에이블시킨다. 또한, TG 신호는 로우 레벨 (VSS)에서 하이 레벨 (VPP)로 스위칭되어 절연 게이트를 폐쇄시키고 BLS 노드에 비트 라인 (BL)을 결합시킬 수 있다. 절연 게이트를 폐쇄시키는 것은 BLS 노드의 로우 레벨 (즉, 로직 제로가 저장 됨)이 비트 라인 (BL)으로 전달되도록 한다.
기록 기간 (1210) 동안, 메모리 셀의 셀 플레이트 전압 (PL)은 로우 레벨 (VSS)에서 하이 레벨 (VDD)로 일시적으로 스위칭될 수 있고, 그때에 로직 0 또는 로우 레벨 로직 값이 다시 메모리 셀에 재기록될 수 있고, 그런 다음 셀 플레이트 전압은 로우 레벨로 복귀될 수 있다.
기록 기간에 이어지는 비트 라인 프리 차지 기간 (1215) 동안, TG 신호는 하이 레벨 (VPP)에서 로우 레벨 (VSS)로 스위칭될 수 있고, 다시 절연 게이트를 개방시킬 수 있다. 또한, PCB 신호는 로우 레벨 (VSS)에서 하이 레벨 (VDD)로 스위칭될 수 있고, 그에 의해 비트 라인 프리-차지 회로를 다시 인에이블한다. 비트 라인이 프리 차지된 후에, 플레이트 전압 및 비트 라인 전압 모두는 동일한 전압 (예를 들어, VSS와 같은 저 전압 레벨)에서 유지될 수 있고, 그렇게 함으로써 메모리 셀과 관련된 누설 전류를 완화시키고 메모리 셀의 수명을 연장시킬 수 있다.
일부 경우들에서, 도 16 또는 도 17을 참조하여 설명된 바와 같이, 마모 레벨링은 로딩 명령과 관련하여 수행될 수 있다.
도 13은 본 발명의 다양한 실시예들에 따른, 데이터 워드가 복수의 메모리 셀로부터 행 버퍼로 로딩된 다음, 메모리 셀 대신에 행 버퍼로부터 판독되는 동작들(1300)의 예제 시퀀스를 도시한다. 예로서, 메모리 셀은 도 5 또는 도 6을 참조하여 설명된 메모리 셀들 (505 또는 600) 중 하나 일 수 있고, 감지 증폭기는 도 5를 참조하여 설명된 감지 증폭기 중 하나일 수 있다.
시간 t1에서, (복수의 메모리 셀들에 저장된) 데이터 워드를 행 버퍼에 로딩하도록 로딩 명령 (load command) (LD)이 발행될 수 있다. 로딩 명령은 제 1 데이터 워드의 뱅크 어드레스 (BAm) 및 제 1 행 어드레스 (RAa)와 연관될 수 있다. 일부 예에서, 로딩 명령은 도 9 또는 도 10을 참조하여 설명된 바와 같이 실행될 수 있다. 제 1 데이터 워드가 행 버퍼에 로딩된 후, 행 버퍼로부터 제 1 데이터 워드를 판독하기 위해 다수의 판독 명령이 발행될 수 있다. 예를 들어, 뱅크 어드레스 (BAm) 및 컬럼 어드레스 (CA)와 관련된 판독 명령 (RD)은 시간 t1에 이어서 시간 t2에 발행될 수 있다. 임의의 수의 추가 판독 명령이 시간 t1 후에 발행될 수 있다. " 누락(miss)"를 반환하는 판독 명령을 발행할 때, 제 2 데이터 워드를 행 버퍼에 로딩하기 위해 시간 t3에서 로딩 명령이 발행될 수 있다. 제 2 데이터 워드는 뱅크 어드레스 (BAm) 및 제 2 행 어드레스 (RAb)와 연관될 수 있다. 제 2 데이터 워드는 시간 t3 다음에 임의의 횟수만큼 행 버퍼로부터 판독될 수 있다. 행 버퍼의 판독 동안, 대응하는 데이터 워드를 저장하는 메모리 셀은 방해받지 않는다. 제한된 회수에서만 판독될 수 있는 메모리 셀에 대해, 행 버퍼에서의 데이터 워드의 캐싱은 메모리 셀을 포함하는 메모리의 수명을 연장시킬 수 있다.
또한, 도 13에 도시된 바와 같이, 복수의 감지 인에이블 (SEm) 신호가 로딩 명령의 발행시 어써트될 수 있다. 도 8을 참조하여 설명된 바와 같이, SEm 신호의 어써팅은 감지 증폭기를 포함하는 행 버퍼에 데이터 워드를 로딩할 때 감지 증폭기의 감지 회로의 임계 전압 (Vt)을 낮출 수 있다. 유사하게, 뱅크 선택 (BSm) 신호는 판독 명령의 발행시 어써트될 수 있다. 도 8을 참조하여 설명된 바와 같이, BSm 신호의 어써트는 감지 증폭기를 포함하는 행 버퍼로부터 데이터 워드를 판독할 때 감지 증폭기의 감지 회로의 임계 전압 (Vt)을 낮출 수 있다.
또한, 도 13에 도시된 바와 같이, 컬럼 선택 신호 (YS)가 BSm 신호의 어써트와 함께 어써트될 수 있다. 판독 명령의 발행시 BSm 및 YS 신호 모두의 어써팅은 도 7을 참조하여 설명된 바와 같이, 데이터 워드가 행 버퍼 (즉, 복수의 감지 증폭기들)로부터 판독될 수 있게 할 수 있다.
도 14는 본 발명의 다양한 실시예들에 따른, 데이터 워드가 복수의 메모리 셀로부터 행 버퍼로 로딩되거나, 또는 행 버퍼에 기록된 다음, 메모리 셀 대신에 행 버퍼로부터 판독되는 동작들(1400)의 예시적인 시퀀스를 도시한다. 예로서, 메모리 셀은 도 5 또는 도 6을 참조하여 설명된 메모리 셀들 (505 또는 600) 중 하나 일 수 있고, 감지 증폭기는 도 5를 참조하여 설명된 감지 증폭기 중 하나일 수 있다.
시간 t1에서, (복수의 메모리 셀들에 저장된) 데이터 워드를 행 버퍼에 로딩하도록 로딩 명령 (load command) (LD)이 발행될 수 있다. 로딩 명령은 뱅크 어드레스 (BAm) 및 제 1 행 어드레스 (RAa)에 대응하는 워드 라인의 어써트와 연관될 수 있다. 일부 예에서, 로딩 명령은 도 9 또는 도 10을 참조하여 설명된 바와 같이 실행될 수 있다. 제 1 데이터 워드가 행 버퍼에 로딩된 후, 행 버퍼로부터 제 1 데이터 워드를 판독하기 위해 다수의 판독 명령(미도시)이 발행될 수 있다.
시간 t2에서, 제 2 데이터 워드를 행 버퍼 (예를 들어, 메모리 제어기로부터)에 기록하기 위해 기록 명령 (WR)이 발행될 수 있다. 기록 명령은 뱅크 어드레스 (BAm) 및 행 버퍼의 컬럼 어드레스 (CA)와 관련될 수 있다. 제 2 데이터 워드가 행 버퍼에 기록된 후, 행 버퍼로부터 제 2 데이터 워드를 판독하기 위해 다수의 판독 명령(미도시)이 발행될 수 있다. 시간 t3에서, 저장 명령 (ST)이 발행되어 제 2 데이터 워드를 복수의 메모리 셀에 저장할 수 있다. 저장 명령은 뱅크 어드레스 (BAm)와 관련될 수 있지만,이 예에서 대응하는 워드 라인이 또한 어써팅되기 때문에 행 어드레스 (예를 들어, 행 어드레스 (RAa))는 필요하지 않다. 복수의 메모리 셀에 제 2 데이터 워드를 저 한 후, 일부 예에서, 행 버퍼의 컬럼 어드레스 (CA) 및 뱅크 어드레스 (BAm) 와 연관된 판독 명령 (RD)이 발행될 수 있다(예를 들어, 시간 (t3) 다음 시간 (t4)). 임의의 수의 추가 판독 명령이 시간 t2 또는 시간 t3 후에 발행될 수 있다.
"누락(miss)"를 반환하는 판독 명령을 발행할 때, 제 3 데이터 워드를 행 버퍼에 로딩하기 위해 시간 t5에서 로딩 명령이 발행될 수 있다. 제 3 데이터 워드는 뱅크 어드레스 (BAm) 및 제 2 행 어드레스 (RAb)와 연관될 수 있다. 제 3 데이터 워드는 시간 t5 다음에 임의의 횟수만큼 행 버퍼로부터 판독될 수 있다. 행 버퍼의 판독 동안, 대응하는 데이터 워드를 저장하는 메모리 셀은 방해받지 않는다. 제한된 회수에서만 판독될 수 있는 메모리 셀에 대해, 행 버퍼에서의 데이터 워드의 캐싱은 메모리 셀을 포함하는 메모리의 수명을 연장시킬 수 있다.
또한, 도 14에 도시된 바와 같이, 복수의 감지 인에이블 (SEm) 신호가 로딩 명령 또는 저장 명령의 발행시 어써트될 수 있다. 도 8을 참조하여 설명된 바와 같이, SEm 신호의 어써팅은 감지 증폭기를 포함하는 행 버퍼에 데이터 워드를 로딩할 때 또는 행 버퍼에 저장된 데이터 워드를 복수의 메모리 셀들에 저장할 때 감지 증폭기의 감지 회로의 임계 전압 (Vt)을 낮출 수 있다. 유사하게, 뱅크 선택 (BSm) 신호는 판독 명령 또는 기록 명령의 발행시 어써트될 수 있다. 도 8을 참조하여 설명된 바와 같이, BSm 신호의 어써트는 감지 증폭기를 포함하는 행 버퍼로부터 데이터 워드를 판독할 때 또는 메모리 제어기로부터 수신된 데이터 워드를 행 버퍼에 기록할 때 감지 증폭기의 감지 회로의 임계 전압 (Vt)을 낮출 수 있다. 다른 시간에, 행 버퍼의 누설 전류를 감소시키기 위해, 행 버퍼의 감지 증폭기와 관련된 감지 회로의 임계 전압이 상승될 수 있다.
또한, 도 14에 도시된 바와 같이, 컬럼 선택 신호 (YS)가 BSm 신호의 어써트와 함께 어써트될 수 있다. 판독 명령 또는 기록 명령의 발행시 BSm 및 YS 신호 모두의 어써팅은 데이터 워드가 도 7을 참조하여 설명된 바와 같이, 행 버퍼 (즉, 복수의 감지 증폭기)로부터 판독되거나 또는 행 버퍼에 기록되는 것을 가능하게 할 수 있다.
도 15는 본 발명의 다양한 실시예들에 따른, 메인 메모리 서브시스템을 포함하는 시스템(1500)의 다이어그램을 도시한다. 시스템(1500)은 디바이스(1505)를 포함할 수 있으며, 이것은 다양한 컴포넌트들을 연결하거나 또는 물리적으로 지원하기 위해 인쇄 회로 보드이거나 또는 이를 포함할 수 있다.
디바이스 (1505)는 메인 메모리 서브 시스템 (1510)을 포함할 수 있으며, 메인 메모리 서브 시스템은 도 1에서 설명된 메모리 디바이스 (100)의 예제일 수 있다. 메인 메모리 서브 시스템 (1510)은 메모리 제어기 (1565) 및 복수의 메모리 뱅크 (1570)들을 포함할 수 있다. 일부 예제들에서, 메모리 뱅크 (1570)는 도 3 또는 도 5를 참조하여 설명된 메모리 뱅크의 예일 수 있으며, 각각의 메모리 뱅크는 도 3, 5 또는 7을 참조하여 설명된 바와 같이 구성된 행 버퍼 (감지 증폭기들을 포함)와 연관될 수 있다.
디바이스 (1505)는 또한 프로세서 (1515), 직접 메모리 액세스 제어기 (DMAC) (1520), BIOS 컴포넌트 (1525), 주변기기 컴포넌트(1530) 및 입력/출력 제어기 (1535)를 포함할 수 있다. 디바이스 (1505)의 컴포넌트들은 버스 (1540)를 통해 서로와 전자 통신할 수 있다. 프로세서 (1515)는 메모리 제어기 (1565)를 통해 메인 메모리 서브 시스템 (1510)을 동작 시키도록 구성될 수 있다. 일부 경우들에서, 메모리 제어기 (1565)는 프로세서 (1515)에 통합될 수 있다. 프로세서 (1515)는 범용 프로세서, 디지털 신호 프로세서 (DSP), 애플리케이션-특정 집적 회로 (ASIC), 필드-프로그램 가능한 게이트 어레이 (FPGA) 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 이들 유형들의 컴포넌트들의 조합일 수 있다. 일부 예들에서, 프로세서 (1515)는 멀티 코어 프로세서일 수 있다. 추가적으로, 예를 들어, 프로세서 (1515)는 메모리 관리 유닛 (MMU) (1560)을 포함할 수 있다. 또한, 일부 예들에서, MMU (1560)는 번역 룩어사이드 버퍼 (TLB : translation lookaside buffer)를 포함할 수 있다. 프로세서 (1515)는 본 출원에서 설명된 다양한 기능들을 수행할 수 있다. 프로세서(1515)는, 예를 들면, 디바이스(1505)가 다양한 기능들 또는 태스크들을 수행하게 하기 위해 메모리 뱅크들(1570)에 저장된 컴퓨터-판독 가능한 지시들을 실행하도록 구성될 수 있다.
DMAC (1520)는 프로세서 (1515)가 메인 메모리 서브 시스템 (1510) 내에서 직접 메모리 액세스들을 수행하는 것을 가능하게 할 수 있다.
BIOS 컴포넌트(1525)는 시스템(1500)의 다양한 하드웨어 컴포넌트들을 초기화하고 구동할 수 있는, 펌웨어로서 동작된 기본 입력/출력 시스템(BIOS)을 포함하는 소프트웨어 컴포넌트일 수 있다. BIOS 컴포넌트(1525)는 또한 프로세서(1515) 및 다양한 컴포넌트들, 예로서 주변기기 컴포넌트들(1530), 입력/출력 제어기(1535) 등 사이에서의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(1525)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변기기 컴포넌트(들)(1530)는, 디바이스(1505)로 통합되는, 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스들을 위한 인터페이스일 수 있다. 주변기기 디바이스들의 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB 제어기, 직렬 또는 병렬 포트, 또는 주변기기 컴포넌트 상호 접속(PCI) 또는 가속 그래픽스 포트(AGP) 슬롯들과 같은 주변기기 카드 슬롯들을 포함할 수 있다.
입력/출력 제어기 (1535)는 프로세서 (1515)와 주변기기 컴포넌트(들) (1530), 입력 디바이스(들) (1545), 출력 디바이스(들) (1550), 및/또는 서브-메모리 디바이스 (1555) (예를 들어, 하드 디스크 드라이브(HDD 및/또는 고체 상태 드라이브 (SSD)) 사이의 데이터 통신을 관리할 수 있다. 입력/출력 제어기(1535)는 또한 디바이스(1505)로 통합되지 않은 주변기기들을 관리할 수 있다. 몇몇 경우들에서, 입력/출력 제어기(1535)는 외부 주변기기로의 물리적 연결 또는 포트를 나타낼 수 있다.
입력 디바이스(들)(1545)는 디바이스(1505) 또는 그것의 컴포넌트들로 입력을 제공하는 디바이스(1505)의 외부에 있는 신호 또는 디바이스를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스들과의 또는 그 사이에서의 인터페이스를 포함할 수 있다. 몇몇 경우들에서, 입력 디바이스(들)(1545)은 주변기기 컴포넌트(들)(1530)를 통해 디바이스(1505)와 인터페이스하는 주변기기일 수 있거나 또는 입력/출력 제어기(1535)에 의해 관리될 수 있다.
출력 디바이스(들)(1550)는 디바이스(1505) 또는 그것의 컴포넌트들로부터 출력을 수신하도록 구성된 디바이스(1505)의 외부에 있는 신호 또는 디바이스를 나타낼 수 있다. 출력 디바이스(1550)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 보드 등을 포함할 수 있다. 몇몇 경우들에서, 출력 디바이스(들)(1550)은 주변기기 컴포넌트(들)(1530) 중 하나를 통해 디바이스(1505)와 인터페이스하는 주변기기일 수 있거나 또는 입력/출력 제어기(1535)에 의해 관리될 수 있다.
메모리 제어기 (1565) 및 메모리 뱅크들 (1570)을 포함하는 디바이스 (1505)의 컴포넌트들은 그것들의 기능을 수행하도록 디자인된 회로부를 포함할 수 있다. 이것은 본 출원에서 설명된 기능들을 수행하도록 구성된 다양한 회로 소자들, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 활성 또는 불활성 엘리먼트들을 포함할 수 있다.
일부 예들에서, 프로세서 (1515)에 의해 실행되는 운영 체제 (OS)는 멀티 코어 프로세서의 프로세스 (또는 코어)를 메모리 디바이스의 메모리 뱅크들의 다른 그룹 (예를 들어, 메인 메모리 서브 시스템 (1510))에 맵핑할 수 있다. 메모리 뱅크는, 예를 들어, 도 3, 도 5 또는 도 7을 참조하여 설명된, 행 버퍼와 연관될 수 있다. 프로세스들 (또는 코어들)을 메모리 뱅크들의 그룹들에 맵핑하는 것은 행 버퍼들 내의 데이터의 공간적 집약성(locality)을 유지하는데 사용될 수 있고, 그렇게 함으로써 데이터 워드가 복수의 메모리 셀들로부터 검색될 때 히트 (hit)의 가능성을 증가시킨다. 히트율이 개선된 때, 메모리 셀의 액세스 수가 감소될 수 있으며, 이는 일부 경우들에서 판독 레이턴시를 단축시키고 및/또는 메모리 셀의 수명을 연장시킬 수 있다. 일부 예들에서, 프로세스 (또는 코어)의 메모리 뱅크 그룹에 대한 맵핑은 프로세스들 (또는 코어들)의 작업 세트 크기의 변경들에 따라 변화될 수 있다. 일부 예들에서, 작업 세트 내의 연속 페이지는 메모리 뱅크 그룹 내의 상이한 메모리 뱅크의 행 버퍼에서 전개될 수 있다.
일부 예들에서, 프로세서 (1515)는 16 개의 코어들을 가질 수 있고, 메인 메모리 서브 시스템 (1510)은 512 개의 메모리 뱅크로 분할될 수 있다. 이들 예제들에서, 메모리 뱅크는 코어들에 동등하게 (예를 들어, 각각의 코어는 32 개의 메모리 뱅크의 상이한 그룹들에 맵핑될 수 있다 (예를 들어, 코어 (1)은 메모리 뱅크 (1 내지 32)에 맵핑될 수 있고, 코어 (2)는 메모리 (33 내지 64)에 맵핑될 수 있다;... 코어 (16)는 메모리 뱅크 (481 내지 512)에 맵핑될 수 있다) 또는 불균일하게 (예를 들어, 상이한 코어들은 상이한 수의 메모리 뱅크들에 맵핑될 수 있다) 할당될 수 있다.
일부 예들에서, 프로세서 (1515)는 판독 명령 또는 기록 명령 중 적어도 하나를 발행할 수 있다. 판독 명령의 발행시, 메모리 제어기 (1565)는 판독 명령과 연관된 메모리 어드레스 (예를 들어, 뱅크 어드레스 및 행 어드레스)를 식별하고, 메모리 뱅크와 연관된 행 버퍼로부터 데이터 워드를 판독하려고 시도할 수 있다. 행 버퍼에 히트가 있을 때, 예를 들어 도 9, 도 10 또는 도 13을 참조하여 설명된 바와 같이, 메모리 제어기 (1565)는 행 버퍼에 저장된 데이터 워드를 프로세서 (1515)에 제공할 수 있다. 행 버퍼에 누락(miss)이 있는 경우, 메모리 제어기 (1565)는 데이터 워드가 메모리 뱅크 내의 복수의 메모리 셀로부터 판독될 수 있고, 데이터 워드가 예를 들어, 도 9 또는 도 10을 참조하여 설명된 프로세서 (1515)에 제공될 때 행 버퍼에 저장되게 할 수 있다. 기록 명령의 발행시, 메모리 제어기 (1565)는 기록 명령과 관련된 메모리 어드레스 (예를 들어, 뱅크 어드레스 및 행 어드레스)를 식별할 수 있고, 예를 들어 도 11 또는 도 12를 참조하여 설명된 바와 같이 메모리 뱅크와 연관된 행 버퍼에 데이터 워드를 기록할 수 있다. 행 버퍼에 저장된 데이터 워드는 그런다음 예를 들어 도 11, 도 12 또는 도 14를 참조하여 설명된 메모리 뱅크의 복수의 메모리 셀들에 저장될 수 있다.
도 16 및 도 17은 본 발명에서 설명된 기술들이 마모 레벨링 동작들을 수행하는데 어떻게 사용될 수 있는지를 보여주는데, 예를 들어, 제 1 행 어드레스와 연관된 제 1 복수의 메모리 셀들로부터 판독된 데이터는 메모리 디바이스로부터 데이터를 판독할 필요없이 (예를 들어, 메모리 I/O 동작을 필요로 하지 않고) 제 2 행 어드레스와 연관된 제 2 복수의 메모리 셀에 저장될 수 있다. 일부 예에서, 마모 레벨링 동작은 메모리 디바이스의 각각의 메모리 뱅크 (또는 서브-뱅크)에 대해 수행된 로딩 및 저장 프로세스의 수를 카운트함으로써 수행될 수 있고, 미리 결정된 수의 로딩 및/또는 저장 프로세스들의 성능에 기해, 마모 레벨링 동작은 메모리 뱅크 (또는 서브-뱅크) 내에서 수행될 수 있다. 일부 예에서, 마모 레벨링 동작 동안 데이터 워드가 저장되는 메모리 셀은 데이터 갭 (예를 들어, 데이터 워드가 없거나 더 이상 유용하지 않은 데이터 워드)과 관련된 복수의 메모리 셀로 식별될 수 있다.
도 16은 본 발명의 다양한 실시예들에 따른 로딩 명령을 발행하고 메모리 셀로부터 감지 증폭기로 로직 1 또는 하이-레벨 로직 값을 로딩할 때, 다양한 단자들에 인가되거나 다양한 노드들 상에 나타날 수 있는 예시적인 파형(1600)들을 도시한다. 예로서, 감지 증폭기는 하이 레벨 로직 값의 로딩에 앞서 로우 레벨 로직 값을 저장하는 것으로 가정된다. 다른 예로서, 메모리 셀은 도 5 또는 도 6을 참조하여 설명된 메모리 셀들 (505 또는 600) 중 하나 일 수 있고, 감지 증폭기는 도 5를 참조하여 설명된 감지 증폭기 중 하나일 수 있다.
파형 (1600)은 도 9를 참조하여 설명된 파형 (900)과 유사하지만, 워드 라인 (WL) 및 이전에 어써트(assert)된 워드 라인 (WL ') 파형에 대한 것이다. 보다 상세하게는, 파형들 (1600)에 앞에서 어써트된 워드 라인 (WL ') 파형이 없고, 절연 게이트 개방 바로 전에 (또는 실질적으로 병렬로) 비트 라인 프리-차지 기간 (925)의 시작시 워드 라인 (WL) 파형은 로우 레벨 (VKK)로 천이된다. 이러한 방식으로, 메모리 뱅크 (또는 서브-뱅크)는 비트 라인 (BL)을 로우 레벨 (VSS)로 프리 차지 한 후에 다른 워드 라인과 연관된 새로운 행 어드레스를 수신하도록 준비될 수 있어서, 셀 선택 동안 감지 증폭기에 저장된 로직 값은 로직 값이 판독된 메모리 셀과는 다른 메모리 셀에 저장될 수 있다 (예를 들어, 마모 레벨링 동작이 수행될 수 있다).
도 17은 본 개시의 다양한 실시 예들에 따른, 데이터 워드가 제 1 복수의 메모리 셀들로부터 행 버퍼로 로딩된 다음 제 2 복수의 메모리 셀들에 저장되는 동작(1700)의 예시적인 시퀀스를 도시한다. 예로서, 메모리 셀은 도 5 또는 도 6을 참조하여 설명된 메모리 셀들 (505 또는 600) 중 하나 일 수 있고, 감지 증폭기는 도 5를 참조하여 설명된 감지 증폭기 중 하나일 수 있다.
시간 t1에서, (제 1 복수의 메모리 셀들에 저장된) 데이터 워드를 행 버퍼에 로딩하도록 로딩 명령 (load command) (LD)이 발행될 수 있다. 로딩 명령은 제 1 행 어드레스 (RAa)에 대응하는 워드 라인 및 뱅크 어드레스 (BAm)의 어써트와 연관될 수 있다. 일부 예에서, 로딩 명령은 도 9 또는 도 10을 참조하여 설명된 바와 같이 실행될 수 있다. 데이터 워드가 행 버퍼에 로딩된 후에, 제 1 개수의 판독 명령들 (미도시)이 행 버퍼로부터 데이터 워드를 판독하기 위해 발행되거나 발행되지 않을 수 있다.
시간 t2에서, 저장 명령 (ST)이 발행되어 제 2 복수의 메모리 셀에 데이터 워드 (행 버퍼에 저장 됨)를 저장할 수 있다. 저장 명령은 뱅크 어드레스 (BAm) 및 제 2 행 어드레스 (RAb)에 대응하는 워드 라인의 어써트와 연관될 수 있다. 데이터 워드가 제 2 복수의 메모리 셀들에 저장된 후에, 제 2 개수의 판독 명령들 (미도시)은 행 버퍼로부터 데이터 워드를 판독하기 위해 발행되거나 발행되지 않을 수 있다.
도 18은 본 발명의 다양한 실시 예들에 따른, 메모리 디바이스 또는 시스템을 동작시키는 방법 (1800)을 도시하는 흐름도이다. 방법 (1800)의 동작은 도 1 또는 도 15를 참조하여 설명된 메모리 디바이스 (100) 또는 시스템 (1500)과 같은 메모리 디바이스 또는 시스템상에서 또는 그 내부에서 또는 도 3, 도 4, 도 5, 도 6, 도 15 또는 도 18을 참조하여 설명된 메모리 뱅크 또는 메모리 셀들을 포함하는 메모리 디바이스 또는 시스템 내에서 또는 내부에서 수행될 수 있다. 일부 예에서, 방법 (1800)의 동작은 도 1 또는 도 15를 참조하여 설명된 메모리 제어기 (1565) 및/또는 메모리 디바이스 (100)와 같은 메모리 제어기 및/또는 메모리 디바이스에 의해 또는 그 제어하에 수행될 수 있다. 일부 예들에서, 메모리 제어기 및/또는 메모리 디바이스는 메모리 뱅크의 기능 엘리먼트들을 제어하여 이하에 설명되는 기능들을 수행하도록 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기 및/또는 메모리 디바이스는 특수 목적 하드웨어를 사용하여 이하에 설명된 기능의 측면들을 수행할 수 있다.
블록 (1805)에서, 방법은 예를 들어 도 9 또는 도 10을 참조하여 설명된, 메모리 셀의 제 1 판독을 수행할 때 행 버퍼의 감지 증폭기에서 메모리 셀의 데이터를 캐싱하는 단계를 포함할 수 있다. 일부 예에서, 메모리 셀은 강유전체 메모리 셀을 포함할 수 있다. 일부 예에서, 강유전체 메모리 셀은 파기 판독 모드(destructive reading mode)로 동작하도록 구성될 수 있다.
블록 (1810)에서, 방법은, 예를 들어 도 13을 참조하여 설명된 메모리 셀의 제 1 판독을 수행한 후에 메모리 셀의 적어도 제 2 판독을 수행할지를 결정하는 단계를 포함할 수 있다. 메모리 셀의 제 2 판독은 메모리 셀의 제 1 판독 후에 메모리 셀의 다음 판독을 포함할 수 있다.
블록 (1815)에서, 본 방법은 예를 들어 도 13을 참조하여 설명된 바와 같이 메모리 셀의 적어도 제 2 판독을 위해 감지 증폭기로부터 메모리 셀의 데이터를 판독하는 단계를 포함할 수 있다.
블록 (1820)에서, 메모리 셀이 파기 판독 모드로 동작하도록 구성될 때, 본 방법은 예를 들어도 9 또는 도 10을 참조하여 설명된 바와 같이 감지 증폭기에서 메모리 셀의 데이터를 캐싱 한 후에 선택적으로 메모리 셀의 데이터를 메모리 셀에 기록하는 단계를 포함할 수 있다.
블록 (1825)에서, 본 방법은 예를 들어, 도 16 또는 도 17을 참조로 하여 설명된 것 처럼, 선택적으로, 감지증폭기내 캐싱된 메모리 셀의 데이터를 감지 증폭기에 연결된 다른 메모리 셀에 기록 (예를 들어, 마모 레벨링 동작 수행)하는 단계를 포함할 수 있다.
일부 예에서, 방법 (1800)은 감지 증폭기에서 메모리 셀의 데이터를 캐싱하기 전에, 메모리 셀이 결합된 비트 라인에 결합하기 위해 절연 게이트를 폐쇄하는 단계를 포함할 수 있다. 방법은 또한 감지 증폭기에서 비트 라인을 디커플링하기 위해 감지 증폭기에서 메모리 셀의 데이터를 캐싱 한 후에 절연 게이트를 개방하는 단계를 포함할 수 있다. 방법이 블록 (1820)에서 재 기록 동작 (들)을 포함할 때, 방법은 메모리 셀의 데이터를 메모리 셀에 다시 기록한 후에 절연 게이트를 개방하는 단계를 포함할 수 있다. 블록 (1820)에서의 재기록 동작 (들)이 수행되는 일부 예에서, 방법은 감지 증폭기에서 메모리 셀의 데이터를 증폭하는 동안 절연 게이트를 개방하는 단계, 메모리 셀에 다시 메모리 셀의 데이터를 기록하기 전에 절연 게이트를 폐쇄하는 단계, 메모리 셀의 데이터를 다시 메모리 셀에 기록한 후 절연 게이트를 재 개방하는 단계를 포함할 수 있다. 일부 예에서, 방법은 메모리 셀의 셀 플레이트와 동일한 전압으로 비트 라인을 프리 차지하는 단계를 포함할 수 있다. 방법이 블록 (1820)에서 재기록 동작 (들)을 포함하지 않을 때, 프리 차지는 감지 증폭기에서 메모리 셀의 데이터 캐싱 후에 절연 게이트를 개방 한 후에 수행될 수 있다. 방법이 블록 (1820)에서 재 기록 동작 (들)을 포함하는 경우, 재 기록 동작 (들)에 후속하여 절연 게이트를 개방 한 후에 프리차지가 수행될 수 있다. 일부 예에서, 메모리 셀의 데이터는, 적어도 메모리 셀의 제 2 판독 동안, 절연 게이트가 개방되어 있는 동안 (즉, 비트 라인이 감지 증폭기로부터 디커플링되는 동안) 감지 증폭기로부터 판독될 수 있다.
도 19는 본 발명의 다양한 실시예들에 따른, 메모리 디바이스 또는 시스템을 동작시키는 방법(1900)을 나타내는 흐름도이다. 방법 (1900)의 동작은 도 1 또는 도 15를 참조하여 설명된 메모리 디바이스 (100) 또는 시스템 (1500)과 같은 메모리 디바이스 또는 시스템상에서 또는 그 내부에서 또는 도 3, 도 4, 도 5, 도 6, 도 15 또는 도 18을 참조하여 설명된 메모리 뱅크 또는 메모리 셀들을 포함하는 메모리 디바이스 또는 시스템 내에서 또는 내부에서 수행될 수 있다. 일부 예에서, 방법 (1900)의 동작은 도 1 또는 도 15를 참조하여 설명된 프로세서(1515), 메모리 제어기 (1565) 및/또는 메모리 디바이스 (100)와 같은 프로세서, 메모리 제어기 및/또는 메모리 디바이스에 의해 또는 그 제어하에 수행될 수 있다. 일부 예들에서, 프로세서, 메모리 제어기, 및/또는 메모리 디바이스는 메모리 뱅크의 기능 엘리먼트들을 제어하여 이하에 설명되는 기능들을 수행하도록 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 프로세서, 메모리 제어기 및/또는 메모리 디바이스는 특수 목적 하드웨어를 사용하여 이하에 설명된 기능의 측면들을 수행할 수 있다.
블록 (1905)에서, 방법은, 예를 들어 도 15를 참조하여 설명된 바와 같이, 메모리 디바이스 내의 메모리 뱅크의 상이한 그룹에 멀티 코어 프로세서의 프로세스를 맵핑하는 단계를 포함할 수 있다. 각각의 메모리 뱅크는 행 버퍼와 연관될 수 있다. 일부 예에서, 멀티 코어 프로세서의 프로세스는 적어도 부분적으로 멀티 코어 프로세서의 코어를 메모리 뱅크의 다른 그룹에 맵핑하는 것에 기초하여 메모리 뱅크들의 상이한 그룹들에 맵핑될 수 있다.
블록 (1910)에서, 방법은 복수의 프로세스들의 프로세스로부터 메모리 어드레스와 연관된 제 1 메모리 판독 요청 수신시 데이터 워드를 검색하기 위해 메모리 뱅크 내의 메모리 어드레스와 연관된 복수의 메모리 셀을 어드레싱하는 단계를 포함할 수 있다.
블록 (1915)에서, 방법은 프로세스로부터 적어도 메모리 어드레스와 관련된 적어도 제 2 메모리 판독 요청을 수신할 때 데이터 워드를 검색하기 위해 메모리 뱅크와 연관된 행 버퍼를 어드레싱하는 단계를 포함할 수 있다. 제 2 메모리 판독 요청은 제 1 메모리 판독 요청 후에 메모리 셀의 다음 판독 요청을 포함할 수 있다.
방법들(1800 및 1900)은 가능한 구현들을 설명하며, 방법들 (1800 및 1900)의 동작들 및 단계들은 다른 구현들이 가능하도록 재배열되거나 또는 다른 식으로 변경될 수 있다는 것이 유의 하여야 한다. 몇몇 예들에서, 방법들(1800, 및 1900)의 측면들은 조합될 수 있다.
장치가 설명된다. 일부 예들에서, 상기 장치는 상기 메모리 셀의 제 1 판독 수행시 행 버퍼(row buffer)의 감지 증폭기에서 메모리 셀의 데이터를 캐싱하기 위한 수단, 상기 메모리 셀의 상기 제 1 판독을 수행한 후에 상기 메모리 셀의 적어도 제 2 판독을 수행할지를 결정하기 위한 수단, 및 상기 메모리 셀의 적어도 상기 제 2 판독을 위해 상기 감지 증폭기로부터 상기 메모리 셀의 데이터를 판독하기 위한 수단을 포함한다.
일부 예들에서, 상기 메모리 셀은 강유전체 메모리 셀을 포함한다. 일부 예들에서, 상기 강유전체 메모리 셀은 파기 판독 모드(destructive reading mode)에서 동작하도록 구성된다. 일부 예들에서, 상기 장치는 상기 감지 증폭기에서 상기 메모리 셀의 데이터를 캐싱 한 후에 상기 메모리 셀의 데이터를 다시 상기 메모리 셀에 기록하기 위한 수단을 포함할 수 있다. 일부 예들에서, 상기 장치는 상기 감지 증폭기에서 상기 메모리 셀의 데이터를 캐싱하기 전에, 상기 메모리 셀이 결합된 비트 라인(bit line)을 상기 감지 증폭기에 결합시키기 위해 절연 게이트(isolation gate)를 폐쇄하기 위한 수단, 및 상기 메모리 셀의 데이터를 상기 메모리 셀에 다시 기록한 후, 상기 비트 라인을 상기 감지 증폭기로부터 디커플링(decouple) 시키기 위해 상기 절연 게이트를 개방하기 위한 수단을 포함할 수 있다.
일부 예들에서, 상기 절연 게이트가 개방된 동안, 적어도 상기 메모리 셀의 제 2 판독을 위해 상기 메모리 셀의 데이터는 상기 감지 증폭기로부터 판독된다. 일부 예들에서, 상기 장치는 상기 절연 게이트를 개방한 후에 상기 비트 라인을 상기 메모리 셀의 셀 플레이트(cell plate)와 동일한 전압으로 프리 차지하기 위한(pre-charging) 수단을 포함할 수 있다. 일부 예들에서, 상기 장치는 상기 감지 증폭기에서 상기 메모리 셀의 데이터를 캐싱하기 전에, 상기 메모리 셀이 결합된 비트 라인(bit line)을 상기 감지 증폭기에 결합시키기 위해 절연 게이트를 폐쇄하기 위한 수단, 및 상기 감지 증폭기에서 상기 메모리 셀의 데이터를 캐싱 한 후에, 상기 비트 라인을 상기 감지 증폭기로부터 디커플링시키기 위해 상기 절연 게이트를 개방하기 위한 수단을 포함할 수 있다.
일부 예들에서, 상기 장치는 상기 감지 증폭기내 캐싱된 상기 메모리 셀의 데이터를 상기 감지 증폭기에 결합된 다른 메모리 셀에 기록하기 위한 수단을 포함할 수 있다. 일부 예들에서, 상기 메모리 셀의 상기 제 2 판독은 상기 메모리 셀의 상기 제 1 판독 후에 상기 메모리 셀의 다음 판독을 포함한다.
장치가 설명된다. 일부 예들에서, 상기 장치는 멀티 코어 프로세서의 프로세스들을 메모리 디바이스 내의 메모리 뱅크들의 상이한 그룹들에 맵핑하기 위한 수단으로서, 각각의 메모리 뱅크는 행 버퍼와 연관되는, 상기 맵핑하기 위한 수단, 상기 복수의 프로세스들 중에 하나의 프로세스로부터 상기 메모리 어드레스와 연관된 제 1 메모리 판독 요청을 수신한 때, 데이터 워드를 검색하기 위해, 메모리 뱅크내 메모리 어드레스와 연관된 복수의 메모리 셀을 어드레싱하기 위한(addressing) 수단, 및 상기 프로세스로부터 상기 메모리 어드레스와 연관된 적어도 제 2 메모리 판독 요청을 수신한 때, 상기 데이터 워드를 검색하기 위해 상기 메모리 뱅크와 연관된 행 버퍼를 어드레싱하기 위한 수단을 포함한다.
일부 예들에서, 상기 멀티 코어 프로세서의 코어들을 상기 메모리 뱅크들의 상이한 그룹들로 매핑하는 것에 적어도 부분적으로 기초하여 상기 멀티 코어 프로세서의 프로세스들은 상기 메모리 뱅크들의 상이한 그룹들에 매핑된다. 일부 예들에서, 상기 제 2 메모리 판독 요청은 상기 제 1 메모리 판독 요청 후에 상기 복수의 메모리 셀들의 다음 판독 요청을 포함한다.
장치가 설명된다. 일부 예들에서, 상기 장치는 복수의 메모리 셀들, 복수의 감지 증폭기들을 포함하는 행 버퍼로서, 상기 복수의 감지 증폭기들은 상기 복수의 메모리 셀로부터 판독된 최종 데이터 워드를 일시적으로 캐싱하도록 동작가능한 복수의 데이터 저장 엘리먼트들을 포함하는, 상기 행 버퍼, 및 메모리 판독 요청과 관련된 메모리 어드레스를 수신하고, 상기 복수의 메모리 셀들로부터 상기 메모리 어드레스와 연관된 데이터 워드를 판독하기 위한 수단, 상기 메모리 어드레스와 연관된 다음 메모리 판독 요청을 수신한 때, 상기 행 버퍼의 상기 복수의 데이터 저장 엘리먼트들로부터 상기 데이터 워드를 판독하기 위한 수단을 포함할 수 있다.
일부 예들에서, 상기 장치는 복수의 절연 게이트들, 및 복수의 비트 라인들로서, 각각의 비트 라인은 상기 복수의 메모리 셀들의 대응하는 서브 세트 및 대응하는 절연 게이트를 통해 대응하는 감지 증폭기에 결합되는, 상기 복수의 비트 라인을 포함할 수 있다. 일부 예들에서, 상기 장치는 상기 복수의 데이터 저장 엘리먼트들 내의 상기 복수의 메모리 셀들로부터 판독된 최종 데이터 워드를 캐싱하기 전에 상기 복수의 절연 게이트들을 폐쇄시키기 위한 수단, 상기 캐싱 후에 상기 복수의 절연 게이트들을 개방시키기 위한 수단을 포함할 수 있다. 일부 예들에서, 상기 복수의 메모리 셀은 복수의 강유전체 메모리 셀을 포함한다.
일부 예들에서, 상기 복수의 메모리 셀들은 파기 판독 모드로 동작하도록 구성된다. 일부 예들에서, 상기 장치는 상기 데이터 워드가 상기 복수의 데이터 저장 엘리먼트들에 캐싱된 후에, 상기 복수의 데이터 저장 엘리먼트들에 캐싱된 데이터 워드를 다시 상기 복수의 메모리 셀들에 기록하기 위한 수단을 포함할 수 있다. 일부 예들에서, 상기 데이터 워드는 동일한 메모리 셀 세트로부터 판독되고 상기 메모리 셀의 동일한 세트에 다시 기록된다. 일부 예들에서, 상기 장치는 상기 데이터 워드는 제 1 세트의 메모리 셀들로부터 판독되고, 제 2 세트의 메모리 셀들에 다시 기록된다. 일부 예들에서, 상기 장치는 상기 복수의 비트 라인을 상기 복수의 메모리 셀의 셀 플레이트 전압과 동일한 전압으로 프리 차지하도록 동작 가능한 적어도 하나의 프리 차지 회로를 포함할 수 있다.
장치가 설명된다. 일부 예들에서, 상기 장치는 데이터 프로세서, 메인 메모리, 및 상기 메인 메모리와 상기 데이터 프로세서 사이에서 데이터를 전송하기 위한 수단을 포함할 수 있다. 일부 예들에서, 상기 메인 메모리는 복수의 메모리 뱅크들로 배열된 복수의 메모리 셀들, 복수의 감지 증폭기들을 포함하는 각 메모리 뱅크에 대한 행 버퍼로서, 상기 메모리 뱅크의 복수의 감지 증폭기들은 상기 메모리 뱅크로부터 판독된 최종 데이터 워드를 일시적으로 캐싱하도록 동작가능한 복수의 데이터 저장 엘리먼트를 포함하는, 상기 행 버퍼, 및 상기 메모리 제어기로부터 메모리 판독 요청과 관련된 메모리 어드레스를 수신하기 위한 수단, 상기 메모리 어드레스와 연관된 데이터 워드를 상기 메모리 뱅크로부터 판독하기 위한 수단, 상기 메모리 어드레스와 연관된 다음 메모리 판독 요청 수신시, 상기 메모리 뱅크와 연관된 상기 행 버퍼의 상기 복수의 데이터 저장 엘리먼트들로부터 상기 데이터 워드를 판독하기 위한 수단을 포함할 수 있다.
일부 예들에서, 상기 데이터 프로세서는 멀티 코어 프로세서를 포함하고, 상기 멀티 코어 프로세서는 상기 멀티 코어 프로세서의 프로세스들을 상기 메인 메모리의 상이한 메모리 뱅크 그룹들에 맵핑하도록 동작 가능하다. 일부 예들에서, 상기 멀티 코어 프로세서는 상기 멀티 코어 프로세서의 코어를 상기 메모리 뱅크들의 상이한 그룹에 맵핑하는 것에 적어도 부분적으로 기초하여 상기 멀티 코어 프로세서의 프로세스들을 상기 메모리 뱅크의 상이한 그룹들에 맵핑하도록 동작 가능하다. 일부 예들에서, 상기 복수의 메모리 셀은 복수의 강유전체 메모리 셀을 포함한다. 일부 예들에서, 상기 복수의 메모리 셀들은 파기 판독 모드로 동작하도록 구성된다. 일부 예들에서, 행 버퍼의 복수의 데이터 저장 엘리먼트들에 캐싱된 데이터 워드를 상기 메모리 뱅크에 다시 기록하기 위한 수단을 포함할 수 있고, 상기 데이터 워드는 상기 복수의 데이터 저장 엘리먼트들에 캐싱된 후에 상기 메모리 뱅크로부터 판독된다.
본 출원에서의 설명은 예들을 제공하며, 청구항들에서 제시된 범위, 적용 가능성, 또는 예들을 제한하려는 것이 아니다. 변화들이 본 개시의 범위로부터 벗어나지 않고 논의된 요소들의 배열 및 기능에서 이루어질 수 있다. 다양한 예들은 적절하다면 생략하고, 대체하거나, 또는 다양한 절차들 또는 컴포넌트들을 부가할 수 있다. 또한, 몇몇 예들에 대하여 설명된 피처들은 다른 예들에서 조합될 수 있다.
수반되는 도면들과 관련되어, 본 출원에서 제시된 설명은 예시적인 구성들을 설명하며 구현될 수 있거나 또는 청구항들의 범위 내에 있는 예들 모두를 나타내지 않는다. 본 출원에서 사용되는, 용어들("예제" 및 "대표적인")은 "선호된" 또는 "다른 예들에 비해 유리한"이 아닌, "예제, 인스턴스, 또는 예시로서 작용하는"을 의미한다. 상세한 설명은 설명된 기술들의 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이들 기술들은 이들 특정 세부사항들 없이 실시될 수 있다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 피처들은 동일한 참조 라벨을 가질 수 있다. 뿐만 아니라, 동일한 유형의 다양한 컴포넌트들은 대시 기호에 의한 참조 라벨 및 유사한 컴포넌트들을 구별하는 제 2 라벨을 따름으로써 구별될 수 있다. 제 1 참조 라벨이 명세서에서 사용될 때, 설명은 제 2 참조 라벨에 관계없이 동일한 제 1 참조 라벨을 가진 유사한 컴포넌트들 중 임의의 것에 적용 가능하다.
본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그것의 임의의 조합에 의해 표현될 수 있다. 몇몇 도면들은 단일 신호로서 신호들을 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있으며, 본 출원에서 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이 기술분야의 숙련자에 의해 이해될 것이다.
본 출원에서 사용되는, 용어 "가상 접지(virtual ground)"는 대략 제로 볼트 (0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하여 정상 상태에서 약 0V로 리턴할 수 있다. 가상 접지는 연산 증폭기 및 저항기들로 구성된 전압 분배기와 같은 다양한 전자 회로 소자들을 사용하여 구현될 수 있다. 다른 구현예들도 또한 가능하다.
용어 "전자 통신(electronic communication)"은 컴포넌트들 사이에서 전자 흐름을 지원하는 컴포넌트들 사이에서의 관계를 나타낸다. 이것은 컴포넌트들 사이에서의 직접 연결을 포함할 수 있거나 또는 중간 컴포넌트들을 포함할 수 있다. 전자 통신에서의 컴포넌트들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예로서, 활성화된 회로에서) 또는 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예로서, 비활성화된 회로에서) 회로가 활성화될 때 전자들 또는 신호들을 교환하도록 구성되며 동작 가능할 수 있다. 예로서, 스위치(예로서, 트랜지스터)를 통해 물리적으로 연결된 두 개의 컴포넌트들은 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신에 있다.
메모리 디바이스(100)를 포함하는 본 출원에서 설명된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은, 반도체 기판상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은, 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판의 전도율, 또는 기판의 서브-영역들은, 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한, 다양한 화학적 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은, 이온-주입에 의해, 또는 임의의 다른 도핑 수단들에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본 출원에 논의된 트랜지스터는 전계 효과 트랜지스터 (FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 전도성 재료들, 예를 들어 금속들을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성 일 수 있고, 고도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 만약 채널이 n 형 (즉, 다수 캐리어가 전자들인) 이면, 그러면 FET는 n 형 FET로 지칭될 수 있다. 마찬가지로, 만약 채널이 p-형 (즉, 다수 캐리어가 홀이다) 이면, 그러면 FET는 p- 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(cap)될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 개별적으로 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되게 하는 것으로 귀결될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화(activated)"될 수 있다. 트랜지스터의 임계 전압보다 작은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화(deactivated)"될 수 있다.
본 출원에서의 개시와 관련되어 설명된 다양한 예시적인 블록들, 컴포넌트들, 및 모듈들은 본 출원에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 그것의 임의의 조합을 갖고 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예로서, DSP 및 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 함께 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그것의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어에서 구현된다면, 기능들은 컴퓨터-판독 가능한 매체상에서 하나 이상의 지시들 또는 코드로서 그것 상에서 저장되거나 또는 송신될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들면, 소프트웨어의 특징으로 인해, 상기 설명된 기능들은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능들을 구현한 피처들은 또한, 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에서 물리적으로 위치될 수 있다. 또한, 청구항들에서를 포함한, 본 출원에서 사용되는, 아이템들의 리스트(예를 들면, "~ 중 적어도 하나" 또는 " ~ 중 하나 이상"과 같은 구절에 의해 시작된 아이템들의 리스트)에서 사용되는 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다.
컴퓨터-판독 가능한 미디어는 하나의 장소에서 또 다른 장소로 컴퓨터 프로그램의 전달을 가능하게 하는 임의의 매체를 포함하는 통신 미디어 및 비-일시적 컴퓨터 저장 미디어 양쪽 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 및 제한 없이, 비-일시적 컴퓨터-판독 가능한 미디어는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들, 또는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반하거나 또는 저장하기 위해 사용될 수 있으며 범용 또는 특수-목적 컴퓨터, 또는 범용 또는 특수-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적 매체를 포함할 수 있다.
또한, 임의의 연결은 컴퓨터-판독 가능한 매체로 적절히 칭하여진다. 예를 들면, 소프트웨어가 동축 케이블, 광 섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 동축 케이블, 광 섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 본 출원에서 사용되는, 디스크(disk 및 disc)는 디스크들이 보통 데이터를 자기적으로 재생하는 CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하는 반면, 디스크들은 레이저들을 갖고 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터-판독 가능한 미디어의 범위 내에 포함된다.
본 출원에서의 설명은 이 기술분야의 숙련자가 본 개시를 만들거나 또는 사용할 수 있게 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 이 기술분야의 숙련자들에게 쉽게 명백할 것이며, 본 출원에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예들 및 설계들에 제한되지 않으며 본 출원에서 개시된 원리들 및 신규 특징들과 일치하는 가장 광범위한 범위에 부합될 것이다.

Claims (20)

  1. 장치로서,
    메모리 셀에 결합된 비트 라인;
    상기 비트 라인에 결합된 감지 컴포넌트; 및
    상기 감지 컴포넌트에 결합된 프리-차지 회로를 포함하며,
    상기 감지 컴포넌트는:
    제1 게이트에서 제1 전압을 수신하도록 구성된 제1 노드에 결합된 제1 트랜지스터;
    제2 게이트에서 제2 전압을 수신하도록 구성된 상기 제1 노드에 결합된 제2 트랜지스터;
    제3 게이트에서 상기 제1 전압을 수신하도록 구성된 제2 노드에 결합된 제3 트랜지스터;
    제4 게이트에서 상기 제2 전압을 수신하도록 구성된 상기 제2 노드에 결합된 제4 트랜지스터를 포함하고;
    상기 프리-차지 회로는, 상기 메모리 셀과 연관된 액세스 동작이 개시되기 전에 상기 제1 노드 및 상기 제2 노드를 제3 전압으로 차지(charge)하도록 구성되고, 상기 프리-차지 회로는:
    수신된 상기 제1 전압 및 상기 제2 전압에 적어도 부분적으로 기초하여, 상기 제3 전압으로 상기 제1 노드를 바이어싱하도록 구성되고 상기 제1 노드에 결합된 제5 트랜지스터; 및
    상기 제5 트랜지스터가 상기 제1 노드를 바이어싱하는 것에 적어도 부분적으로 기초하여, 상기 제3 전압으로 상기 제2 노드를 바이어싱하도록 구성되고 상기 제2 노드에 결합된 제6 트랜지스터를 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 감지 컴포넌트에 결합된 감지 컴포넌트 제어 회로를 더 포함하며, 상기 감지 컴포넌트 제어 회로는 상기 감지 컴포넌트에 전압들의 세트를 제공하도록 구성되고, 상기 감지 컴포넌트 제어 회로는:
    제5 게이트에서 제4 전압을 수신하고 제5 전압을 제3 노드에 출력하도록 구성되는 제7 트랜지스터로서, 상기 제3 노드는 상기 제1 전압을 상기 제1 게이트 및 상기 제3 게이트에 출력하도록 구성되는, 제7 트랜지스터; 및
    제6 게이트에서 제6 전압을 수신하고 상기 제3 전압을 제4 노드에 출력하도록 구성되는 제8 트랜지스터로서, 상기 제4 노드는 상기 제2 전압을 상기 제2 게이트 및 상기 제4 게이트에 출력하도록 구성되는, 제8 트랜지스터를 포함하는, 장치.
  3. 청구항 2에 있어서,
    제7 게이트에서 상기 제6 전압을 수신하고 제7 전압을 상기 제3 노드에 출력하도록 구성되는 제9 트랜지스터; 및
    제8 게이트에서 상기 제4 전압을 수신하고 제8 전압을 상기 제4 노드에 출력하도록 구성되는 제10 트랜지스터를 더 포함하는, 장치.
  4. 청구항 3에 있어서,
    로직 회로를 더 포함하며, 상기 로직 회로는:
    상기 액세스 동작이 상기 감지 컴포넌트에서 수행되고 있는지 여부를 나타내는 신호를 수신하고; 또한
    상기 신호에 적어도 부분적으로 기초하여, 상기 제7 트랜지스터 및 상기 제10 트랜지스터를 활성화하기 위해 상기 제4 전압을 생성하거나, 또는 상기 제8 트랜지스터 및 상기 제9 트랜지스터를 활성화하기 위해 상기 제5 전압을 생성하도록 구성되는, 장치.
  5. 청구항 1에 있어서,
    상기 비트 라인을 프리차지하도록 구성되는 비트 라인 프리-차지 회로를 더 포함하며, 상기 비트 라인 프리-차지 회로는:
    상기 비트 라인에 결합되고 상기 제3 전압을 상기 비트 라인에 출력하도록 구성되는 제7 트랜지스터를 포함하는, 장치.
  6. 청구항 1에 있어서,
    상기 감지 컴포넌트는:
    상기 제1 노드 및 제1 입력/출력(I/O) 라인에 결합된 제7 트랜지스터; 및
    상기 제2 노드 및 제2 I/O 라인에 결합된 제8 트랜지스터를 더 포함하는, 장치.
  7. 방법으로서,
    메모리 디바이스의 감지 컴포넌트에서, 제1 트랜지스터의 제1 게이트를 제1 전압으로 바이어싱하는 단계로서, 상기 감지 컴포넌트는 제1 노드 및 제2 노드를 포함하는, 단계;
    상기 제1 트랜지스터의 상기 제1 게이트를 상기 제1 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여, 상기 감지 컴포넌트에 결합된 프리-차지 회로로, 제2 트랜지스터 및 제3 트랜지스터에 결합되는 상기 제1 노드를 제2 전압으로 프리차지하는 단계;
    상기 제1 게이트를 바이어싱하는 것에 적어도 부분적으로 기초하여 상기 감지 컴포넌트에서, 제4 트랜지스터의 제2 게이트를 상기 제1 전압으로 바이어싱하는 단계; 및
    상기 제4 트랜지스터의 상기 제2 게이트를 상기 제1 전압으로 바이어싱하는 것에 적어도 부분적으로 기초하여 상기 프리-차지 회로로, 제5 트랜지스터 및 제6 트랜지스터에 결합되는 상기 제2 노드를 상기 제2 전압으로 프리차지하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 제1 게이트를 바이어싱하는 단계는:
    상기 제2 트랜지스터의 제3 게이트를 제3 전압으로 바이어싱하는 단계; 및
    상기 제3 트랜지스터의 제4 게이트를 상기 제2 전압으로 바이어싱하는 단계를 더 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 제3 전압을 상기 제3 게이트에 출력하기 위해 제3 노드에 결합된 제7 트랜지스터를 활성화하는 단계; 및
    상기 제2 전압을 상기 제4 게이트에 출력하기 위해 제4 노드에 결합된 제8 트랜지스터를 활성화하는 단계를 더 포함하는, 방법.
  10. 청구항 9에 있어서,
    상기 제7 트랜지스터의 제5 게이트 및 상기 제8 트랜지스터의 제6 게이트에 결합된 로직에서, 상기 제1 노드 및 상기 제2 노드를 포함하는 상기 감지 컴포넌트에서 액세스 동작이 수행되고 있는지 여부의 표시를 수신하는 단계; 및
    상기 제7 트랜지스터 및 상기 제8 트랜지스터를 활성화하기 위해, 상기 표시를 수신하는 것에 적어도 부분적으로 기초하여, 제4 전압을 생성하는 단계를 더 포함하는, 방법.
  11. 청구항 9에 있어서,
    상기 제7 트랜지스터를 활성화하는 것에 적어도 부분적으로 기초하여 상기 제3 노드에 결합된 제9 트랜지스터를 비활성화하는 단계; 및
    상기 제8 트랜지스터를 활성화하는 것에 적어도 부분적으로 기초하여 상기 제4 노드에 결합된 제10 트랜지스터를 비활성화하는 단계를 더 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 제9 트랜지스터의 제5 게이트 및 상기 제10 트랜지스터의 제6 게이트에 결합된 로직에서, 상기 제1 노드 및 상기 제2 노드를 포함하는 상기 감지 컴포넌트에서 액세스 동작이 수행되고 있는지 여부의 표시를 수신하는 단계; 및
    상기 제9 트랜지스터 및 상기 제10 트랜지스터를 비활성화하기 위해, 상기 표시를 수신하는 것에 적어도 부분적으로 기초하여, 제6 전압을 생성하는 단계를 더 포함하는, 방법.
  13. 청구항 7에 있어서,
    상기 제2 게이트를 바이어싱하는 단계는:
    상기 제5 트랜지스터의 제3 게이트를 제3 전압으로 바이어싱하는 단계; 및
    상기 제6 트랜지스터의 제4 게이트를 상기 제2 전압으로 바이어싱하는 단계를 더 포함하는, 방법.
  14. 장치로서,
    메모리 셀에 결합된 비트 라인;
    상기 비트 라인에 결합되고 제1 노드 및 제2 노드를 포함하는 감지 컴포넌트; 및
    상기 감지 컴포넌트 및 상기 비트 라인에 결합된 제어기를 포함하며,
    상기 제어기는, 상기 장치에게:
    상기 감지 컴포넌트에서, 제1 트랜지스터의 제1 게이트를 제1 전압으로 바이어싱시키고;
    상기 제1 트랜지스터의 상기 제1 게이트를 상기 제1 전압으로 바이어싱시키는 것에 적어도 부분적으로 기초하여, 제2 트랜지스터 및 제3 트랜지스터에 결합되는 상기 제1 노드를 제2 전압으로 프리차지시키며;
    상기 제1 게이트를 바이어싱시키는 것에 적어도 부분적으로 기초하여, 상기 감지 컴포넌트에서, 제4 트랜지스터의 제2 게이트를 상기 제1 전압으로 바이어싱시키고; 또한
    상기 제4 트랜지스터의 상기 제2 게이트를 상기 제1 전압으로 바이어싱시키는 것에 적어도 부분적으로 기초하여, 제5 트랜지스터 및 제6 트랜지스터에 결합되는 상기 제2 노드를 상기 제2 전압으로 프리차지시키도록 구성되는, 장치.
  15. 청구항 14에 있어서,
    상기 제1 노드를 프리차지하기 위해, 상기 제어기는:
    상기 제2 트랜지스터의 제3 게이트를 제3 전압으로 바이어싱하고; 또한
    상기 제3 트랜지스터의 제4 게이트를 상기 제2 전압으로 바이어싱하도록 더 구성되는, 장치.
  16. 청구항 15에 있어서,
    상기 제3 게이트에 결합되는 제3 노드에 결합된 제7 트랜지스터;
    상기 제4 게이트에 결합되는 제4 노드에 결합된 제8 트랜지스터; 및
    상기 제7 트랜지스터의 제5 게이트 및 상기 제8 트랜지스터의 제6 게이트에 결합된 로직을 더 포함하며,
    상기 로직은:
    액세스 동작이 상기 감지 컴포넌트에서 수행되고 있는지 여부의 표시를 수신하고; 또한
    상기 표시를 수신하는 것에 적어도 부분적으로 기초하여 제4 전압을 출력하도록 구성되는, 장치.
  17. 청구항 16에 있어서,
    상기 로직은:
    상기 제4 전압을 출력하는 것에 적어도 부분적으로 기초하여, 상기 제3 전압을 상기 제3 게이트에 출력하기 위해 상기 제7 트랜지스터를 활성화하고; 또한
    상기 제4 전압을 출력하는 것에 적어도 부분적으로 기초하여, 상기 제2 전압을 상기 제4 게이트에 출력하기 위해 상기 제8 트랜지스터를 활성화하도록 더 구성되는, 장치.
  18. 청구항 16에 있어서,
    상기 제3 노드에 결합된 제9 트랜지스터로서, 상기 제9 트랜지스터의 제7 게이트는 상기 로직에 결합되는, 제9 트랜지스터; 및
    상기 제4 노드에 결합된 제10 트랜지스터로서, 상기 제10 트랜지스터의 제8 게이트는 상기 로직에 결합되는, 제10 트랜지스터를 더 포함하는, 장치.
  19. 청구항 18에 있어서,
    상기 로직은:
    상기 표시를 수신하는 것에 적어도 부분적으로 기초하여 제7 전압을 출력하고;
    상기 제7 전압을 출력하는 것에 적어도 부분적으로 기초하여 상기 제9 트랜지스터를 비활성화하며; 또한
    상기 제7 전압를 출력하는 것에 적어도 부분적으로 기초하여 상기 제10 트랜지스터를 비활성화하도록 더 구성되는, 장치.
  20. 청구항 14에 있어서,
    상기 제2 노드를 프리차지하기 위해, 상기 제어기는:
    상기 제5 트랜지스터의 제3 게이트를 제3 전압으로 바이어싱하고; 또한
    상기 제6 트랜지스터의 제4 게이트를 상기 제2 전압으로 바이어싱하도록 더 구성되는, 장치.
KR1020207024810A 2016-04-27 2017-04-25 데이터 캐싱 KR20200104432A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020217033217A KR102434162B1 (ko) 2016-04-27 2017-04-25 데이터 캐싱

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/140,073 2016-04-27
US15/140,073 US10082964B2 (en) 2016-04-27 2016-04-27 Data caching for ferroelectric memory
PCT/US2017/029420 WO2017189579A2 (en) 2016-04-27 2017-04-25 Data caching

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187033881A Division KR102151659B1 (ko) 2016-04-27 2017-04-25 데이터 캐싱

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020217033217A Division KR102434162B1 (ko) 2016-04-27 2017-04-25 데이터 캐싱

Publications (1)

Publication Number Publication Date
KR20200104432A true KR20200104432A (ko) 2020-09-03

Family

ID=60158303

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020207024810A KR20200104432A (ko) 2016-04-27 2017-04-25 데이터 캐싱
KR1020187033881A KR102151659B1 (ko) 2016-04-27 2017-04-25 데이터 캐싱
KR1020217033217A KR102434162B1 (ko) 2016-04-27 2017-04-25 데이터 캐싱

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020187033881A KR102151659B1 (ko) 2016-04-27 2017-04-25 데이터 캐싱
KR1020217033217A KR102434162B1 (ko) 2016-04-27 2017-04-25 데이터 캐싱

Country Status (6)

Country Link
US (3) US10082964B2 (ko)
EP (1) EP3449376A4 (ko)
JP (2) JP7137477B2 (ko)
KR (3) KR20200104432A (ko)
CN (2) CN113127379B (ko)
WO (1) WO2017189579A2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10082964B2 (en) * 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory
KR102548599B1 (ko) * 2016-06-17 2023-06-29 삼성전자주식회사 버퍼메모리를 포함하는 메모리 장치 및 이를 포함하는 메모리 모듈
KR102630116B1 (ko) * 2016-10-18 2024-01-29 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US10217494B2 (en) * 2017-06-28 2019-02-26 Apple Inc. Global bit line pre-charging and data latching in multi-banked memories using a delayed reset latch
CN111149166B (zh) * 2017-07-30 2024-01-09 纽罗布拉德有限公司 基于存储器的分布式处理器架构
US10403347B2 (en) 2018-01-29 2019-09-03 Micron Technology, Inc. Apparatuses and methods for accessing ferroelectric memory including providing reference voltage level
US10636469B2 (en) * 2018-05-09 2020-04-28 Micron Technology, Inc. Cell voltage accumulation discharge
US10636459B2 (en) * 2018-05-30 2020-04-28 Micron Technology, Inc. Wear leveling
US10991425B2 (en) 2018-08-13 2021-04-27 Micron Technology, Inc. Access line grain modulation in a memory device
US11189662B2 (en) 2018-08-13 2021-11-30 Micron Technology Memory cell stack and via formation for a memory device
US11360704B2 (en) 2018-12-21 2022-06-14 Micron Technology, Inc. Multiplexed signal development in a memory device
US11373695B2 (en) * 2019-12-18 2022-06-28 Micron Technology, Inc. Memory accessing with auto-precharge
US12056374B2 (en) * 2021-02-03 2024-08-06 Alibaba Group Holding Limited Dynamic memory coherency biasing techniques
US11798608B2 (en) * 2021-12-28 2023-10-24 Micron Technology, Inc. Techniques to perform a sense operation
JP2024002003A (ja) * 2022-06-23 2024-01-11 キオクシア株式会社 メモリデバイス及びメモリシステム

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4694205A (en) * 1985-06-03 1987-09-15 Advanced Micro Devices, Inc. Midpoint sense amplification scheme for a CMOS DRAM
US5270967A (en) 1991-01-16 1993-12-14 National Semiconductor Corporation Refreshing ferroelectric capacitors
JP2815105B2 (ja) * 1992-12-03 1998-10-27 シャープ株式会社 不揮発性半導体記憶装置
JPH06208796A (ja) * 1993-11-01 1994-07-26 Hitachi Ltd 半導体メモリ
JPH07211062A (ja) * 1994-01-10 1995-08-11 Mitsubishi Electric Corp 半導体記憶装置
KR100329024B1 (ko) * 1998-03-27 2002-03-18 아끼구사 나오유끼 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기
JPH11339466A (ja) * 1998-03-27 1999-12-10 Fujitsu Ltd 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ
JP3784229B2 (ja) * 2000-01-21 2006-06-07 シャープ株式会社 不揮発性半導体記憶装置およびそれを用いたシステムｌｓｉ
DE10014387C1 (de) 2000-03-23 2001-09-27 Infineon Technologies Ag Integrierter Speicher mit Bitleitungsreferenzspannung und Verfahren zum Erzeugen der Bitleitungsreferenzspannung
TW525185B (en) * 2000-03-30 2003-03-21 Matsushita Electric Ind Co Ltd Semiconductor memory device having normal and standby modes, semiconductor integrated circuit and mobile electronic unit
CN1303612C (zh) 2001-08-01 2007-03-07 联华电子股份有限公司 选择性存储器刷新电路与刷新方法
JP2003059273A (ja) * 2001-08-09 2003-02-28 Hitachi Ltd 半導体記憶装置
US20030058681A1 (en) * 2001-09-27 2003-03-27 Intel Corporation Mechanism for efficient wearout counters in destructive readout memory
KR100463599B1 (ko) * 2001-11-17 2004-12-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치 및 그의 구동방법
US6873536B2 (en) 2002-04-19 2005-03-29 Texas Instruments Incorporated Shared data buffer in FeRAM utilizing word line direction segmentation
US7048237B2 (en) * 2003-04-08 2006-05-23 Air Techniques, Inc. Mounting assembly for a dental x-ray system
KR100492781B1 (ko) * 2003-05-23 2005-06-07 주식회사 하이닉스반도체 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
US20050114588A1 (en) * 2003-11-26 2005-05-26 Lucker Jonathan C. Method and apparatus to improve memory performance
US7215595B2 (en) * 2003-11-26 2007-05-08 Infineon Technologies Ag Memory device and method using a sense amplifier as a cache
KR100596849B1 (ko) * 2004-01-12 2006-07-04 주식회사 하이닉스반도체 차동 데이터를 갖는 불휘발성 강유전체 메모리 장치
JP2005243164A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体記憶装置
US7239557B2 (en) * 2005-06-17 2007-07-03 Micron Technology, Inc. Program method with optimized voltage level for flash memory
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
US20070156947A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Address translation scheme based on bank address bits for a multi-processor, single channel memory system
KR100802248B1 (ko) 2005-12-30 2008-02-11 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
US7599208B2 (en) * 2006-07-27 2009-10-06 Hynix Semiconductor Inc. Nonvolatile ferroelectric memory device and refresh method thereof
US7307911B1 (en) * 2006-07-27 2007-12-11 International Business Machines Corporation Apparatus and method for improving sensing margin of electrically programmable fuses
US7738306B2 (en) * 2007-12-07 2010-06-15 Etron Technology, Inc. Method to improve the write speed for memory products
US20090248955A1 (en) * 2008-03-31 2009-10-01 Satoru Tamada Redundancy for code in rom
US7843725B2 (en) * 2008-06-11 2010-11-30 Micron Technology, Inc. M+L bit read column architecture for M bit memory cells
US7813201B2 (en) * 2008-07-08 2010-10-12 Atmel Corporation Differential sense amplifier
US7910082B2 (en) 2008-08-13 2011-03-22 Corning Incorporated Synthesis of ordered mesoporous carbon-silicon nanocomposites
US9208902B2 (en) * 2008-10-31 2015-12-08 Texas Instruments Incorporated Bitline leakage detection in memories
US8023334B2 (en) * 2008-10-31 2011-09-20 Micron Technology, Inc. Program window adjust for memory cell signal line delay
KR101053525B1 (ko) * 2009-06-30 2011-08-03 주식회사 하이닉스반도체 감지 증폭기 및 이를 이용한 반도체 집적회로
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8982659B2 (en) * 2009-12-23 2015-03-17 Intel Corporation Bitline floating during non-access mode for memory arrays
JP2011197819A (ja) * 2010-03-17 2011-10-06 Toshiba Corp 半導体装置
US8208314B2 (en) * 2010-06-01 2012-06-26 Aptina Imaging Corporation Sequential access memory elements
CN106776355B (zh) * 2010-12-24 2021-01-08 美光科技公司 对存储器的连续页面读取
JP5243568B2 (ja) 2011-02-23 2013-07-24 株式会社半導体理工学研究センター センスアンプ回路
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
JP5722685B2 (ja) 2011-04-12 2015-05-27 株式会社日立製作所 半導体装置、不揮発性メモリ装置の制御方法
JP2013114644A (ja) 2011-12-01 2013-06-10 Fujitsu Ltd メモリモジュールおよび半導体記憶装置
US8953395B2 (en) * 2012-02-23 2015-02-10 Apple Inc. Memory with variable strength sense amplifier
US8954672B2 (en) * 2012-03-12 2015-02-10 Advanced Micro Devices, Inc. System and method for cache organization in row-based memories
US8996782B2 (en) * 2012-03-23 2015-03-31 Kabushiki Kaisha Toshiba Memory system and bank interleaving method
US9070424B2 (en) * 2012-06-29 2015-06-30 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory
US8848419B2 (en) * 2012-08-09 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sensing memory element logic states from bit line discharge rate that varies with resistance
US9281036B2 (en) * 2013-01-08 2016-03-08 Qualcomm Incorporated Memory device having an adaptable number of open rows
US9418714B2 (en) * 2013-07-12 2016-08-16 Nvidia Corporation Sense amplifier with transistor threshold compensation
US8964496B2 (en) * 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
KR20150064880A (ko) * 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
US20150228314A1 (en) * 2014-02-10 2015-08-13 Qualcomm Incorporated Level shifters for systems with multiple voltage domains
US9330731B2 (en) * 2014-02-17 2016-05-03 Taiwan Semiconductor Manufacturing Company Ltd. Circuits in strap cell regions
KR102237735B1 (ko) 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
US9286971B1 (en) * 2014-09-10 2016-03-15 Apple Inc. Method and circuits for low latency initialization of static random access memory
US20160093353A1 (en) * 2014-09-27 2016-03-31 Qualcomm Incorporated Dual stage sensing current with reduced pulse width for reading resistive memory
JP6514074B2 (ja) * 2015-09-11 2019-05-15 株式会社東芝 判定回路
US9542998B1 (en) * 2015-11-02 2017-01-10 Synopsys, Inc Write assist circuit integrated with leakage reduction circuit of a static random access memory for increasing the low voltage supply during write operations
US10082964B2 (en) 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory
US11367480B2 (en) * 2019-12-04 2022-06-21 Marvell Asia Pte, Ltd. Memory device implementing multiple port read

Also Published As

Publication number Publication date
US10082964B2 (en) 2018-09-25
US20200379655A1 (en) 2020-12-03
US10776016B2 (en) 2020-09-15
CN109154909A (zh) 2019-01-04
US20190004713A1 (en) 2019-01-03
US11520485B2 (en) 2022-12-06
JP7137477B2 (ja) 2022-09-14
EP3449376A2 (en) 2019-03-06
CN109154909B (zh) 2021-05-28
KR102434162B1 (ko) 2022-08-19
JP2021168225A (ja) 2021-10-21
US20170315737A1 (en) 2017-11-02
WO2017189579A2 (en) 2017-11-02
JP2019515409A (ja) 2019-06-06
CN113127379A (zh) 2021-07-16
KR102151659B1 (ko) 2020-09-04
WO2017189579A3 (en) 2018-07-26
KR20210128034A (ko) 2021-10-25
CN113127379B (zh) 2023-12-01
EP3449376A4 (en) 2019-12-25
KR20180128089A (ko) 2018-11-30

Similar Documents

Publication Publication Date Title
KR102151659B1 (ko) 데이터 캐싱
US10998046B2 (en) FeRAM-DRAM hybrid memory
US11501814B2 (en) Parallel access techniques within memory sections through section independence
US9886991B1 (en) Techniques for sensing logic values stored in memory cells using sense amplifiers that are selectively isolated from digit lines
KR101763254B1 (ko) Ｄｒａｍ 보안 소거

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E601 Decision to refuse application
E801 Decision on dismissal of amendment