JP2001210808A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2001210808A JP2001210808A JP2000018547A JP2000018547A JP2001210808A JP 2001210808 A JP2001210808 A JP 2001210808A JP 2000018547 A JP2000018547 A JP 2000018547A JP 2000018547 A JP2000018547 A JP 2000018547A JP 2001210808 A JP2001210808 A JP 2001210808A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- memory cell
- well
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 230000015654 memory Effects 0.000 claims abstract description 142
- 230000035945 sensitivity Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 10
- 239000010410 layer Substances 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000002344 surface layer Substances 0.000 claims description 2
- 238000003491 array Methods 0.000 claims 1
- 102100026553 Mannose-binding protein C Human genes 0.000 abstract description 28
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract description 13
- 101150035614 mbl-1 gene Proteins 0.000 abstract description 6
- 101001056128 Homo sapiens Mannose-binding protein C Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 28
- 101710110798 Mannose-binding protein C Proteins 0.000 description 24
- 238000000034 method Methods 0.000 description 10
- 230000010485 coping Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセルトランジスタの信頼性を維持しつ
つ、メモリセルアレイの面積の増大を抑制することが可
能な不揮発性半導体記憶装置を提供する。 【解決手段】 メモリセルアレイは、それぞれ、一括し
て消去動作を行なう単位となる複数のメモリセルブロッ
クＭＢＬ１およびＭＢＬ２に分割されている。メモリセ
ルトランジスタが設けられるＰウェル領域１０．１およ
び１０．２と、Ｐウェル領域を電気的に分離するための
Ｎウェル領域とが設けられる。選択トランジスタＴｒｓ
１およびＴｒｓ２は、Ｐウェル領域１０．１および１
０．２のうち、対応するサブビット線が結合するメモリ
セルトランジスタと同一のＰウェル領域に設けられる。
つ、メモリセルアレイの面積の増大を抑制することが可
能な不揮発性半導体記憶装置を提供する。 【解決手段】 メモリセルアレイは、それぞれ、一括し
て消去動作を行なう単位となる複数のメモリセルブロッ
クＭＢＬ１およびＭＢＬ２に分割されている。メモリセ
ルトランジスタが設けられるＰウェル領域１０．１およ
び１０．２と、Ｐウェル領域を電気的に分離するための
Ｎウェル領域とが設けられる。選択トランジスタＴｒｓ
１およびＴｒｓ２は、Ｐウェル領域１０．１および１
０．２のうち、対応するサブビット線が結合するメモリ
セルトランジスタと同一のＰウェル領域に設けられる。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的にデータ
の書込、消去が可能で、かつ電源をオフ状態とした場合
も情報を記憶することが可能な不揮発性半導体記憶装置
の構成に関するものである。
の書込、消去が可能で、かつ電源をオフ状態とした場合
も情報を記憶することが可能な不揮発性半導体記憶装置
の構成に関するものである。
【０００２】
【従来の技術】不揮発性半導体装置は、たとえば、近年
の携帯電話やインターネット等の携帯情報端末を用いた
デジタル情報通信網の発達に伴い、各携帯端末において
情報を不揮発的に記憶しておくことが可能な記憶装置と
してシステムに搭載されている。このような不揮発性半
導体記憶装置としては、たとえば、記憶されたデータを
所定のビット数について一括して電気的に消去可能であ
り、かつ、電気的にデータの書込が可能なフラッシュメ
モリがある。
の携帯電話やインターネット等の携帯情報端末を用いた
デジタル情報通信網の発達に伴い、各携帯端末において
情報を不揮発的に記憶しておくことが可能な記憶装置と
してシステムに搭載されている。このような不揮発性半
導体記憶装置としては、たとえば、記憶されたデータを
所定のビット数について一括して電気的に消去可能であ
り、かつ、電気的にデータの書込が可能なフラッシュメ
モリがある。
【０００３】図１６は、このようなフラッシュメモリの
うち、いわゆるＮＯＲ型フラッシュメモリのメモリセル
トランジスタの断面構造およびその第１の消去動作を説
明するための概念図である。
うち、いわゆるＮＯＲ型フラッシュメモリのメモリセル
トランジスタの断面構造およびその第１の消去動作を説
明するための概念図である。
【０００４】図１６を参照して、フラッシュメモリのメ
モリセルは、半導体基板の主表面に形成されたＰウェル
１０上に積層される積層ゲートを備える。この積層ゲー
トは、ゲート酸化膜１３、多結晶シリコン等からなるフ
ローティングゲート１４、リーク対策のため酸化膜、窒
化膜、酸化膜の３層構造を有したＯＮＯ膜と呼ばれる絶
縁膜１５および多結晶シリコン等からなるコントロール
ゲート１６を備える。また、Ｐウェル１０上の上記積層
ゲートに近接して、それぞれＮ型のソース領域１２ａお
よびドレイン領域１２ｂが自己整合的に形成されてい
る。
モリセルは、半導体基板の主表面に形成されたＰウェル
１０上に積層される積層ゲートを備える。この積層ゲー
トは、ゲート酸化膜１３、多結晶シリコン等からなるフ
ローティングゲート１４、リーク対策のため酸化膜、窒
化膜、酸化膜の３層構造を有したＯＮＯ膜と呼ばれる絶
縁膜１５および多結晶シリコン等からなるコントロール
ゲート１６を備える。また、Ｐウェル１０上の上記積層
ゲートに近接して、それぞれＮ型のソース領域１２ａお
よびドレイン領域１２ｂが自己整合的に形成されてい
る。
【０００５】以下では、ソース領域にはソース電圧Ｖｓ
が、ドレイン領域にはドレイン電圧Ｖｄが、コントロー
ルゲートにはコントロール電圧Ｖｃｇが、Ｐウェル１０
にはウェル電位Ｖｗがそれぞれ印加されているものとす
る。
が、ドレイン領域にはドレイン電圧Ｖｄが、コントロー
ルゲートにはコントロール電圧Ｖｃｇが、Ｐウェル１０
にはウェル電位Ｖｗがそれぞれ印加されているものとす
る。
【０００６】図１６に示したフラッシュメモリのメモリ
セルにおける消去動作においては、メモリセルセルのソ
ースに印加するソース電圧Ｖｓとして、外部電源電圧か
ら昇圧した高電圧Ｖｐｐ（〜１０Ｖ）を印加し、ドレイ
ンはフローティング状態とし、Ｐウェル１０の電位Ｖｗ
としては、接地電位とすることで、フローティングゲー
ト１４中に蓄積された電子をソース側に引抜く方法があ
る。
セルにおける消去動作においては、メモリセルセルのソ
ースに印加するソース電圧Ｖｓとして、外部電源電圧か
ら昇圧した高電圧Ｖｐｐ（〜１０Ｖ）を印加し、ドレイ
ンはフローティング状態とし、Ｐウェル１０の電位Ｖｗ
としては、接地電位とすることで、フローティングゲー
ト１４中に蓄積された電子をソース側に引抜く方法があ
る。
【０００７】図１７は、このようなＮＯＲ型フラッシュ
メモリが配列されたメモリセルアレイの断面構造を示す
図である。
メモリが配列されたメモリセルアレイの断面構造を示す
図である。
【０００８】図１７に示した構成においては、データの
書換単位をできるだけ細分化するために、ビット線の構
成を、ビット線をメインビット線ＭＢＬと、セレクトト
ランジスタＴｒｓ１またはＴｒｓ２を介してそれぞれメ
インビット線ＭＢＬと接続するサブビット線ＳＢＬ１ま
たはＳＢＬ２とからなる階層構成としている。すなわ
ち、セレクトトランジスタＴｒｓにより選択されたサブ
ビット線ＳＢＬ１（またはＳＢＬ２）の接続するメモリ
セルブロックについてのみデータの書換が行なわれるこ
とになる。
書換単位をできるだけ細分化するために、ビット線の構
成を、ビット線をメインビット線ＭＢＬと、セレクトト
ランジスタＴｒｓ１またはＴｒｓ２を介してそれぞれメ
インビット線ＭＢＬと接続するサブビット線ＳＢＬ１ま
たはＳＢＬ２とからなる階層構成としている。すなわ
ち、セレクトトランジスタＴｒｓにより選択されたサブ
ビット線ＳＢＬ１（またはＳＢＬ２）の接続するメモリ
セルブロックについてのみデータの書換が行なわれるこ
とになる。
【０００９】図１６に示したように、ソースから電子を
引抜くことで消去動作を行なう場合は、メモリセルトラ
ンジスタのバックゲート、すなわちＰウェル１０は、各
消去ブロック間ならびにセレクトトランジスタ間のすべ
てについて共通に設けられる構成とすることが可能であ
る。
引抜くことで消去動作を行なう場合は、メモリセルトラ
ンジスタのバックゲート、すなわちＰウェル１０は、各
消去ブロック間ならびにセレクトトランジスタ間のすべ
てについて共通に設けられる構成とすることが可能であ
る。
【００１０】一方で、ＮＯＲ型フラッシュメモリの消去
方法としては、メモリセルのバックゲート、すなわちＰ
ウェル１０に高電圧を印加することで、フローティング
ゲート１４中の電子をＰウェル１０側に引抜くことによ
り、メモリセルトランジスタのしきい値電圧Ｖｔｈを下
げる方法がある。
方法としては、メモリセルのバックゲート、すなわちＰ
ウェル１０に高電圧を印加することで、フローティング
ゲート１４中の電子をＰウェル１０側に引抜くことによ
り、メモリセルトランジスタのしきい値電圧Ｖｔｈを下
げる方法がある。
【００１１】図１８は、このようなＮＯＲ型フラッシュ
メモリの第２の消去方法を説明するための概念図であ
る。
メモリの第２の消去方法を説明するための概念図であ
る。
【００１２】図１８に示すように、このような第２の消
去方法においては、メモリセルトランジスタのソース電
位Ｖｓおよびドレイン電位Ｖｄはともに昇圧電位Ｖｐｐ
とされ、さらに、Ｐウェルの電位も昇圧電位Ｖｐｐとさ
れている。
去方法においては、メモリセルトランジスタのソース電
位Ｖｓおよびドレイン電位Ｖｄはともに昇圧電位Ｖｐｐ
とされ、さらに、Ｐウェルの電位も昇圧電位Ｖｐｐとさ
れている。
【００１３】コントロールゲートの電位は、たとえば接
地電位とされる。図１９は、このようなＰウェル１０
（バックゲート）から電子を抜き取ることにより消去を
行なう場合のメモリセルアレイの構成を説明するための
断面図である。
地電位とされる。図１９は、このようなＰウェル１０
（バックゲート）から電子を抜き取ることにより消去を
行なう場合のメモリセルアレイの構成を説明するための
断面図である。
【００１４】図１８において説明した方法では、Ｐウェ
ル１０側に電子を引抜くことにより消去動作を行なうた
め、各データの書換単位（メモリブロック）ごとに、Ｐ
ウェル１０．１および１０．２をそれぞれＮウェル８に
より分離して形成する必要がある。しかも、書換動作を
行なうためのメモリブロックを選択するセレクトトラン
ジスタＴｒｓ１またはＴｒ２についても、これらが形成
されるＰウェル１０．０は、書換単位となるメモリブロ
ックのＰウェル１０．１および１０．２とは分離して形
成する必要がある。
ル１０側に電子を引抜くことにより消去動作を行なうた
め、各データの書換単位（メモリブロック）ごとに、Ｐ
ウェル１０．１および１０．２をそれぞれＮウェル８に
より分離して形成する必要がある。しかも、書換動作を
行なうためのメモリブロックを選択するセレクトトラン
ジスタＴｒｓ１またはＴｒ２についても、これらが形成
されるＰウェル１０．０は、書換単位となるメモリブロ
ックのＰウェル１０．１および１０．２とは分離して形
成する必要がある。
【００１５】このように、第２の消去方法においては、
第１の消去方法よりも信頼性等の観点から有利であるも
のの、各書換単位のメモリブロックと、セレクトゲート
Ｔｒｓ１およびＴｒ２を形成するウェルをそれぞれ分離
して形成するために、ウェル分離のために必要となる領
域が増大し、メモリセル面積が増大してしまうという問
題点があった。
第１の消去方法よりも信頼性等の観点から有利であるも
のの、各書換単位のメモリブロックと、セレクトゲート
Ｔｒｓ１およびＴｒ２を形成するウェルをそれぞれ分離
して形成するために、ウェル分離のために必要となる領
域が増大し、メモリセル面積が増大してしまうという問
題点があった。
【００１６】
【発明が解決しようとする課題】本発明は、上記のよう
な問題点を解決するためになされたものであって、その
目的は、メモリセルトランジスタの信頼性を維持しつ
つ、メモリセルアレイの面積の増大を抑制することが可
能な不揮発性半導体記憶装置を提供することである。
な問題点を解決するためになされたものであって、その
目的は、メモリセルトランジスタの信頼性を維持しつ
つ、メモリセルアレイの面積の増大を抑制することが可
能な不揮発性半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】請求項１記載の不揮発性
半導体記憶装置は、半導体基板の主表面上に形成される
不揮発性半導体記憶装置であって、外部電源電位を受け
て、内部電位を生成する内部電源回路と、コマンド信号
に応じて、不揮発性半導体記憶装置の動作を制御する制
御回路と、複数のフローティングゲート型のメモリセル
トランジスタが行列状に配置されたメモリセルアレイと
を備え、メモリセルアレイは、それぞれ、一括して消去
動作を行なう単位となる複数のメモリセルブロックに分
割され、メモリセルブロックごとに対応して半導体基板
の主表面に設けられ、メモリセルブロックに属するメモ
リセルトランジスタが設けられる第１導電型の複数の第
１のウェル領域と、複数の第１のウェル領域を電気的に
分離するための第２導電型の第２のウェル領域と、メモ
リセルアレイの列に対応して、複数のメモリセルブロッ
クに共通に設けられる複数の主ビット線と、メモリセル
ブロックごとにメモリセルトランジスタの列に対応して
設けられ、メモリセルトランジスタと結合する複数の副
ビット線と、副ビット線ごとに対応して設けられ、各々
が対応する副ビット線と複数の主ビット線のうちの対応
する主ビット線とを選択的に接続するための複数の選択
トランジスタと、複数の選択トランジスタのうち選択さ
れた選択トランジスタのゲートには導通状態となる電位
を、非選択の選択トランジスタのゲートには遮断状態と
なる電位を与えるセル選択回路とをさらに備え、選択ト
ランジスタの各々は、複数の第１のウェル領域のうち、
対応する副ビット線が結合するメモリセルトランジスタ
と同一の第１のウェル領域に設けられる。
半導体記憶装置は、半導体基板の主表面上に形成される
不揮発性半導体記憶装置であって、外部電源電位を受け
て、内部電位を生成する内部電源回路と、コマンド信号
に応じて、不揮発性半導体記憶装置の動作を制御する制
御回路と、複数のフローティングゲート型のメモリセル
トランジスタが行列状に配置されたメモリセルアレイと
を備え、メモリセルアレイは、それぞれ、一括して消去
動作を行なう単位となる複数のメモリセルブロックに分
割され、メモリセルブロックごとに対応して半導体基板
の主表面に設けられ、メモリセルブロックに属するメモ
リセルトランジスタが設けられる第１導電型の複数の第
１のウェル領域と、複数の第１のウェル領域を電気的に
分離するための第２導電型の第２のウェル領域と、メモ
リセルアレイの列に対応して、複数のメモリセルブロッ
クに共通に設けられる複数の主ビット線と、メモリセル
ブロックごとにメモリセルトランジスタの列に対応して
設けられ、メモリセルトランジスタと結合する複数の副
ビット線と、副ビット線ごとに対応して設けられ、各々
が対応する副ビット線と複数の主ビット線のうちの対応
する主ビット線とを選択的に接続するための複数の選択
トランジスタと、複数の選択トランジスタのうち選択さ
れた選択トランジスタのゲートには導通状態となる電位
を、非選択の選択トランジスタのゲートには遮断状態と
なる電位を与えるセル選択回路とをさらに備え、選択ト
ランジスタの各々は、複数の第１のウェル領域のうち、
対応する副ビット線が結合するメモリセルトランジスタ
と同一の第１のウェル領域に設けられる。
【００１８】請求項２記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、各メモリセルトランジスタは、半導体基板の表層
部に第１導電型のチャネル領域を介して対向する第２導
電型の第１および第２の拡散層と、第１導電型のチャネ
ル領域上にゲート絶縁膜を介して形成されたフローティ
ングゲートとフローティングゲートとは絶縁されたコン
トロールゲートとを有する２層ゲート電極とを含み、消
去動作においてフローティングゲートから電荷をチャネ
ル側に引き抜くための電位をコントロールゲート、第１
および第２の拡散層および第１のウェルに選択的に与え
るための消去手段をさらに備える。
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、各メモリセルトランジスタは、半導体基板の表層
部に第１導電型のチャネル領域を介して対向する第２導
電型の第１および第２の拡散層と、第１導電型のチャネ
ル領域上にゲート絶縁膜を介して形成されたフローティ
ングゲートとフローティングゲートとは絶縁されたコン
トロールゲートとを有する２層ゲート電極とを含み、消
去動作においてフローティングゲートから電荷をチャネ
ル側に引き抜くための電位をコントロールゲート、第１
および第２の拡散層および第１のウェルに選択的に与え
るための消去手段をさらに備える。
【００１９】請求項３記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、外部電源電位よりも高い昇圧電
位を生成する昇圧回路を含み、不揮発性半導体記憶装置
の消去動作において、副ビット線の電位レベルを選択的
に昇圧電位とするための手段と、複数の第１のウェル領
域の電位と第２のウェル領域の電位とを独立に制御する
ことが可能なウェル電位制御回路とをさらに備え、ウェ
ル電位制御回路は、消去動作において、第１のウェル領
域と第２のウェル領域とにより形成されるＰＮ接合が順
方向にバイアスされないように制御しつつ、第２のウェ
ル領域の電位および第１のウェル領域の電位を選択的に
昇圧電位とする。
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、外部電源電位よりも高い昇圧電
位を生成する昇圧回路を含み、不揮発性半導体記憶装置
の消去動作において、副ビット線の電位レベルを選択的
に昇圧電位とするための手段と、複数の第１のウェル領
域の電位と第２のウェル領域の電位とを独立に制御する
ことが可能なウェル電位制御回路とをさらに備え、ウェ
ル電位制御回路は、消去動作において、第１のウェル領
域と第２のウェル領域とにより形成されるＰＮ接合が順
方向にバイアスされないように制御しつつ、第２のウェ
ル領域の電位および第１のウェル領域の電位を選択的に
昇圧電位とする。
【００２０】請求項４記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、負電位を生成する負電圧生成回
路と、不揮発性半導体記憶装置の読出動作において、選
択トランジスタのゲートに与える電位を生成する読出電
圧生成回路とを含み、不揮発性半導体記憶装置の消去動
作におけるベリファイ動作において、第１のウェル領域
の電位レベルを選択的に負電位とするための手段と、ベ
リファイ動作において、読出電圧生成回路からの出力電
位を、負電位が第１のウェル領域に与えられたことによ
る選択トランジスタのしきい値変化に対応して変更した
上で、選択トランジスタのゲートに与える電圧変換回路
とをさらに備える。
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、負電位を生成する負電圧生成回
路と、不揮発性半導体記憶装置の読出動作において、選
択トランジスタのゲートに与える電位を生成する読出電
圧生成回路とを含み、不揮発性半導体記憶装置の消去動
作におけるベリファイ動作において、第１のウェル領域
の電位レベルを選択的に負電位とするための手段と、ベ
リファイ動作において、読出電圧生成回路からの出力電
位を、負電位が第１のウェル領域に与えられたことによ
る選択トランジスタのしきい値変化に対応して変更した
上で、選択トランジスタのゲートに与える電圧変換回路
とをさらに備える。
【００２１】請求項５記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、負電位を生成する負電圧生成回
路と、不揮発性半導体記憶装置の読出動作およびベリフ
ァイ動作において、選択トランジスタのゲートに与える
電位を生成する読出電圧生成回路とを含み、選択された
メモリセルトランジスタからデータの読出を行ない、か
つ、ベリファイ動作において選択されたメモリセルトラ
ンジスタを介して流れる電流値に基づいてしきい値判定
を行なうための複数のセンスアンプと、不揮発性半導体
記憶装置の消去動作におけるベリファイ動作において、
第１のウェル領域の電位レベルを選択的に負電位とする
ための手段と、ベリファイ動作において、負電位が第１
のウェル領域に与えられたことによる選択トランジスタ
のしきい値変化に対応して、センスアンプの感度を変更
するセンス感度変更回路とをさらに備える。
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、負電位を生成する負電圧生成回
路と、不揮発性半導体記憶装置の読出動作およびベリフ
ァイ動作において、選択トランジスタのゲートに与える
電位を生成する読出電圧生成回路とを含み、選択された
メモリセルトランジスタからデータの読出を行ない、か
つ、ベリファイ動作において選択されたメモリセルトラ
ンジスタを介して流れる電流値に基づいてしきい値判定
を行なうための複数のセンスアンプと、不揮発性半導体
記憶装置の消去動作におけるベリファイ動作において、
第１のウェル領域の電位レベルを選択的に負電位とする
ための手段と、ベリファイ動作において、負電位が第１
のウェル領域に与えられたことによる選択トランジスタ
のしきい値変化に対応して、センスアンプの感度を変更
するセンス感度変更回路とをさらに備える。
【００２２】請求項６記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、負電位を生成する負電圧生成回
路と、不揮発性半導体記憶装置の読出動作において、選
択トランジスタのゲートに与える電位を生成する読出電
圧生成回路とを含み、不揮発性半導体記憶装置のプログ
ラム動作およびプログラムベリファイ動作において、第
１のウェル領域の電位レベルを選択的に負電位とするた
めの手段と、プログラムベリファイ動作において、読出
電圧生成回路からの出力電位を、負電位が第１のウェル
領域に与えられたことによる選択トランジスタのしきい
値変化に対応して変更した上で、選択トランジスタのゲ
ートに与える電圧変換回路とをさらに備える。
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、負電位を生成する負電圧生成回
路と、不揮発性半導体記憶装置の読出動作において、選
択トランジスタのゲートに与える電位を生成する読出電
圧生成回路とを含み、不揮発性半導体記憶装置のプログ
ラム動作およびプログラムベリファイ動作において、第
１のウェル領域の電位レベルを選択的に負電位とするた
めの手段と、プログラムベリファイ動作において、読出
電圧生成回路からの出力電位を、負電位が第１のウェル
領域に与えられたことによる選択トランジスタのしきい
値変化に対応して変更した上で、選択トランジスタのゲ
ートに与える電圧変換回路とをさらに備える。
【００２３】請求項７記載の不揮発性半導体記憶装置
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、負電位を生成する負電圧生成回
路と、不揮発性半導体記憶装置の読出動作、プログラム
動作およびプログラムベリファイ動作において、選択ト
ランジスタのゲートに与える電位を生成する読出電圧生
成回路とを含み、選択されたメモリセルトランジスタか
らデータの読出を行ない、かつ、プログラムベリファイ
動作において選択されたメモリセルトランジスタを介し
て流れる電流値に基づいてしきい値判定を行なうための
複数のセンスアンプと、プログラム動作およびプログラ
ムベリファイ動作において、第１のウェル領域の電位レ
ベルを選択的に負電位とするための手段と、プログラム
ベリファイ動作において、負電位が第１のウェル領域に
与えられたことによる選択トランジスタのしきい値変化
に対応して、センスアンプの感度を変更するセンス感度
変更回路とをさらに備える。
は、請求項１記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、負電位を生成する負電圧生成回
路と、不揮発性半導体記憶装置の読出動作、プログラム
動作およびプログラムベリファイ動作において、選択ト
ランジスタのゲートに与える電位を生成する読出電圧生
成回路とを含み、選択されたメモリセルトランジスタか
らデータの読出を行ない、かつ、プログラムベリファイ
動作において選択されたメモリセルトランジスタを介し
て流れる電流値に基づいてしきい値判定を行なうための
複数のセンスアンプと、プログラム動作およびプログラ
ムベリファイ動作において、第１のウェル領域の電位レ
ベルを選択的に負電位とするための手段と、プログラム
ベリファイ動作において、負電位が第１のウェル領域に
与えられたことによる選択トランジスタのしきい値変化
に対応して、センスアンプの感度を変更するセンス感度
変更回路とをさらに備える。
【００２４】請求項８記載の不揮発性半導体記憶装置
は、請求項２記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、外部電源電位よりも高い昇圧電
位を生成する昇圧回路を含み、制御回路により制御され
て、不揮発性半導体記憶装置の消去動作後のリセット動
作において、主ビット線および副ビット線の電位レベル
を選択的にリセットするための手段と、制御回路により
制御されて、複数の第１のウェル領域の電位と第２のウ
ェル領域の電位とを独立に制御してリセットすることが
可能なウェル電位制御回路とをさらに備え、制御回路
は、リセット動作において、第１のウェル領域と第２の
ウェル領域とにより形成されるＰＮ接合ならびに第１の
ウェルと第１および第２の拡散層とにより形成されるＰ
Ｎ接合のいずれもが順方向にバイアスされないように制
御しつつ、第１および第２のウェル領域の電位および主
ビット線および副ビット線の電位を選択的にリセットす
る。
は、請求項２記載の不揮発性半導体記憶装置の構成に加
えて、内部電源回路は、外部電源電位よりも高い昇圧電
位を生成する昇圧回路を含み、制御回路により制御され
て、不揮発性半導体記憶装置の消去動作後のリセット動
作において、主ビット線および副ビット線の電位レベル
を選択的にリセットするための手段と、制御回路により
制御されて、複数の第１のウェル領域の電位と第２のウ
ェル領域の電位とを独立に制御してリセットすることが
可能なウェル電位制御回路とをさらに備え、制御回路
は、リセット動作において、第１のウェル領域と第２の
ウェル領域とにより形成されるＰＮ接合ならびに第１の
ウェルと第１および第２の拡散層とにより形成されるＰ
Ｎ接合のいずれもが順方向にバイアスされないように制
御しつつ、第１および第２のウェル領域の電位および主
ビット線および副ビット線の電位を選択的にリセットす
る。
【００２５】
【発明の実施の形態】［実施の形態１］ ［不揮発性半導体記憶装置の構成］図１は、本発明の不
揮発性半導体記憶装置１０００の構成を示す概略ブロッ
ク図である。
揮発性半導体記憶装置１０００の構成を示す概略ブロッ
ク図である。
【００２６】図１を参照して、半導体記憶装置１０００
は、内部にＲＯＭを備え、このＲＯＭに保持しているプ
ログラムコードと外部から与えられるコマンド信号に基
づき書込および消去の制御を行なうＣＰＵ２０と、ＣＰ
Ｕ２０より制御されて、電源電位Ｖｃｃから昇圧した昇
圧電位Ｖｐｐを発生させる昇圧電位発生回路４０と、Ｃ
ＰＵ２０に制御されて、負電位の出力電位Ｖｏｕｔ−を
発生させる負電圧発生回路８０と、ベリファイ動作にお
いてワード線に供給するベリファイ電圧Ｖｖｅを発生す
るベリファイ電圧発生回路１００と、セレクトトランジ
スタのゲートに与えるリード電圧Ｖｓｇを生成するリー
ド電圧発生回路１１０と、ワード線駆動電位ＶWLを発生
させるワード線ブースト回路１２０と、ＣＰＵ２０によ
って制御され、電源電位Ｖｃｃ、接地電位ＧＮＤ、電位
Ｖｐｐ、電位Ｖｏｕｔ−、電位Ｖｓｇおよび電位ＶWLを
受けて、各内部回路に分配するディストリビュータ１４
０とを含む。
は、内部にＲＯＭを備え、このＲＯＭに保持しているプ
ログラムコードと外部から与えられるコマンド信号に基
づき書込および消去の制御を行なうＣＰＵ２０と、ＣＰ
Ｕ２０より制御されて、電源電位Ｖｃｃから昇圧した昇
圧電位Ｖｐｐを発生させる昇圧電位発生回路４０と、Ｃ
ＰＵ２０に制御されて、負電位の出力電位Ｖｏｕｔ−を
発生させる負電圧発生回路８０と、ベリファイ動作にお
いてワード線に供給するベリファイ電圧Ｖｖｅを発生す
るベリファイ電圧発生回路１００と、セレクトトランジ
スタのゲートに与えるリード電圧Ｖｓｇを生成するリー
ド電圧発生回路１１０と、ワード線駆動電位ＶWLを発生
させるワード線ブースト回路１２０と、ＣＰＵ２０によ
って制御され、電源電位Ｖｃｃ、接地電位ＧＮＤ、電位
Ｖｐｐ、電位Ｖｏｕｔ−、電位Ｖｓｇおよび電位ＶWLを
受けて、各内部回路に分配するディストリビュータ１４
０とを含む。
【００２７】昇圧電位発生回路４０および負電圧発生回
路８０は、接地電位ＧＮＤと外部電源電位Ｖｃｃとを受
けて動作するチャージポンプ回路を含む。
路８０は、接地電位ＧＮＤと外部電源電位Ｖｃｃとを受
けて動作するチャージポンプ回路を含む。
【００２８】半導体記憶装置１０００は、さらに、メモ
リセルアレイ２６０を含む。メモリアレイ２６０は、そ
れぞれがＮウェルにより分離されたＰウェル（ＷＥＬ
Ｌ）の内部に形成されるメモリブロックＭＢＬ０〜ＭＢ
Ｌｎを含む。不揮発性半導体記憶装置１０００の消去動
作は、このメモリブロックＭＢＬ０〜ＭＢＬｎの各々を
単位として行なわれる。
リセルアレイ２６０を含む。メモリアレイ２６０は、そ
れぞれがＮウェルにより分離されたＰウェル（ＷＥＬ
Ｌ）の内部に形成されるメモリブロックＭＢＬ０〜ＭＢ
Ｌｎを含む。不揮発性半導体記憶装置１０００の消去動
作は、このメモリブロックＭＢＬ０〜ＭＢＬｎの各々を
単位として行なわれる。
【００２９】メモリブロックＭＢＬ０は、メモリセル３
０、３２と、セレクトトランジスタ２８とを含む。メモ
リブロックＭＢＬ０では、Ｘデコーダ１８０によって選
択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、Ｗ
Ｌ１およびソース線ＳＬに対応するメモリセルが選択さ
れる。書込み動作においては、この選択されたメモリセ
ルは、メインビット線ＭＢＬからセレクトゲート２８お
よびサブビット線ＳＢＬを介して、データに対応する信
号を受けてデータ保持を行なう。
０、３２と、セレクトトランジスタ２８とを含む。メモ
リブロックＭＢＬ０では、Ｘデコーダ１８０によって選
択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、Ｗ
Ｌ１およびソース線ＳＬに対応するメモリセルが選択さ
れる。書込み動作においては、この選択されたメモリセ
ルは、メインビット線ＭＢＬからセレクトゲート２８お
よびサブビット線ＳＢＬを介して、データに対応する信
号を受けてデータ保持を行なう。
【００３０】図１では、選択されたセレクトゲート線Ｓ
ＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対
応するメモリセル３０，３２およびセレクトゲート２８
が代表的に図示されている。
ＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対
応するメモリセル３０，３２およびセレクトゲート２８
が代表的に図示されている。
【００３１】すなわち、図１に示したメモリセルアレイ
２６０は、ビット線がメインビット線ＭＢＬとサブビッ
ト線ＳＢＬに階層化された、いわゆるＤＩＮＯＲ（Divi
dedbit line NOR）型のメモリセルアレイ構造を有す
る。
２６０は、ビット線がメインビット線ＭＢＬとサブビッ
ト線ＳＢＬに階層化された、いわゆるＤＩＮＯＲ（Divi
dedbit line NOR）型のメモリセルアレイ構造を有す
る。
【００３２】半導体記憶装置１０００は、さらに、アド
レス信号ＡＤＲを受けるアドレスバッファ１６０と、ア
ドレスバッファからアドレス信号を受けて、ディストリ
ビュータから電位の供給を受け、セレクトゲート線ＳＧ
Ｌ、ワード線ＷＬ０、ＷＬ１、ソース線ＳＬおよびウェ
ルの各電位を決定するＸデコーダ１８０と、データ入出
力信号ＤＩＯを授受するための入出力バッファ２２０
と、アドレスバッファ１６０からのアドレス信号を受け
デコードするＹデコーダ２００と、読出動作時にデータ
読出しを行ない、ベリファイ動作時に選択されたメモリ
セルトランジスタのしきい値判定を行なうための複数の
センスアンプを含むセンスアンプ帯２１０と、Ｙデコー
ダ２００の出力に応じてデータ入出力信号に対応しメイ
ンビット線ＭＢＬに高電圧を印加し、また、読出し動作
ではカラム選択を行ない、メインビット線ＭＢＬとセン
スアンプとを選択的に接続するためのコラム系制御回路
２４０とを含む。
レス信号ＡＤＲを受けるアドレスバッファ１６０と、ア
ドレスバッファからアドレス信号を受けて、ディストリ
ビュータから電位の供給を受け、セレクトゲート線ＳＧ
Ｌ、ワード線ＷＬ０、ＷＬ１、ソース線ＳＬおよびウェ
ルの各電位を決定するＸデコーダ１８０と、データ入出
力信号ＤＩＯを授受するための入出力バッファ２２０
と、アドレスバッファ１６０からのアドレス信号を受け
デコードするＹデコーダ２００と、読出動作時にデータ
読出しを行ない、ベリファイ動作時に選択されたメモリ
セルトランジスタのしきい値判定を行なうための複数の
センスアンプを含むセンスアンプ帯２１０と、Ｙデコー
ダ２００の出力に応じてデータ入出力信号に対応しメイ
ンビット線ＭＢＬに高電圧を印加し、また、読出し動作
ではカラム選択を行ない、メインビット線ＭＢＬとセン
スアンプとを選択的に接続するためのコラム系制御回路
２４０とを含む。
【００３３】Ｘデコーダは、図示しないが、ワード線を
選択するためのＷＬデコーダと、セレクタゲートを選択
するためのＳＧデコーダと、選択されたメモリブロック
に対応するウェル領域のウェル電位を選択的に制御する
ウェル電位制御回路と、ソース線を選択するためのＳＬ
デコーダとを含む。
選択するためのＷＬデコーダと、セレクタゲートを選択
するためのＳＧデコーダと、選択されたメモリブロック
に対応するウェル領域のウェル電位を選択的に制御する
ウェル電位制御回路と、ソース線を選択するためのＳＬ
デコーダとを含む。
【００３４】コラム系制御回路２４０は、ラッチ回路を
有しラッチしているデータに基づき書込時にメインビッ
ト線ＭＢＬに高電圧を印加するかどうかを決定するペー
ジバッファを含む。
有しラッチしているデータに基づき書込時にメインビッ
ト線ＭＢＬに高電圧を印加するかどうかを決定するペー
ジバッファを含む。
【００３５】ＷＬブースト回路１２０は、高速アクセス
を実現するために読出時に選択されたワード線ＷＬに与
える昇圧電位を発生する回路であり、リード電圧発生回
路１１０は、選択されたセレクトゲートＳＧに与える昇
圧電位を発生する回路である。
を実現するために読出時に選択されたワード線ＷＬに与
える昇圧電位を発生する回路であり、リード電圧発生回
路１１０は、選択されたセレクトゲートＳＧに与える昇
圧電位を発生する回路である。
【００３６】図２は、図１に示した実施の形態１の不揮
発性半導体記憶装置１０００のメモリセルアレイの断面
構造を示す図である。図２においては、図１に示した構
成のうち、メモリブロックＭＢＬ１およびＭＢＬ２の部
分の構成を抜き出して示す。
発性半導体記憶装置１０００のメモリセルアレイの断面
構造を示す図である。図２においては、図１に示した構
成のうち、メモリブロックＭＢＬ１およびＭＢＬ２の部
分の構成を抜き出して示す。
【００３７】図２を参照して、実施の形態１の不揮発性
半導体記憶装置１０００においては、セレクトトランジ
スタＴｒｓ１の形成されるＰウェルを、対応するメモリ
セルブロックの形成されるＰウェル１０．１と共通に形
成している。セレクトトランジスタＴｒｓ２についても
同様である。
半導体記憶装置１０００においては、セレクトトランジ
スタＴｒｓ１の形成されるＰウェルを、対応するメモリ
セルブロックの形成されるＰウェル１０．１と共通に形
成している。セレクトトランジスタＴｒｓ２についても
同様である。
【００３８】さらに、異なるデータ書換単位のメモリセ
ルブロックのウェル同士は、Ｎウェル８により分離され
ている。セレクトトランジスタＴｒｓ１またはＴｒｓ２
のドレインは、各々対応するメインビット線ＭＢＬと接
続し、セレクトトランジスタＴｒｓ１またはＴｒｓ２の
ソースは、それぞれ対応するサブビット線ＳＢＬ１また
はＳＢＬ２と接続されている。
ルブロックのウェル同士は、Ｎウェル８により分離され
ている。セレクトトランジスタＴｒｓ１またはＴｒｓ２
のドレインは、各々対応するメインビット線ＭＢＬと接
続し、セレクトトランジスタＴｒｓ１またはＴｒｓ２の
ソースは、それぞれ対応するサブビット線ＳＢＬ１また
はＳＢＬ２と接続されている。
【００３９】消去動作を行なう場合は、選択されたメモ
リセルブロックのＰウェル、たとえばＰウェル１０．１
およびＮウェル８には昇圧電位Ｖｐｐ（〜１０Ｖ）の昇
圧電位が印加される。一方、非選択のメモリセルブロッ
クＭＢＬ２のＰウェル１０．２には接地電位ＧＮＤ（０
Ｖ）が印加される。
リセルブロックのＰウェル、たとえばＰウェル１０．１
およびＮウェル８には昇圧電位Ｖｐｐ（〜１０Ｖ）の昇
圧電位が印加される。一方、非選択のメモリセルブロッ
クＭＢＬ２のＰウェル１０．２には接地電位ＧＮＤ（０
Ｖ）が印加される。
【００４０】このとき、選択メモリセルブロックＭＢＬ
１のセレクトトランジスタＴｒｓ１のドレイン（Ｎ型）
と、選択メモリセルブロックＭＢＬ１のＰウェル１０．
１により構成されるＰＮ接合に順方向に電圧が印加され
ることにより、選択メモリセルブロックＭＢＬ１のＰウ
ェル１０．１に印加された昇圧電位Ｖｐｐがメインビッ
ト線ＭＢＬに伝搬することになる。
１のセレクトトランジスタＴｒｓ１のドレイン（Ｎ型）
と、選択メモリセルブロックＭＢＬ１のＰウェル１０．
１により構成されるＰＮ接合に順方向に電圧が印加され
ることにより、選択メモリセルブロックＭＢＬ１のＰウ
ェル１０．１に印加された昇圧電位Ｖｐｐがメインビッ
ト線ＭＢＬに伝搬することになる。
【００４１】すなわち、消去動作時には、メインビット
線ＭＢＬの電位は、昇圧電位Ｖｐｐまで上昇することに
なるが、非選択メモリブロックＭＢＬ２のセレクトトラ
ンジスタＴｒｓ２のゲートには、接地電位ＧＮＤ（０
Ｖ）が印加されているため、このようなメインビット線
ＭＢＬの電位Ｖｐｐは、非選択メモリセルブロックＭＢ
Ｌ２のサブビット線ＳＢＬ２には伝達されない。
線ＭＢＬの電位は、昇圧電位Ｖｐｐまで上昇することに
なるが、非選択メモリブロックＭＢＬ２のセレクトトラ
ンジスタＴｒｓ２のゲートには、接地電位ＧＮＤ（０
Ｖ）が印加されているため、このようなメインビット線
ＭＢＬの電位Ｖｐｐは、非選択メモリセルブロックＭＢ
Ｌ２のサブビット線ＳＢＬ２には伝達されない。
【００４２】一方、選択メモリセルブロックＭＢＬ１の
セレクトトランジスタＴｒｓ１のゲート電位は、たとえ
ば昇圧電位Ｖｐｐとされており、これにより、選択メモ
リセルブロック内のメモリセルのドレインおよびＰウェ
ルには昇圧電位Ｖｐｐが印加されることになり、フロー
ティングゲート１４からＰウェル１０．１に対して電子
が引抜かれ、消去動作が行なわれる。
セレクトトランジスタＴｒｓ１のゲート電位は、たとえ
ば昇圧電位Ｖｐｐとされており、これにより、選択メモ
リセルブロック内のメモリセルのドレインおよびＰウェ
ルには昇圧電位Ｖｐｐが印加されることになり、フロー
ティングゲート１４からＰウェル１０．１に対して電子
が引抜かれ、消去動作が行なわれる。
【００４３】以上のような構成とすることで、セレクト
トランジスタＴｒｓ１およびＴｒｓ２を対応するメモリ
ブロックのメモリセルと同一のウェル内に形成すること
が可能であるため、図１９に示した従来の構成と比較し
て、ウェル分離領域の面積を削減することが可能とな
る。
トランジスタＴｒｓ１およびＴｒｓ２を対応するメモリ
ブロックのメモリセルと同一のウェル内に形成すること
が可能であるため、図１９に示した従来の構成と比較し
て、ウェル分離領域の面積を削減することが可能とな
る。
【００４４】したがって、メモリセルアレイの面積を大
幅に縮小でき、チップサイズも大幅に削減することが可
能となる。
幅に縮小でき、チップサイズも大幅に削減することが可
能となる。
【００４５】［実施の形態２］実施の形態２の不揮発性
半導体記憶装置は、実施の形態１の不揮発性半導体記憶
装置１０００の構成において、Ｘデコーダ１８０中に含
まれ、ウェル電位を選択的に制御するウェル電位制御回
路１８８の構成が異なる。
半導体記憶装置は、実施の形態１の不揮発性半導体記憶
装置１０００の構成において、Ｘデコーダ１８０中に含
まれ、ウェル電位を選択的に制御するウェル電位制御回
路１８８の構成が異なる。
【００４６】すなわち、図２に示したとおり、バックゲ
ートから電子を引抜くことで、メモリセルに記録された
データを消去する構成においては、Ｐ基板１とＰウェル
１０との分離を行なうために、Ｎウェル８がＰ基板１と
Ｐウェル１０との間に形成されている。
ートから電子を引抜くことで、メモリセルに記録された
データを消去する構成においては、Ｐ基板１とＰウェル
１０との分離を行なうために、Ｎウェル８がＰ基板１と
Ｐウェル１０との間に形成されている。
【００４７】図２に示した構成においては、消去動作に
おいては、消去されるメモリセルブロックのＰウェルに
昇圧電位Ｖｐｐが印加されるのと同時に、Ｎウェルにも
昇圧電位Ｖｐｐが印加される。
おいては、消去されるメモリセルブロックのＰウェルに
昇圧電位Ｖｐｐが印加されるのと同時に、Ｎウェルにも
昇圧電位Ｖｐｐが印加される。
【００４８】しかしながら、Ｎウェル８は、複数のメモ
リセルブロックに共通に形成されているため、Ｐ基板１
およびＰウェル１０との接合容量が大きくなっているた
め、選択ブロックのＰウェル１０の電位が昇圧電位Ｖｐ
ｐに立上がる時間よりも、Ｎウェル８の電位が昇圧電位
Ｖｐｐまで立上がる時間が遅くなる可能性がある。
リセルブロックに共通に形成されているため、Ｐ基板１
およびＰウェル１０との接合容量が大きくなっているた
め、選択ブロックのＰウェル１０の電位が昇圧電位Ｖｐ
ｐに立上がる時間よりも、Ｎウェル８の電位が昇圧電位
Ｖｐｐまで立上がる時間が遅くなる可能性がある。
【００４９】図３は、図２に示した構成において、Ｐウ
ェル１０の電位を接地電位ＧＮＤ（０Ｖ）から昇圧電位
Ｖｐｐに立上げ、Ｎウェル８の電位を電源電位Ｖｃｃか
ら昇圧電位Ｖｐｐまで立上げる際の動作を説明するため
の概念図である。
ェル１０の電位を接地電位ＧＮＤ（０Ｖ）から昇圧電位
Ｖｐｐに立上げ、Ｎウェル８の電位を電源電位Ｖｃｃか
ら昇圧電位Ｖｐｐまで立上げる際の動作を説明するため
の概念図である。
【００５０】図３に示すとおり、Ｐウェル１０、Ｎウェ
ル８およびＰ基板１により寄生バイポーラトランジスタ
ＴＢｐが形成されている。
ル８およびＰ基板１により寄生バイポーラトランジスタ
ＴＢｐが形成されている。
【００５１】図４は、図３に示したようなウェル構造に
対して、Ｐウェル１０およびＮウェル８の電位を、昇圧
電位Ｖｐｐまで昇圧させる動作の時間経過を説明するた
めのタイミングチャートである。
対して、Ｐウェル１０およびＮウェル８の電位を、昇圧
電位Ｖｐｐまで昇圧させる動作の時間経過を説明するた
めのタイミングチャートである。
【００５２】図４を参照して、上述したように、Ｐウェ
ル１０の電位よりもＮウェル８の電位が遅く立上がった
場合、Ｐウェル１０とＰ基板１との間の寄生ＰＮＰバイ
ポーラトランジスタＢＴｐが導通状態となり、時刻ｔ１
から時刻ｔ２の期間において、Ｐウェル１０とＰ基板１
とが電気的に導通状態となる可能性が生じる。
ル１０の電位よりもＮウェル８の電位が遅く立上がった
場合、Ｐウェル１０とＰ基板１との間の寄生ＰＮＰバイ
ポーラトランジスタＢＴｐが導通状態となり、時刻ｔ１
から時刻ｔ２の期間において、Ｐウェル１０とＰ基板１
とが電気的に導通状態となる可能性が生じる。
【００５３】この場合、昇圧電位Ｖｐｐを発生する昇圧
電位発生回路４０内のチャージポンプの電流駆動能力
は、一般には小さな値しか有しないため、このようにＰ
ウェル１０とＰ基板１とが電気的に導通状態となってし
まうと、このチャージポンプの出力電位Ｖｐｐが所望の
値よりも低下してしまうという不具合が生じる可能性が
ある。
電位発生回路４０内のチャージポンプの電流駆動能力
は、一般には小さな値しか有しないため、このようにＰ
ウェル１０とＰ基板１とが電気的に導通状態となってし
まうと、このチャージポンプの出力電位Ｖｐｐが所望の
値よりも低下してしまうという不具合が生じる可能性が
ある。
【００５４】そこで、実施の形態２の不揮発性半導体記
憶装置においては、消去動作時にはＰウェル１０とＮウ
ェル８の電位を比較し、常にＮウェル８の電位がＰウェ
ル１０の電位以上となるようにＰウェル１０およびＮウ
ェル８の電位レベルを制御する。
憶装置においては、消去動作時にはＰウェル１０とＮウ
ェル８の電位を比較し、常にＮウェル８の電位がＰウェ
ル１０の電位以上となるようにＰウェル１０およびＮウ
ェル８の電位レベルを制御する。
【００５５】図５は、このような実施の形態２のウェル
電位制御回路１８８の構成を説明するための概略ブロッ
ク図である。なお、図５においては、複数のメモリセル
ブロックのうちの１つに対応する構成のみを抜き出して
示す。
電位制御回路１８８の構成を説明するための概略ブロッ
ク図である。なお、図５においては、複数のメモリセル
ブロックのうちの１つに対応する構成のみを抜き出して
示す。
【００５６】ウェル電位制御回路１８８は、昇圧電位発
生回路４０中のチャージポンプの出力と接地電位とを受
けて、アドレス信号に基づいてＣＰＵ２０により制御さ
れＰウェル１０に接地電位と昇圧電位発生回路４０の出
力とのいずれかを選択的に与えるスイッチング素子ＳＷ
１と、チャージポンプの出力と電源電位Ｖｃｃとを受け
て、いずれかを選択的にＮウェル８に与えるスイッチン
グ素子ＳＷ２と、Ｐウェル１０およびＮウェル８の電位
レベルを受けて、Ｎウェル８の電位が高いときには活性
状態の信号を出力する差動増幅器ＤＡＭＰとを備える。
生回路４０中のチャージポンプの出力と接地電位とを受
けて、アドレス信号に基づいてＣＰＵ２０により制御さ
れＰウェル１０に接地電位と昇圧電位発生回路４０の出
力とのいずれかを選択的に与えるスイッチング素子ＳＷ
１と、チャージポンプの出力と電源電位Ｖｃｃとを受け
て、いずれかを選択的にＮウェル８に与えるスイッチン
グ素子ＳＷ２と、Ｐウェル１０およびＮウェル８の電位
レベルを受けて、Ｎウェル８の電位が高いときには活性
状態の信号を出力する差動増幅器ＤＡＭＰとを備える。
【００５７】スイッチング回路ＳＷ１およびＳＷ２は、
ＣＰＵ２０からの制御信号に応じて昇圧電位Ｖｐｐを伝
達する。このとき、スイッチング回路ＳＷ１は、ＣＰＵ
２０からの制御信号により昇圧電位Ｖｐｐを伝達するこ
とが指定され、かつ、差動増幅器ＤＡＭＰからの出力信
号が活性状態である期間のみ、昇圧電位Ｖｐｐを伝達す
る。
ＣＰＵ２０からの制御信号に応じて昇圧電位Ｖｐｐを伝
達する。このとき、スイッチング回路ＳＷ１は、ＣＰＵ
２０からの制御信号により昇圧電位Ｖｐｐを伝達するこ
とが指定され、かつ、差動増幅器ＤＡＭＰからの出力信
号が活性状態である期間のみ、昇圧電位Ｖｐｐを伝達す
る。
【００５８】したがって、Ｐウェル１０の電位レベルよ
りもＮウェル８の電位レベルが高い期間中のみＰウェル
１０には昇圧電位Ｖｐｐが供給されることになる。
りもＮウェル８の電位レベルが高い期間中のみＰウェル
１０には昇圧電位Ｖｐｐが供給されることになる。
【００５９】図６は、このような動作を行なった場合の
選択メモリセルブロックのＰウェル１０およびＮウェル
８の出力レベルの変化を説明するためのタイミングチャ
ートである。
選択メモリセルブロックのＰウェル１０およびＮウェル
８の出力レベルの変化を説明するためのタイミングチャ
ートである。
【００６０】図６を参照して、Ｎウェル８の電位レベル
が常にＰウェル１０の電位レベルより高いことにより、
寄生バイポーラトランジスタＢＴｐは導通状態となるこ
とがない。
が常にＰウェル１０の電位レベルより高いことにより、
寄生バイポーラトランジスタＢＴｐは導通状態となるこ
とがない。
【００６１】したがって、安定してＰウェルに高電圧を
印加することが可能となり、安定した消去動作を行なう
ことが可能となる。
印加することが可能となり、安定した消去動作を行なう
ことが可能となる。
【００６２】また、より多数のメモリブロックに共通し
てＮウェル８を形成することが可能となるため、Ｎウェ
ル８を細分化する必要がなくなり、チップ面積の増大を
抑制することが可能となる。
てＮウェル８を形成することが可能となるため、Ｎウェ
ル８を細分化する必要がなくなり、チップ面積の増大を
抑制することが可能となる。
【００６３】一方、実施の形態２においては、セレクト
トランジスタＴｒｓとメモリセルトランジスタとが形成
されるＰウェル１０が共通である場合について説明した
が、たとえば、図１９に示したように、セレクトトラン
ジスタＴｒｓの形成されるＰウェルとメモリセルブロッ
クの形成されるＰウェルが分離されている場合において
も、以上説明したようなウェル電位制御回路の構成とす
ることで、安定した消去動作が可能となる。
トランジスタＴｒｓとメモリセルトランジスタとが形成
されるＰウェル１０が共通である場合について説明した
が、たとえば、図１９に示したように、セレクトトラン
ジスタＴｒｓの形成されるＰウェルとメモリセルブロッ
クの形成されるＰウェルが分離されている場合において
も、以上説明したようなウェル電位制御回路の構成とす
ることで、安定した消去動作が可能となる。
【００６４】［実施の形態３］消去動作を行なった場合
に、消去ベリファイ動作や過消去ベリファイ動作を行な
う際に、非選択メモリセルのリーク電流を抑制するため
に、メモリセルのバックゲートに負電圧を印加し、非選
択メモリセルのしきい値電圧Ｖｔｈを上昇させることを
行なう場合がある。
に、消去ベリファイ動作や過消去ベリファイ動作を行な
う際に、非選択メモリセルのリーク電流を抑制するため
に、メモリセルのバックゲートに負電圧を印加し、非選
択メモリセルのしきい値電圧Ｖｔｈを上昇させることを
行なう場合がある。
【００６５】図７は、このような動作を行なう際の、非
選択セルおよび選択セルのメモリセルのしきい値電圧の
変化を説明するための概念図である。
選択セルおよび選択セルのメモリセルのしきい値電圧の
変化を説明するための概念図である。
【００６６】図７を参照して、非選択セルにおいて、過
消去等によりゲート電圧が０ボルトにおいても一定量の
リーク電流が存在すると、正常なベリファイ動作を行な
うことが困難となる（非選択セル特性（２））。
消去等によりゲート電圧が０ボルトにおいても一定量の
リーク電流が存在すると、正常なベリファイ動作を行な
うことが困難となる（非選択セル特性（２））。
【００６７】そこで、このような過消去された非選択セ
ルに対して、バックゲートに負バイアスを印加すること
で、しきい値電圧を上昇させ、リーク電流を抑制するこ
とが可能となる（非選択セル特性（１））。
ルに対して、バックゲートに負バイアスを印加すること
で、しきい値電圧を上昇させ、リーク電流を抑制するこ
とが可能となる（非選択セル特性（１））。
【００６８】図８は、このような動作を行なう際にメモ
リセルトランジスタに印加される電位を説明するための
概念図である。
リセルトランジスタに印加される電位を説明するための
概念図である。
【００６９】ベリファイ動作においては、フローティン
グゲート型メモリセルトランジスタのソースには接地電
位ＧＮＤが印加され、コントロールゲート（ワード線）
にはベリファイ電圧Ｖｃｇが印加され、ドレインには所
定電位の正電圧Ｖｄ（＞０Ｖ）が印加される。Ｐウェル
１０には負電圧発生回路８０により生成された負電位が
スイッチ回路ＳＷ３により選択的に印加される。
グゲート型メモリセルトランジスタのソースには接地電
位ＧＮＤが印加され、コントロールゲート（ワード線）
にはベリファイ電圧Ｖｃｇが印加され、ドレインには所
定電位の正電圧Ｖｄ（＞０Ｖ）が印加される。Ｐウェル
１０には負電圧発生回路８０により生成された負電位が
スイッチ回路ＳＷ３により選択的に印加される。
【００７０】ところが、このようなベリファイ動作を、
図２に示したようなメモリセルトランジスタとセレクト
トランジスタＴｒｓ１（またはＴｒｓ２）とが同一のＰ
ウェル内に形成されている構成に適用すると、メモリセ
ルトランジスタのしきい値電圧Ｖｔｈが上昇するのみな
らず、セレクトトランジスタＴｒｓ１（またはＴｒｓ
２）のしきい値電圧Ｖｔｈも上昇することになる。
図２に示したようなメモリセルトランジスタとセレクト
トランジスタＴｒｓ１（またはＴｒｓ２）とが同一のＰ
ウェル内に形成されている構成に適用すると、メモリセ
ルトランジスタのしきい値電圧Ｖｔｈが上昇するのみな
らず、セレクトトランジスタＴｒｓ１（またはＴｒｓ
２）のしきい値電圧Ｖｔｈも上昇することになる。
【００７１】図９は、このように、Ｐウェル１０に対し
て負バイアスを印加してベリファイ動作を行なった場合
でも、セレクトトランジスタＴｒｓのしきい値電圧の変
化に対応することが可能な不揮発性半導体記憶装置の構
成を示す概略ブロック図である。
て負バイアスを印加してベリファイ動作を行なった場合
でも、セレクトトランジスタＴｒｓのしきい値電圧の変
化に対応することが可能な不揮発性半導体記憶装置の構
成を示す概略ブロック図である。
【００７２】負電圧発生回路８０により生成された負電
位は、ウェル電位制御回路１８９により、選択されたメ
モリセルブロックが形成されるＰウェル１０に選択的に
供給される。
位は、ウェル電位制御回路１８９により、選択されたメ
モリセルブロックが形成されるＰウェル１０に選択的に
供給される。
【００７３】図９に示した構成において、ＳＧデコーダ
１８２、ＷＬデコーダ１８４は、それぞれ図１に示した
Ｘデコーダ中に含まれている構成と同様である。
１８２、ＷＬデコーダ１８４は、それぞれ図１に示した
Ｘデコーダ中に含まれている構成と同様である。
【００７４】図９に示す構成においては、さらに、ディ
ストリビュータ１４０中には、ＳＧデコーダに与える電
圧を、リード電圧発生回路１１０により生成された電圧
からさらに、一定量上昇させるための電圧加算回路４１
０が設けられている。
ストリビュータ１４０中には、ＳＧデコーダに与える電
圧を、リード電圧発生回路１１０により生成された電圧
からさらに、一定量上昇させるための電圧加算回路４１
０が設けられている。
【００７５】すなわち、電圧加算回路４１０により、セ
レクトトランジスタＴｒｓのしきい値電圧が上昇した
分、セレクトトランジスタＴｒｓのゲートにベリファイ
時に与える電圧が上昇される。
レクトトランジスタＴｒｓのしきい値電圧が上昇した
分、セレクトトランジスタＴｒｓのゲートにベリファイ
時に与える電圧が上昇される。
【００７６】このような電圧の上昇は、特に限定されな
いが、たとえば、ベリファイ動作の対象となるメモリセ
ルトランジスタＭＴ１およびＭＴ２が形成されるＰウェ
ル１０内に形成され、かつセレクトトランジスタＴｒｓ
と同一の導電性を有するＮチャンネルＭＯＳトランジス
タをダイオード接続した電圧リミッタを有する回路によ
り実現できる。
いが、たとえば、ベリファイ動作の対象となるメモリセ
ルトランジスタＭＴ１およびＭＴ２が形成されるＰウェ
ル１０内に形成され、かつセレクトトランジスタＴｒｓ
と同一の導電性を有するＮチャンネルＭＯＳトランジス
タをダイオード接続した電圧リミッタを有する回路によ
り実現できる。
【００７７】これにより、メモリセルのリークを抑制し
つつ、安定したベリファイ動作を実現することが可能と
なる。
つつ、安定したベリファイ動作を実現することが可能と
なる。
【００７８】［実施の形態４］実施の形態４の不揮発性
半導体記憶装置の構成においては、センスアンプの感度
を変更することが可能な構成となっている点で、実施の
形態１の構成と異なる。
半導体記憶装置の構成においては、センスアンプの感度
を変更することが可能な構成となっている点で、実施の
形態１の構成と異なる。
【００７９】上述した実施の形態３においては、ベリフ
ァイ動作を行なう際のセレクトトランジスタＴｒｓのゲ
ートに印加される電圧を、このセレクトトランジスタＴ
ｒｓのしきい値が上昇した分高く設定する構成とした。
ァイ動作を行なう際のセレクトトランジスタＴｒｓのゲ
ートに印加される電圧を、このセレクトトランジスタＴ
ｒｓのしきい値が上昇した分高く設定する構成とした。
【００８０】実施の形態４においては、ベリファイ動作
時のセレクトトランジスタＴｒｓのゲート電圧は、実施
の形態１と同様に通常のリード動作時と同一の電圧とす
る。
時のセレクトトランジスタＴｒｓのゲート電圧は、実施
の形態１と同様に通常のリード動作時と同一の電圧とす
る。
【００８１】ただし、ベリファイを行なう際のセンスア
ンプの感度（メモリセルに記憶されたレベルを判定する
際における、メモリセルトランジスタを流れるドレイン
電流のしきい値電流）を、しきい値電圧Ｖｔｈが上昇し
た分、高い値に設定することが可能な構成とする。
ンプの感度（メモリセルに記憶されたレベルを判定する
際における、メモリセルトランジスタを流れるドレイン
電流のしきい値電流）を、しきい値電圧Ｖｔｈが上昇し
た分、高い値に設定することが可能な構成とする。
【００８２】すなわち、セレクトトランジスタＴｒｓの
しきい値電圧が高くなっている分、リード動作時と同一
のゲート電位をセレクトトランジスタＴｒｓに与えたの
みでは、このセレクトトランジスタＴｒｓを流れる電流
量が抑制されているために、メモリセルトランジスタの
しきい値が十分低下する以前に消去動作が完了したもの
と誤って判定されるおそれがある。
しきい値電圧が高くなっている分、リード動作時と同一
のゲート電位をセレクトトランジスタＴｒｓに与えたの
みでは、このセレクトトランジスタＴｒｓを流れる電流
量が抑制されているために、メモリセルトランジスタの
しきい値が十分低下する以前に消去動作が完了したもの
と誤って判定されるおそれがある。
【００８３】図１０は、このようにして、Ｐウェル１０
に対して負バイアスを印加してベリファイ動作を行なっ
た場合でも、セレクトトランジスタＴｒｓのしきい値電
圧の変化に対応することが可能な実施の形態４の不揮発
性半導体記憶装置の構成を示す概略ブロック図である。
ベリファイ動作時には、ＣＰＵ２０により制御されて、
センス感度変更回路２１２によりセンスアンプ２１０の
感度が変更される。
に対して負バイアスを印加してベリファイ動作を行なっ
た場合でも、セレクトトランジスタＴｒｓのしきい値電
圧の変化に対応することが可能な実施の形態４の不揮発
性半導体記憶装置の構成を示す概略ブロック図である。
ベリファイ動作時には、ＣＰＵ２０により制御されて、
センス感度変更回路２１２によりセンスアンプ２１０の
感度が変更される。
【００８４】図１１は、図１０に示したセンスアンプ２
１０およびセンス感度変更回路２１２の構成の一例を説
明するための回路図である。
１０およびセンス感度変更回路２１２の構成の一例を説
明するための回路図である。
【００８５】図１１を参照して、センスアンプ２１０お
よびセンス感度変更回路２１２は、電源電位Ｖｃｃと接
地電位ＧＮＤとの間に直列に接続されるＰチャネルＭＯ
ＳトランジスタＰ１１、ＮチャネルＭＯＳトランジスタ
Ｎ１１およびＮ１３を含む。トランジスタＰ１１のゲー
トはプリチャージ信号ＰＲＥを受ける。
よびセンス感度変更回路２１２は、電源電位Ｖｃｃと接
地電位ＧＮＤとの間に直列に接続されるＰチャネルＭＯ
ＳトランジスタＰ１１、ＮチャネルＭＯＳトランジスタ
Ｎ１１およびＮ１３を含む。トランジスタＰ１１のゲー
トはプリチャージ信号ＰＲＥを受ける。
【００８６】トランジスタＮ１１と並列に、ゲートに接
地電位を受けるＰチャネルＭＯＳトランジスタＰ１２が
設けられ、トランジスタＮ１３と並列に、ゲートにプリ
チャージ信号ＰＲＥを受けるＮチャネルＭＯＳトランジ
スタＰ１３が設けられる。
地電位を受けるＰチャネルＭＯＳトランジスタＰ１２が
設けられ、トランジスタＮ１３と並列に、ゲートにプリ
チャージ信号ＰＲＥを受けるＮチャネルＭＯＳトランジ
スタＰ１３が設けられる。
【００８７】センスアンプ２１０およびセンス感度変更
回路２１２は、さらに、電源電位Ｖｃｃとメインビット
線ＭＢＬとの間に直列に設けられるＮチャネルＭＯＳト
ランジスタＮ１４、Ｎ１５およびＮ１６を含む。
回路２１２は、さらに、電源電位Ｖｃｃとメインビット
線ＭＢＬとの間に直列に設けられるＮチャネルＭＯＳト
ランジスタＮ１４、Ｎ１５およびＮ１６を含む。
【００８８】電源電位Ｖｃｃと結合するトランジスタＮ
１４のソースとトランジスタＮ１１のゲートとが接続さ
れ、内部ノードＮＢＬと結合するトランジスタＮ１４の
ドレインとトランジスタＮ１３のゲートとが接続され
る。
１４のソースとトランジスタＮ１１のゲートとが接続さ
れ、内部ノードＮＢＬと結合するトランジスタＮ１４の
ドレインとトランジスタＮ１３のゲートとが接続され
る。
【００８９】トランジスタＮ１５およびＮ１６は、対応
するＹゲート部に含まれ、ゲートにＹデコーダ２００か
らの信号ＹＧＬ１およびＹＧＬ２をそれぞれ受ける。
するＹゲート部に含まれ、ゲートにＹデコーダ２００か
らの信号ＹＧＬ１およびＹＧＬ２をそれぞれ受ける。
【００９０】センスアンプ２１０およびセンス感度変更
回路２１２は、さらに、電源電位Ｖｃｃと内部ノードＮ
ＢＬとの間に直列に接続されるＰチャネルＭＯＳトラン
ジスタＰ１３、Ｐ１４、Ｐ１５、Ｐ１６およびＮチャネ
ルＭＯＳトランジスタＮ１８とを含む。トランジスタＰ
１３、Ｐ１４、Ｐ１５のゲートは、通常の読出動作時に
は、活性状態（“Ｌ”レベル）となる信号／ＣＨを受け
る。トランジスタＰ１６のゲートは、センス動作の活性
化を指示するために活性状態（Ｌ”レベル）となる信号
／ＳＥを受ける。
回路２１２は、さらに、電源電位Ｖｃｃと内部ノードＮ
ＢＬとの間に直列に接続されるＰチャネルＭＯＳトラン
ジスタＰ１３、Ｐ１４、Ｐ１５、Ｐ１６およびＮチャネ
ルＭＯＳトランジスタＮ１８とを含む。トランジスタＰ
１３、Ｐ１４、Ｐ１５のゲートは、通常の読出動作時に
は、活性状態（“Ｌ”レベル）となる信号／ＣＨを受け
る。トランジスタＰ１６のゲートは、センス動作の活性
化を指示するために活性状態（Ｌ”レベル）となる信号
／ＳＥを受ける。
【００９１】センスアンプ２１０およびセンス感度変更
回路２１２は、さらに、電源電位Ｖｃｃとトランジスタ
Ｐ１５とＰ１６の接続ノードとの間に直列に接続される
ＰチャネルＭＯＳトランジスタＰ１７およびＰ１８を含
む。トランジスタＰ１７のゲートは、通常の読出動作時
には、非活性状態（“Ｈ”レベル）となり、ベリファイ
動作時には活性状態（“Ｌ”レベル）となる信号ＣＨを
受ける。トランジスタＰ１８のゲートは接地電位と結合
する。
回路２１２は、さらに、電源電位Ｖｃｃとトランジスタ
Ｐ１５とＰ１６の接続ノードとの間に直列に接続される
ＰチャネルＭＯＳトランジスタＰ１７およびＰ１８を含
む。トランジスタＰ１７のゲートは、通常の読出動作時
には、非活性状態（“Ｈ”レベル）となり、ベリファイ
動作時には活性状態（“Ｌ”レベル）となる信号ＣＨを
受ける。トランジスタＰ１８のゲートは接地電位と結合
する。
【００９２】したがって、通常の読出動作モードでは、
図１１の経路ＰＡを通って電流が供給されるのに対し、
ベリファイ動作時には経路ＰＢを通って電流が供給され
る。
図１１の経路ＰＡを通って電流が供給されるのに対し、
ベリファイ動作時には経路ＰＢを通って電流が供給され
る。
【００９３】センスアンプ２１０およびセンス感度変更
回路２１２は、さらに、電源電位Ｖｃｃと接地電位との
間に直列に接続されるＰチャネルＭＯＳトランジスタＰ
１９、Ｐ２０およびＮチャネルＭＯＳトランジスタＮ１
９およびＮ２０とを含む。トランジスタＮ１９は、信号
／ＳＥを受け、トランジスタＮ１９のゲートは、信号／
ＳＥの反転信号の信号ＳＥを受ける。トランジスタＰ２
０およびＮ１９のゲートは、ともに、トランジスタＰ１
６とトランジスタＮ１８の接続ノードと結合する。
回路２１２は、さらに、電源電位Ｖｃｃと接地電位との
間に直列に接続されるＰチャネルＭＯＳトランジスタＰ
１９、Ｐ２０およびＮチャネルＭＯＳトランジスタＮ１
９およびＮ２０とを含む。トランジスタＮ１９は、信号
／ＳＥを受け、トランジスタＮ１９のゲートは、信号／
ＳＥの反転信号の信号ＳＥを受ける。トランジスタＰ２
０およびＮ１９のゲートは、ともに、トランジスタＰ１
６とトランジスタＮ１８の接続ノードと結合する。
【００９４】センスアンプ２１０およびセンス感度変更
回路２１２は、さらに、トランジスタＰ２０およびＮ１
９の接続ノードと入力ノードが結合するインバータ２１
０２と、インバータ２１０２の出力ノードと入力ノード
が結合し、インバータ２１０２の入力ノードと出力ノー
ドが結合してラッチ回路を構成するインバータ２１０４
と、インバータ２１０２の出力を受けて、読出データＳ
Ｄを出力するインバータ２１０６とを含む。
回路２１２は、さらに、トランジスタＰ２０およびＮ１
９の接続ノードと入力ノードが結合するインバータ２１
０２と、インバータ２１０２の出力ノードと入力ノード
が結合し、インバータ２１０２の入力ノードと出力ノー
ドが結合してラッチ回路を構成するインバータ２１０４
と、インバータ２１０２の出力を受けて、読出データＳ
Ｄを出力するインバータ２１０６とを含む。
【００９５】なお、トランジスタＮ１７は、信号ＢＬＤ
に応じて導通状態となり、たとえば、消去動作の際に高
電圧となっているビット線を放電するためのものであ
る。
に応じて導通状態となり、たとえば、消去動作の際に高
電圧となっているビット線を放電するためのものであ
る。
【００９６】センスアンプ２１０およびセンス感度変更
回路２１２がこのような構成をとる結果、ベリファイ動
作時の方がより多くの電流がメモリセルトランジスタを
介して流れないと、読出データＳＤのレベルが反転しな
いことになる。
回路２１２がこのような構成をとる結果、ベリファイ動
作時の方がより多くの電流がメモリセルトランジスタを
介して流れないと、読出データＳＤのレベルが反転しな
いことになる。
【００９７】したがって、センスアンプの感度をより電
流値が高い値をしきい値としてレベル判定をするように
設定することで、セレクトトランジスタＴｒｓのしきい
値上昇分を補償することが可能となる。
流値が高い値をしきい値としてレベル判定をするように
設定することで、セレクトトランジスタＴｒｓのしきい
値上昇分を補償することが可能となる。
【００９８】［実施の形態５］図１２は、本発明の実施
の形態５の不揮発性半導体記憶装置の構成を説明するた
めの概略ブロック図である。実施の形態５の不揮発性半
導体記憶装置の構成においては、プログラム動作時にお
いて、Ｐウェル１０に与えられる電位およびセレクトト
ランジスタＴｒｓのゲートに与えられる電位が、実施の
形態１の不揮発性半導体記憶装置とは異なる。
の形態５の不揮発性半導体記憶装置の構成を説明するた
めの概略ブロック図である。実施の形態５の不揮発性半
導体記憶装置の構成においては、プログラム動作時にお
いて、Ｐウェル１０に与えられる電位およびセレクトト
ランジスタＴｒｓのゲートに与えられる電位が、実施の
形態１の不揮発性半導体記憶装置とは異なる。
【００９９】実施の形態５の不揮発性半導体記憶装置の
構成においては、まず、セレクトトランジスタＴｒｓの
ゲートに与える電圧が、通常のリード動作時にセレクト
トランジスタＴｒｓのゲートに与えるためにリード電圧
発生回路１１０により生成される電圧に対して、プログ
ラム動作およびプログラムベリファイ動作時には、電圧
加算回路４１０により、より昇圧した電位が与えられる
構成となっている。
構成においては、まず、セレクトトランジスタＴｒｓの
ゲートに与える電圧が、通常のリード動作時にセレクト
トランジスタＴｒｓのゲートに与えるためにリード電圧
発生回路１１０により生成される電圧に対して、プログ
ラム動作およびプログラムベリファイ動作時には、電圧
加算回路４１０により、より昇圧した電位が与えられる
構成となっている。
【０１００】さらに、ＷＬデコーダ１８４には、プログ
ラムベリファイ電圧発生回路１００´とプログラム電圧
発生回路１０２とからの電圧がスイッチング回路ＳＷ４
を介して、選択的に与えられる構成となっている。
ラムベリファイ電圧発生回路１００´とプログラム電圧
発生回路１０２とからの電圧がスイッチング回路ＳＷ４
を介して、選択的に与えられる構成となっている。
【０１０１】さらに、メインビット線ＭＢＬには、書込
電圧発生回路２４２から書込電圧が印加される構成とな
っている。
電圧発生回路２４２から書込電圧が印加される構成とな
っている。
【０１０２】プログラム動作時において、メモリセルト
ランジスタのバックゲートに負バイアスを印加すると、
プログラム効率を上げることが可能となる。
ランジスタのバックゲートに負バイアスを印加すると、
プログラム効率を上げることが可能となる。
【０１０３】実施の形態５の不揮発性半導体記憶装置に
おいては、このようなプログラム動作を行ない、さら
に、プログラムベリファイ動作時においても負バイアス
を印加したままセレクトトランジスタＴｒｓのゲート電
圧を、電圧加算回路４１０により、通常のリード動作時
よりも、トランジスタＴｒｓのしきい値電圧上昇分だけ
高く設定する。
おいては、このようなプログラム動作を行ない、さら
に、プログラムベリファイ動作時においても負バイアス
を印加したままセレクトトランジスタＴｒｓのゲート電
圧を、電圧加算回路４１０により、通常のリード動作時
よりも、トランジスタＴｒｓのしきい値電圧上昇分だけ
高く設定する。
【０１０４】このようにセレクトトランジスタＴｒｓの
ゲートに印加する電圧を通常のリード動作よりも高い値
に設定した状態でプログラムベリファイを行なうことに
より、プログラム動作時とプログラムベリファイ動作時
の双方において、ウェルの電位は負バイアスを印加した
状態とすることが可能となる。
ゲートに印加する電圧を通常のリード動作よりも高い値
に設定した状態でプログラムベリファイを行なうことに
より、プログラム動作時とプログラムベリファイ動作時
の双方において、ウェルの電位は負バイアスを印加した
状態とすることが可能となる。
【０１０５】したがって、消費電力を低減させ、かつ高
速なプログラム動作を行なうことが可能となる。
速なプログラム動作を行なうことが可能となる。
【０１０６】［実施の形態６］実施の形態５において
は、プログラムベリファイを行なう際に、Ｐウェル１０
に負バイアスを印加し、セレクトトランジスタＴｒｓの
しきい値電圧の上昇分だけ、セレクトトランジスタＴｒ
ｓのゲートに印加される電位を高くしてプログラムベリ
ファイ動作を行なう構成とした。
は、プログラムベリファイを行なう際に、Ｐウェル１０
に負バイアスを印加し、セレクトトランジスタＴｒｓの
しきい値電圧の上昇分だけ、セレクトトランジスタＴｒ
ｓのゲートに印加される電位を高くしてプログラムベリ
ファイ動作を行なう構成とした。
【０１０７】図１３は、本発明の実施の形態６の不揮発
性半導体記憶装置の構成を説明するための概略ブロック
図である。
性半導体記憶装置の構成を説明するための概略ブロック
図である。
【０１０８】実施の形態６の不揮発性半導体記憶装置に
おいては、プログラムベリファイ動作時にセレクトトラ
ンジスタＴｒｓのゲートに印加される電圧は、リード動
作時と同電位としている。
おいては、プログラムベリファイ動作時にセレクトトラ
ンジスタＴｒｓのゲートに印加される電圧は、リード動
作時と同電位としている。
【０１０９】ただし、実施の形態４と同様に、プログラ
ムベリファイ動作時においては、センスアンプの感度
を、セレクトトランジスタＴｒｓのしきい値電圧が上昇
した分、高く設定することが可能なように、センスアン
プ感度変更回路２１２が、ＣＰＵ２０からのプログラム
信号およびプログラムベリファイ信号に応じて、センス
アンプ２１０の感度を変更する。
ムベリファイ動作時においては、センスアンプの感度
を、セレクトトランジスタＴｒｓのしきい値電圧が上昇
した分、高く設定することが可能なように、センスアン
プ感度変更回路２１２が、ＣＰＵ２０からのプログラム
信号およびプログラムベリファイ信号に応じて、センス
アンプ２１０の感度を変更する。
【０１１０】このような構成とすることでも、実施の形
態５と同様に、プログラムの効率を高めつつ、消費電力
を低減させ、かつ高速なプログラム動作を行なうことが
可能となる。
態５と同様に、プログラムの効率を高めつつ、消費電力
を低減させ、かつ高速なプログラム動作を行なうことが
可能となる。
【０１１１】［実施の形態７］消去動作を行なう際に
は、メインビット線ＭＢＬおよびサブビット線ＳＢＬに
は、選択されたメモリブロックに対応するセレクトトラ
ンジスタＴｒｓのドレインを介して、昇圧電位Ｖｐｐが
印加される。
は、メインビット線ＭＢＬおよびサブビット線ＳＢＬに
は、選択されたメモリブロックに対応するセレクトトラ
ンジスタＴｒｓのドレインを介して、昇圧電位Ｖｐｐが
印加される。
【０１１２】したがって、消去動作を行なうために、Ｐ
ウェル１０．１に昇圧電位Ｖｐｐを印加した後、消去電
圧をリセットするためには、Ｐウェル１０．１の電位お
よびＮウェル８の電位を、それぞれ接地電位（０Ｖ）、
電源電位Ｖｃｃに設定するだけでなく、上述のようにし
て昇圧電位Ｖｐｐにプリチャージされているメインビッ
ト線ＭＢＬおよびサブビット線ＳＢＬの電位レベルを、
リセットトランジスタＴｒｅｓによりリセットする必要
がある。
ウェル１０．１に昇圧電位Ｖｐｐを印加した後、消去電
圧をリセットするためには、Ｐウェル１０．１の電位お
よびＮウェル８の電位を、それぞれ接地電位（０Ｖ）、
電源電位Ｖｃｃに設定するだけでなく、上述のようにし
て昇圧電位Ｖｐｐにプリチャージされているメインビッ
ト線ＭＢＬおよびサブビット線ＳＢＬの電位レベルを、
リセットトランジスタＴｒｅｓによりリセットする必要
がある。
【０１１３】図１４は、このようなメインビット線ＭＢ
Ｌおよびサブビット線ＳＢＬをリセットするためのリセ
ットトランジスタＴｒｅｓの構成を説明するための断面
図である。
Ｌおよびサブビット線ＳＢＬをリセットするためのリセ
ットトランジスタＴｒｅｓの構成を説明するための断面
図である。
【０１１４】ＣＰＵ２０は、リセットトランジスタのゲ
ート電位の制御およびＰウェル１０．１の電位とＮウェ
ル８および選択トランジスタＴｒｓのゲートの電位を制
御するＰウェル電位制御回路１８８の動作を制御する。
ート電位の制御およびＰウェル１０．１の電位とＮウェ
ル８および選択トランジスタＴｒｓのゲートの電位を制
御するＰウェル電位制御回路１８８の動作を制御する。
【０１１５】このとき、ＣＰＵ２０は、このような消去
動作後の電位リセット動作において、Ｐウェル１０．１
の電位、Ｎウェル８の電位、メインビット線ＭＢＬおよ
びサブビット線ＳＢＬの電位をリセットする順番を、Ｐ
ウェルの電位レベルを最初にリセットし、続いて、Ｎウ
ェルの電位レベルまたはメインビット線ＭＢＬおよびサ
ブビット線ＳＢＬの順序でリセット動作を行なうように
制御する。ここで、電位Ｖｐｐまでチャージされたサブ
ビット線ＳＢＬをリセットするには、リセット期間中、
選択トランジスタＴｒｓのゲート電位を高い電位に保持
し、トランジスタＴｒｓがオン状態であることが必要で
ある。こうすることにより、サブビット線ＳＢＬの電位
は、選択トランジスタＴｒｓを介して、ビット線リセッ
トトランジスタＴｒｅｓによってリセットすることが可
能となる。
動作後の電位リセット動作において、Ｐウェル１０．１
の電位、Ｎウェル８の電位、メインビット線ＭＢＬおよ
びサブビット線ＳＢＬの電位をリセットする順番を、Ｐ
ウェルの電位レベルを最初にリセットし、続いて、Ｎウ
ェルの電位レベルまたはメインビット線ＭＢＬおよびサ
ブビット線ＳＢＬの順序でリセット動作を行なうように
制御する。ここで、電位Ｖｐｐまでチャージされたサブ
ビット線ＳＢＬをリセットするには、リセット期間中、
選択トランジスタＴｒｓのゲート電位を高い電位に保持
し、トランジスタＴｒｓがオン状態であることが必要で
ある。こうすることにより、サブビット線ＳＢＬの電位
は、選択トランジスタＴｒｓを介して、ビット線リセッ
トトランジスタＴｒｅｓによってリセットすることが可
能となる。
【０１１６】このような制御を行なうことで、いずれの
ＰＮ接合にも順バイアスが発生することがない。
ＰＮ接合にも順バイアスが発生することがない。
【０１１７】したがって、順バイアスされたＰＮ接合か
ら電荷が注入されることにより、電位レベルが変動する
ことがないため、安定した消去動作を行なうことが可能
となる。
ら電荷が注入されることにより、電位レベルが変動する
ことがないため、安定した消去動作を行なうことが可能
となる。
【０１１８】図１５は、このような消去動作時のＮウェ
ルの電位レベル、Ｐウェルの電位レベル、メインビット
線ＭＢＬおよびサブビット線ＳＢＬの電位レベルの変化
を説明するためのタイミングチャートである。
ルの電位レベル、Ｐウェルの電位レベル、メインビット
線ＭＢＬおよびサブビット線ＳＢＬの電位レベルの変化
を説明するためのタイミングチャートである。
【０１１９】時刻ｔ１から時刻ｔ２の期間において、Ｎ
ウェルの電位レベルが、常に、Ｐウェルの電位ならびに
メインビット線ＭＢＬおよびサブビット線ＳＢＬの電位
レベルより高くなるように制御して、Ｎウェルの電位レ
ベルを昇圧電位Ｖｐｐに、Ｐウェルの電位ならびにメイ
ンビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベ
ルを昇圧電位Ｖｐｐへと変化させる。
ウェルの電位レベルが、常に、Ｐウェルの電位ならびに
メインビット線ＭＢＬおよびサブビット線ＳＢＬの電位
レベルより高くなるように制御して、Ｎウェルの電位レ
ベルを昇圧電位Ｖｐｐに、Ｐウェルの電位ならびにメイ
ンビット線ＭＢＬおよびサブビット線ＳＢＬの電位レベ
ルを昇圧電位Ｖｐｐへと変化させる。
【０１２０】その後、時刻ｔ３からの消去動作後のリセ
ット動作においては、まずＰウェルの電位レベルが０Ｖ
までリセットされ、続いてメインビット線ＭＢＬおよび
サブビット線ＳＢＬの電位レベルがリセットトランジス
タにより０Ｖにリセットされ、最後にＮウェルの電位レ
ベルが、電源電位Ｖｃｃまでリセットされる。図１５に
おいては、一例として、Ｐウェルの電位レベルを最初に
リセットし、続いて、メインビット線ＭＢＬおよびサブ
ビット線ＳＢＬの電位レベルをリセットし、Ｎウェルの
電位レベルの順序でリセット動作を行なうように制御す
る場合を示しているが、Ｎウェルの電位レベルのリセッ
ト動作とメインビット線ＭＢＬおよびサブビット線ＳＢ
Ｌのリセット動作を行なう順序は、逆でもよい。
ット動作においては、まずＰウェルの電位レベルが０Ｖ
までリセットされ、続いてメインビット線ＭＢＬおよび
サブビット線ＳＢＬの電位レベルがリセットトランジス
タにより０Ｖにリセットされ、最後にＮウェルの電位レ
ベルが、電源電位Ｖｃｃまでリセットされる。図１５に
おいては、一例として、Ｐウェルの電位レベルを最初に
リセットし、続いて、メインビット線ＭＢＬおよびサブ
ビット線ＳＢＬの電位レベルをリセットし、Ｎウェルの
電位レベルの順序でリセット動作を行なうように制御す
る場合を示しているが、Ｎウェルの電位レベルのリセッ
ト動作とメインビット線ＭＢＬおよびサブビット線ＳＢ
Ｌのリセット動作を行なう順序は、逆でもよい。
【０１２１】この結果、安定な消去動作およびリセット
動作を行なうことが可能となる。なお、以上の説明で
は、メモリセルトランジスタは、Ｎチャネルトランジス
タであり、Ｐウェル内に設けられるものとしたが、本発
明はこのような場合に限定されることなく、メモリセル
トランジスタの導電性が逆極性の場合にも、基板やウエ
ルの導電性をそれに応じて変更し、かつ、トランジスタ
に印加する電位の極性を変更することで同様の効果を奏
しうるものである。
動作を行なうことが可能となる。なお、以上の説明で
は、メモリセルトランジスタは、Ｎチャネルトランジス
タであり、Ｐウェル内に設けられるものとしたが、本発
明はこのような場合に限定されることなく、メモリセル
トランジスタの導電性が逆極性の場合にも、基板やウエ
ルの導電性をそれに応じて変更し、かつ、トランジスタ
に印加する電位の極性を変更することで同様の効果を奏
しうるものである。
【０１２２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２３】
【発明の効果】請求項１および２記載の不揮発性半導体
記憶装置では、メモリセルトランジスタと選択トランジ
スタとが同一のウェル内に形成されるので、メモリセル
アレイの面積を大幅に縮小でき、チップサイズも大幅に
削減することが可能となる。
記憶装置では、メモリセルトランジスタと選択トランジ
スタとが同一のウェル内に形成されるので、メモリセル
アレイの面積を大幅に縮小でき、チップサイズも大幅に
削減することが可能となる。
【０１２４】請求項３記載の不揮発性半導体記憶装置で
は、消去動作時にＰＮ接合が順バイアスされることがな
いので、内部電源回路の出力が安定し、安定した消去動
作が可能となる。
は、消去動作時にＰＮ接合が順バイアスされることがな
いので、内部電源回路の出力が安定し、安定した消去動
作が可能となる。
【０１２５】請求項４および５記載の不揮発性半導体記
憶装置では、メモリセルのリークを抑制しつつ、安定し
たベリファイ動作を実現することが可能となる。
憶装置では、メモリセルのリークを抑制しつつ、安定し
たベリファイ動作を実現することが可能となる。
【０１２６】請求項６および７記載の不揮発性半導体記
憶装置では、プログラム効率を高めることができ、消費
電力を低減させ、かつ高速なプログラム動作を行なうこ
とが可能となる。
憶装置では、プログラム効率を高めることができ、消費
電力を低減させ、かつ高速なプログラム動作を行なうこ
とが可能となる。
【０１２７】請求項８記載の不揮発性半導体記憶装置で
は、リセット動作中にＰＮ接合が順バイアスされること
がないので、安定なリセット動作を行なうことが可能と
なる。
は、リセット動作中にＰＮ接合が順バイアスされること
がないので、安定なリセット動作を行なうことが可能と
なる。
【図１】 本発明の不揮発性半導体記憶装置１０００の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】 図１に示した実施の形態１の不揮発性半導体
記憶装置１０００のメモリセルアレイの断面構造を示す
図である。
記憶装置１０００のメモリセルアレイの断面構造を示す
図である。
【図３】 Ｐウェル１０の電位を接地電位ＧＮＤ（０
Ｖ）から昇圧電位Ｖｐｐに立上げ、Ｎウェル８の電位を
電源電位Ｖｃｃから昇圧電位Ｖｐｐまで立上げる際の動
作を説明するための概念図である。
Ｖ）から昇圧電位Ｖｐｐに立上げ、Ｎウェル８の電位を
電源電位Ｖｃｃから昇圧電位Ｖｐｐまで立上げる際の動
作を説明するための概念図である。
【図４】 Ｐウェル１０およびＮウェル８の電位を、昇
圧電位Ｖｐｐまで昇圧させる動作の時間経過を説明する
ためのタイミングチャートである。
圧電位Ｖｐｐまで昇圧させる動作の時間経過を説明する
ためのタイミングチャートである。
【図５】 実施の形態２のウェル電位制御回路１８８の
構成を説明するための概略ブロック図である。
構成を説明するための概略ブロック図である。
【図６】 選択メモリセルブロックのＰウェル１０およ
びＮウェル８の出力レベルの変化を説明するためのタイ
ミングチャートである。
びＮウェル８の出力レベルの変化を説明するためのタイ
ミングチャートである。
【図７】 非選択セルおよび選択セルのメモリセルのし
きい値電圧の変化を説明するための概念図である。
きい値電圧の変化を説明するための概念図である。
【図８】 メモリセルトランジスタに印加される電位を
説明するための概念図である。
説明するための概念図である。
【図９】 セレクトトランジスタＴｒｓのしきい値電圧
の変化に対応することが可能な実施の形態３の不揮発性
半導体記憶装置の構成を示す概略ブロック図である。
の変化に対応することが可能な実施の形態３の不揮発性
半導体記憶装置の構成を示す概略ブロック図である。
【図１０】 セレクトトランジスタＴｒｓのしきい値電
圧の変化に対応することが可能な実施の形態４の不揮発
性半導体記憶装置の構成を示す概略ブロック図である。
圧の変化に対応することが可能な実施の形態４の不揮発
性半導体記憶装置の構成を示す概略ブロック図である。
【図１１】 図１０に示したセンスアンプ２１０および
センス感度変更回路２１２の構成の一例を説明するため
の回路図である。
センス感度変更回路２１２の構成の一例を説明するため
の回路図である。
【図１２】 本発明の実施の形態５の不揮発性半導体記
憶装置の構成を説明するための概略ブロック図である。
憶装置の構成を説明するための概略ブロック図である。
【図１３】 本発明の実施の形態６の不揮発性半導体記
憶装置の構成を説明するための概略ブロック図である。
憶装置の構成を説明するための概略ブロック図である。
【図１４】 メインビット線ＭＢＬおよびサブビット線
ＳＢＬをリセットするためのリセットトランジスタＴｒ
ｅｓの構成を説明するための断面図である。
ＳＢＬをリセットするためのリセットトランジスタＴｒ
ｅｓの構成を説明するための断面図である。
【図１５】 消去動作時のＮウェルの電位レベル、Ｐウ
ェルの電位レベル、メインビット線ＭＢＬおよびサブビ
ット線ＳＢＬの電位レベルの変化を説明するためのタイ
ミングチャートである。
ェルの電位レベル、メインビット線ＭＢＬおよびサブビ
ット線ＳＢＬの電位レベルの変化を説明するためのタイ
ミングチャートである。
【図１６】 フラッシュメモリのうち、いわゆるＮＯＲ
型フラッシュメモリのメモリセルトランジスタの断面構
造およびその第１の消去動作を説明するための概念図で
ある。
型フラッシュメモリのメモリセルトランジスタの断面構
造およびその第１の消去動作を説明するための概念図で
ある。
【図１７】 ＮＯＲ型フラッシュメモリが配列されたメ
モリセルアレイの断面構造を示す図である。
モリセルアレイの断面構造を示す図である。
【図１８】 ＮＯＲ型フラッシュメモリの第２の消去方
法を説明するための概念図である。
法を説明するための概念図である。
【図１９】 Ｐウェル１０（バックゲート）から電子を
抜き取ることにより消去を行なう場合のメモリセルアレ
イの構成を説明するための断面図である。
抜き取ることにより消去を行なう場合のメモリセルアレ
イの構成を説明するための断面図である。
１ Ｐ型半導体基板（半導体基板）、８ Ｎウェル、１
０ Ｐウェル、２０ＣＰＵ、３０，３２ メモリセルト
ランジスタ、４０ 昇圧電位発生回路、８０負電圧発生
回路、１００ ベリファイ電圧発生回路、１１０ リー
ド電圧発生回路、１２０ ワード線ブースト回路、１４
０ デストリビュータ、１６０ アドレスバッファ、１
８０ Ｘデコーダ、２００ Ｙデコーダ、２１０ セン
スアンプ帯、２２０ 入出力バッファ、２４０ コラム
系制御回路、２６０ メモリセルアレイ、１０００ 不
揮発性半導体記憶装置、ＭＢＬ０〜ＭＢＬｎ メモリセ
ルブロック、Ｔｒｓ セレクトトランジスタ。
０ Ｐウェル、２０ＣＰＵ、３０，３２ メモリセルト
ランジスタ、４０ 昇圧電位発生回路、８０負電圧発生
回路、１００ ベリファイ電圧発生回路、１１０ リー
ド電圧発生回路、１２０ ワード線ブースト回路、１４
０ デストリビュータ、１６０ アドレスバッファ、１
８０ Ｘデコーダ、２００ Ｙデコーダ、２１０ セン
スアンプ帯、２２０ 入出力バッファ、２４０ コラム
系制御回路、２６０ メモリセルアレイ、１０００ 不
揮発性半導体記憶装置、ＭＢＬ０〜ＭＢＬｎ メモリセ
ルブロック、Ｔｒｓ セレクトトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 Ｇ１１Ｃ 17/00 ６２２Ａ 29/788 ６３２Ｚ 29/792 ６３３Ｃ ６３３Ｄ ６３４Ｆ Ｈ０１Ｌ 29/78 ３７１ (72)発明者 河井 伸治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 二ツ谷 知士 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD05 AD06 AD09 AD10 AD12 AE05 AE06 AE08 5F001 AA25 AB08 AD41 AD51 AD61 AE03 AE04 AE08 AE30 AG40 5F083 EP02 EP23 EP32 EP77 ER14 ER16 ER19 ER22 GA01 GA09 HA04 KA06 LA08 LA10 5F101 BA07 BB05 BD22 BD32 BD36 BE02 BE07 BE11 BE14 BH21
Claims (8)
- 【請求項１】 半導体基板の主表面上に形成される不揮
発性半導体記憶装置であって、 外部電源電位を受けて、内部電位を生成する内部電源回
路と、 コマンド信号に応じて、前記不揮発性半導体記憶装置の
動作を制御する制御回路と、 複数のフローティングゲート型のメモリセルトランジス
タが行列状に配置されたメモリセルアレイとを備え、 前記メモリセルアレイは、それぞれ、一括して消去動作
を行なう単位となる複数のメモリセルブロックに分割さ
れ、 前記メモリセルブロックごとに対応して前記半導体基板
の主表面に設けられ、前記メモリセルブロックに属する
前記メモリセルトランジスタが設けられる第１導電型の
複数の第１のウェル領域と、 前記複数の第１のウェル領域を電気的に分離するための
第２導電型の第２のウェル領域と、 前記メモリセルアレイの列に対応して、前記複数のメモ
リセルブロックに共通に設けられる複数の主ビット線
と、 前記メモリセルブロックごとに前記メモリセルトランジ
スタの列に対応して設けられ、前記メモリセルトランジ
スタと結合する複数の副ビット線と、 前記副ビット線ごとに対応して設けられ、各々が対応す
る前記副ビット線と前記複数の主ビット線のうちの対応
する主ビット線とを選択的に接続するための複数の選択
トランジスタと、 前記複数の選択トランジスタのうち選択された選択トラ
ンジスタのゲートには導通状態となる電位を、非選択の
選択トランジスタのゲートには遮断状態となる電位を与
えるセル選択回路とをさらに備え、 前記選択トランジスタの各々は、前記複数の第１のウェ
ル領域のうち、前記対応する副ビット線が結合する前記
メモリセルトランジスタと同一の第１のウェル領域に設
けられる、不揮発性半導体記憶装置。 - 【請求項２】 各前記メモリセルトランジスタは、 前記半導体基板の表層部に前記第１導電型のチャネル領
域を介して対向する前記第２導電型の第１および第２の
拡散層と、 前記第１導電型のチャネル領域上にゲート絶縁膜を介し
て形成されたフローティングゲートと前記フローティン
グゲートとは絶縁されたコントロールゲートとを有する
２層ゲート電極とを含み、 消去動作において前記フローティングゲートから電荷を
前記チャネル側に引き抜くための電位を前記コントロー
ルゲート、前記第１および第２の拡散層および前記第１
のウェルに選択的に与えるための消去手段をさらに備え
る、請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記内部電源回路は、前記外部電源電位
よりも高い昇圧電位を生成する昇圧回路を含み、 前記不揮発性半導体記憶装置の消去動作において、前記
副ビット線の電位レベルを選択的に前記昇圧電位とする
ための手段と、 前記複数の第１のウェル領域の電位と前記第２のウェル
領域の電位とを独立に制御することが可能なウェル電位
制御回路とをさらに備え、 前記ウェル電位制御回路は、前記消去動作において、前
記第１のウェル領域と前記第２のウェル領域とにより形
成されるＰＮ接合が順方向にバイアスされないように制
御しつつ、前記第２のウェル領域の電位および前記第１
のウェル領域の電位を選択的に前記昇圧電位とする、請
求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 前記内部電源回路は、 負電位を生成する負電圧生成回路と、 前記不揮発性半導体記憶装置の読出動作において、前記
選択トランジスタのゲートに与える電位を生成する読出
電圧生成回路とを含み、 前記不揮発性半導体記憶装置の消去動作におけるベリフ
ァイ動作において、前記第１のウェル領域の電位レベル
を選択的に前記負電位とするための手段と、 前記ベリファイ動作において、前記読出電圧生成回路か
らの出力電位を、前記負電位が前記第１のウェル領域に
与えられたことによる前記選択トランジスタのしきい値
変化に対応して変更した上で、前記選択トランジスタの
ゲートに与える電圧変換回路とをさらに備える、請求項
１記載の不揮発性半導体記憶装置。 - 【請求項５】 前記内部電源回路は、 負電位を生成する負電圧生成回路と、 前記不揮発性半導体記憶装置の読出動作およびベリファ
イ動作において、前記選択トランジスタのゲートに与え
る電位を生成する読出電圧生成回路とを含み、 選択された前記メモリセルトランジスタからデータの読
出を行ない、かつ、前記ベリファイ動作において前記選
択されたメモリセルトランジスタを介して流れる電流値
に基づいてしきい値判定を行なうための複数のセンスア
ンプと、 前記不揮発性半導体記憶装置の消去動作におけるベリフ
ァイ動作において、前記第１のウェル領域の電位レベル
を選択的に前記負電位とするための手段と、 前記ベリファイ動作において、前記負電位が前記第１の
ウェル領域に与えられたことによる前記選択トランジス
タのしきい値変化に対応して、前記センスアンプの感度
を変更するセンス感度変更回路とをさらに備える、請求
項１記載の不揮発性半導体記憶装置。 - 【請求項６】 前記内部電源回路は、 負電位を生成する負電圧生成回路と、 前記不揮発性半導体記憶装置の読出動作において、前記
選択トランジスタのゲートに与える電位を生成する読出
電圧生成回路とを含み、 前記不揮発性半導体記憶装置のプログラム動作およびプ
ログラムベリファイ動作において、前記第１のウェル領
域の電位レベルを選択的に前記負電位とするための手段
と、 前記プログラムベリファイ動作において、前記読出電圧
生成回路からの出力電位を、前記負電位が前記第１のウ
ェル領域に与えられたことによる前記選択トランジスタ
のしきい値変化に対応して変更した上で、前記選択トラ
ンジスタのゲートに与える電圧変換回路とをさらに備え
る、請求項１記載の不揮発性半導体記憶装置。 - 【請求項７】 前記内部電源回路は、 負電位を生成する負電圧生成回路と、 前記不揮発性半導体記憶装置の読出動作、プログラム動
作およびプログラムベリファイ動作において、前記選択
トランジスタのゲートに与える電位を生成する読出電圧
生成回路とを含み、 選択された前記メモリセルトランジスタからデータの読
出を行ない、かつ、前記プログラムベリファイ動作にお
いて前記選択されたメモリセルトランジスタを介して流
れる電流値に基づいてしきい値判定を行なうための複数
のセンスアンプと、 前記プログラム動作および前記プログラムベリファイ動
作において、前記第１のウェル領域の電位レベルを選択
的に前記負電位とするための手段と、 前記プログラムベリファイ動作において、前記負電位が
前記第１のウェル領域に与えられたことによる前記選択
トランジスタのしきい値変化に対応して、前記センスア
ンプの感度を変更するセンス感度変更回路とをさらに備
える、請求項１記載の不揮発性半導体記憶装置。 - 【請求項８】 前記内部電源回路は、前記外部電源電位
よりも高い昇圧電位を生成する昇圧回路を含み、 前記制御回路により制御されて、前記不揮発性半導体記
憶装置の消去動作後のリセット動作において、前記主ビ
ット線および前記副ビット線の電位レベルを選択的にリ
セットするための手段と、 前記制御回路により制御されて、前記複数の第１のウェ
ル領域の電位と前記第２のウェル領域の電位とを独立に
制御してリセットすることが可能なウェル電位制御回路
とをさらに備え、 前記制御回路は、前記リセット動作において、前記第１
のウェル領域と前記第２のウェル領域とにより形成され
るＰＮ接合ならびに前記第１のウェルと前記第１および
第２の拡散層とにより形成されるＰＮ接合のいずれもが
順方向にバイアスされないように制御しつつ、前記第１
および第２のウェル領域の電位および前記主ビット線お
よび前記副ビット線の電位を選択的にリセットする、請
求項２記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000018547A JP4434405B2 (ja) | 2000-01-27 | 2000-01-27 | 不揮発性半導体記憶装置 |
| US09/613,691 US6243292B1 (en) | 2000-01-27 | 2000-07-10 | Nonvolatile semiconductor memory device capable of reducing memory array area |
| TW089116210A TW451484B (en) | 2000-01-27 | 2000-08-11 | Nonvolatile semiconductor memory device |
| KR10-2000-0053685A KR100374522B1 (ko) | 2000-01-27 | 2000-09-09 | 메모리 어레이의 면적을 축소할 수 있는 비휘발성 반도체기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000018547A JP4434405B2 (ja) | 2000-01-27 | 2000-01-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001210808A true JP2001210808A (ja) | 2001-08-03 |
| JP4434405B2 JP4434405B2 (ja) | 2010-03-17 |
Family
ID=18545379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000018547A Expired - Fee Related JP4434405B2 (ja) | 2000-01-27 | 2000-01-27 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6243292B1 (ja) |
| JP (1) | JP4434405B2 (ja) |
| KR (1) | KR100374522B1 (ja) |
| TW (1) | TW451484B (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322296A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体記憶装置及びその制御方法 |
| KR100764060B1 (ko) | 2006-09-29 | 2007-10-09 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 시스템 그리고 그것을 위한메모리 셀 어레이 구조 |
| US7317223B2 (en) | 2004-05-27 | 2008-01-08 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
| JP2008004765A (ja) * | 2006-06-22 | 2008-01-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009009690A (ja) * | 2007-06-28 | 2009-01-15 | Samsung Electronics Co Ltd | プログラム性能を向上させることができるフラッシュメモリ装置及びそのプログラム方法 |
| US7630242B2 (en) | 2007-03-14 | 2009-12-08 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| JP2011508937A (ja) * | 2008-01-07 | 2011-03-17 | モサイド・テクノロジーズ・インコーポレーテッド | 複数セル基板を有するｎａｎｄフラッシュメモリ |
| WO2011064866A1 (ja) * | 2009-11-26 | 2011-06-03 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置及びその消去方法 |
| US8097951B2 (en) | 2008-03-04 | 2012-01-17 | Sanyo Electric Co., Ltd. | Integrated circuit having wiring layer and a pattern in which a gap is formed and method for manufacturing same |
| JP2012199574A (ja) * | 2012-06-01 | 2012-10-18 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| US8982632B2 (en) | 2012-05-09 | 2015-03-17 | Fujitsu Semiconductor Limited | Semiconductor memory device and method of driving semiconductor memory device |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3756067B2 (ja) * | 2001-01-29 | 2006-03-15 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US6400608B1 (en) * | 2001-04-25 | 2002-06-04 | Advanced Micro Devices, Inc. | Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage |
| US6522584B1 (en) * | 2001-08-02 | 2003-02-18 | Micron Technology, Inc. | Programming methods for multi-level flash EEPROMs |
| JP4007909B2 (ja) * | 2002-12-26 | 2007-11-14 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置のデータ消去方法 |
| JP4248269B2 (ja) * | 2003-02-21 | 2009-04-02 | パナソニック株式会社 | 半導体不揮発性記憶装置 |
| JP4171502B2 (ja) * | 2006-04-26 | 2008-10-22 | 三洋電機株式会社 | メモリ |
| JP2008159669A (ja) * | 2006-12-21 | 2008-07-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100843037B1 (ko) * | 2007-03-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이의 소거 방법 |
| KR20090002636A (ko) * | 2007-07-02 | 2009-01-09 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것의 소거 방법 |
| JP2011171582A (ja) * | 2010-02-19 | 2011-09-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| WO2014124324A1 (en) * | 2013-02-08 | 2014-08-14 | Sandisk Technologies Inc. | Non-volatile memory including bit line switch transistors formed in a triple-well |
| CN103346158A (zh) * | 2013-06-28 | 2013-10-09 | 上海宏力半导体制造有限公司 | 电可擦可编程只读存储器 |
| US9806608B2 (en) * | 2015-02-13 | 2017-10-31 | Apple Inc. | Charge pump having AC and DC outputs for touch panel bootstrapping and substrate biasing |
| CN106024799A (zh) * | 2016-05-06 | 2016-10-12 | 上海华虹宏力半导体制造有限公司 | 闪存单元及其编程方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644426B2 (ja) * | 1993-04-12 | 1997-08-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3960639B2 (ja) | 1996-05-10 | 2007-08-15 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JPH113595A (ja) | 1997-06-13 | 1999-01-06 | Sharp Corp | 不揮発性半導体記憶装置 |
| JPH11224495A (ja) * | 1998-02-05 | 1999-08-17 | Hitachi Ltd | 半導体集積回路装置 |
-
2000
- 2000-01-27 JP JP2000018547A patent/JP4434405B2/ja not_active Expired - Fee Related
- 2000-07-10 US US09/613,691 patent/US6243292B1/en not_active Expired - Lifetime
- 2000-08-11 TW TW089116210A patent/TW451484B/zh active
- 2000-09-09 KR KR10-2000-0053685A patent/KR100374522B1/ko not_active IP Right Cessation
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322296A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体記憶装置及びその制御方法 |
| JP4484577B2 (ja) * | 2004-05-07 | 2010-06-16 | 株式会社ルネサステクノロジ | 半導体記憶装置及びその制御方法 |
| US7317223B2 (en) | 2004-05-27 | 2008-01-08 | Samsung Electronics Co., Ltd. | Memory device and method of manufacturing the same |
| JP2008004765A (ja) * | 2006-06-22 | 2008-01-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100764060B1 (ko) | 2006-09-29 | 2007-10-09 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 시스템 그리고 그것을 위한메모리 셀 어레이 구조 |
| US7733696B2 (en) | 2006-09-29 | 2010-06-08 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including local control gates on multiple isolated well regions and related methods and systems |
| US7630242B2 (en) | 2007-03-14 | 2009-12-08 | Renesas Technology Corp. | Nonvolatile semiconductor memory device |
| JP2009009690A (ja) * | 2007-06-28 | 2009-01-15 | Samsung Electronics Co Ltd | プログラム性能を向上させることができるフラッシュメモリ装置及びそのプログラム方法 |
| JP2011508937A (ja) * | 2008-01-07 | 2011-03-17 | モサイド・テクノロジーズ・インコーポレーテッド | 複数セル基板を有するｎａｎｄフラッシュメモリ |
| US8582372B2 (en) | 2008-01-07 | 2013-11-12 | Mosaid Technologies Incorporated | NAND flash memory having multiple cell substrates |
| JP2014032738A (ja) * | 2008-01-07 | 2014-02-20 | Mosaid Technologies Inc | 複数セル基板を有するｎａｎｄフラッシュメモリ |
| US9070461B2 (en) | 2008-01-07 | 2015-06-30 | Conversant Intellectual Property Management Inc. | NAND flash memory having multiple cell substrates |
| US8097951B2 (en) | 2008-03-04 | 2012-01-17 | Sanyo Electric Co., Ltd. | Integrated circuit having wiring layer and a pattern in which a gap is formed and method for manufacturing same |
| WO2011064866A1 (ja) * | 2009-11-26 | 2011-06-03 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置及びその消去方法 |
| US8649226B2 (en) | 2009-11-26 | 2014-02-11 | Fujitsu Semiconductor Limited | Nonvolatile semiconductor memory device and erasing method of nonvolatile semiconductor memory device |
| JP5429305B2 (ja) * | 2009-11-26 | 2014-02-26 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置及びその消去方法 |
| US8982632B2 (en) | 2012-05-09 | 2015-03-17 | Fujitsu Semiconductor Limited | Semiconductor memory device and method of driving semiconductor memory device |
| JP2012199574A (ja) * | 2012-06-01 | 2012-10-18 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100374522B1 (ko) | 2003-03-03 |
| US6243292B1 (en) | 2001-06-05 |
| KR20010077866A (ko) | 2001-08-20 |
| JP4434405B2 (ja) | 2010-03-17 |
| TW451484B (en) | 2001-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4434405B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3886673B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100458412B1 (ko) | 전압 레벨을 변환하는 레벨 시프터 및 상기 레벨 시프터를구비한 반도체 기억 장치 | |
| US7212439B2 (en) | NAND flash memory device and method of programming the same | |
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| US6680865B2 (en) | Nonvolatile memory for which program operation is optimized by controlling source potential | |
| US7212443B2 (en) | Non-volatile memory and write method of the same | |
| JP2002150782A (ja) | 半導体記憶装置およびその動作方法 | |
| US6542406B2 (en) | Row decoder of a NOR-type flash memory device | |
| JPH08321195A (ja) | 不揮発性半導体メモリのデータ読出回路 | |
| JPH1187658A (ja) | メモリセルおよびそれを備える不揮発性半導体記憶装置 | |
| JPH04186598A (ja) | 不揮発性半導体記憶装置 | |
| KR960000345B1 (ko) | Eeprom 및 eeprom 독출 방법 | |
| JP3615009B2 (ja) | 半導体記憶装置 | |
| JP3895855B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3576763B2 (ja) | 半導体記憶装置 | |
| JPWO2006059375A1 (ja) | 半導体装置および半導体装置の制御方法 | |
| JP3825596B2 (ja) | 半導体記憶装置及びその制御方法 | |
| JPH08115987A (ja) | 不揮発性半導体記憶装置 | |
| JP4832835B2 (ja) | 不揮発性半導体記憶装置の読み書き制御方法 | |
| JP2000030473A (ja) | 不揮発性半導体記憶装置 | |
| JP3615041B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2007080338A5 (ja) | ||
| US20100124128A1 (en) | Nand flash memory | |
| JP3961989B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060925 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090312 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091215 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091222 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130108 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140108 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |