JPH088350A

JPH088350A - 半導体記憶装置

Info

Publication number: JPH088350A
Application number: JP6163026A
Authority: JP
Inventors: Kazuyoshi Shiba; 和佳志波; Tadashi Fujita; 紀藤田
Original assignee: Hitachi Hokkai Semiconductor Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 1994-06-22
Filing date: 1994-06-22
Publication date: 1996-01-12

Abstract

(57)【要約】（修正有）【目的】記憶データの消去・書き込みに必要な消去電
圧及び書き込み電圧を低電圧化し、フラッシュメモリ等
の動作電源の低電圧化を図る。【構成】記憶データの消去・書き込みをともにＦＮト
ンネル現象により行うとともに、制御ゲートＣＧ及び浮
遊ゲートＦＧ間の層間絶縁膜ＩＤを高誘電体により形成
し、浮遊ゲートＦＧ及びドレインＤ間ならびに浮遊ゲー
トＦＧ及びソースＳ間のＦＮトンネル領域を、セルフア
ライニングによる薄膜ロコスＬＯＣのエッチバックで露
出されたドレイン拡散層ＮＤ１及びソース拡散層ＮＤ２
の一部に形成する。これにより、制御ゲート及び浮遊ゲ
ート間の容量を大きくし、浮遊ゲートとドレイン，ソー
スならびに半導体基板ＰＳＵＢとの間の容量を小さくし
て、容量カップリング比を大きくする。また、ドレイン
・半導体基板間のＰＮ接合部上層でのゲート酸化膜ＧＯ
Ｘの厚みを大きくし、ドレインリーク電流を小さくす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、コンタクトレスアレイ構造を採るフラッシ
ュメモリに利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】制御（コントロール）ゲート及び浮遊
（フローティング）ゲートを有するいわゆる２層ゲート
構造型メモリセルが格子状に配置されてなるメモリアレ
イをその基本構成要素とし、所定数のメモリセルからな
るメモリブロックを単位として記憶データの一括消去が
可能なフラッシュメモリ（フラッシュＥＥＰＲＯＭ：電
気的に消去・プログラム可能なリードオンリーメモリ）
がある。また、消去単位となるメモリブロックの各単位
セルブロックを構成する所定数のメモリセルのドレイン
又はソースとなる拡散層を一体化して形成し、これらの
拡散層をローカルビット線又はローカルソース線として
用いることで、ビット線（グローバルビット線）又はソ
ース線との間のコンタクトを設けずメモリアレイの高集
積化を図ったいわゆるコンタクトレスアレイ構造のフラ
ッシュメモリがある。

【０００３】コンタクトレスアレイ構造を採るフラッシ
ュメモリについて、例えば、『ＩＥＤＭ（Ｉｎｔｅｒｎ
ａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ） '９２』第９９１頁〜第９９３頁に記
載されている。

【０００４】

【発明が解決しようとする課題】コンタクトレスアレイ
構造を採る従来のフラッシュメモリにおいて、メモリア
レイを構成する２層ゲート構造型メモリセルは、図１０
に例示されるように、Ｐ型半導体基板ＰＳＵＢに形成さ
れたＮ型拡散層ＮＤ３及びＮＤ４をそのドレインＤ及び
ソースＳとする。これらの拡散層の上層には、所定のト
ンネル酸化膜ＴＯＸを挟んで浮遊ゲートＦＧが形成さ
れ、さらにこの浮遊ゲートの上層には、所定のゲート酸
化膜ＧＯＸを挟んで制御ゲートＣＧつまりワード線が形
成される。フラッシュメモリが消去モードとされると
き、制御ゲートＣＧには、図１１に示されるように、比
較的絶対値の大きな正電位の内部電圧＋Ｖｇが印加さ
れ、ドレインＤ，ソースＳ及び半導体基板ＰＳＵＢはと
もに接地電位ＶＳＳとされる。この結果、半導体基板Ｐ
ＳＵＢつまり拡散層ＮＤ３及びＮＤ４間のチャンネルか
ら浮遊ゲートＦＧに対してＦＮ（ＦｏｗｌｅｒＮｏｒ
ｄｈｅｉｍ：ファウラー・ノルトハイム）トンネル現象
による電子の注入が行われ、これによってメモリセルの
しきい値電圧が例えば＋５Ｖ（ボルト）のように高くさ
れる。

【０００５】一方、フラッシュメモリが書き込みモード
とされるとき、メモリセルの制御ゲートＣＧには、図１
２に示されるように、比較的絶対値の大きな負電位の内
部電圧−Ｖｇが印加され、ドレインＤには、比較的絶対
値の小さな正電位の内部電圧Ｖｄが印加される。このと
き、半導体基板ＰＳＵＢは接地電位ＶＳＳとされ、ソー
スＳは開放状態ＯＰＥＮとされる。この結果、浮遊ゲー
トＦＧに蓄積された電子がＦＮトンネル現象によりドレ
インＤに引き抜かれ、これによってメモリセルのしきい
値電圧が例えば＋１Ｖのように低くされる。フラッシュ
メモリが読み出しモードとされ、制御ゲートＣＧに例え
ば＋３Ｖのような内部電圧が印加されソースＳが接地電
位ＶＳＳとされるとき、メモリセルは、それが書き込み
状態にあることを条件に選択的にオン状態となり、所定
の読み出し電流を流す。これらの読み出し電流は、図示
されないリードライト回路ＲＷのセンスアンプによって
センスされ、これをもとに記憶データの論理レベルの判
定が行われる。

【０００６】ところが、その高集積化・大規模化が進み
動作電源の低電圧化が進む中、上記従来のフラッシュメ
モリには次のような問題点が生じることが本願発明者等
によって明らかとなった。すなわち、フラッシュメモリ
のメモリアレイを構成する２層ゲート構造型メモリセル
は、図１３（ａ）に示されるように、制御ゲートＣＧ及
び浮遊ゲートＦＧ間に寄生する容量Ｃｐｐと、浮遊ゲー
トＦＧ及びドレインＤ間ならびに浮遊ゲートＦＧ及びソ
ースＳ間に寄生する容量Ｃｄ及びＣｓと、浮遊ゲートＦ
Ｇ及び半導体基板ＰＳＵＢ間に寄生する容量Ｃｓｕｂと
を有し、これらの容量は、等価的に図１３（ｂ）に示さ
れるような結合形態とされる。

【０００７】ここで、浮遊ゲートＦＧにおける電位をＶ
ｆとし、制御ゲートＣＧ，ドレインＤ，ソースＳ及び半
導体基板ＰＳＵＢにおける電位をそれぞれＶｇ，Ｖｄ，
Ｖｓ及びＶｓｕｂとするとき、浮遊ゲートＦＧ内に蓄積
される電子の電荷量Ｑは、Ｑ＝Ｃｐｐ（Ｖｆ−Ｖｇ）＋Ｃｄ（Ｖｆ−Ｖｄ）＋Ｃｓ（Ｖｆ−Ｖｓ）＋Ｃｓｕｂ（Ｖｆ−Ｖｓｕｂ）・・・・・・・・・・・・・・・（１）となる。フラッシュメモリが消去モードとされるとき、
ドレインＤ，ソースＳ及び半導体基板ＰＳＵＢにおける
電位Ｖｄ，Ｖｓ及びＶｓｕｂは、図１４に示されるよう
に、ともに接地電位ＶＳＳつまり０Ｖとされる。したが
って、上式は、Ｑ＝Ｃｐｐ（Ｖｆ−Ｖｇ）＋Ｖｆ（Ｃｄ＋Ｃｓ＋Ｃｓｕｂ）＝ＣｔＶｆ−ＣｐｐＶｇ・・・・・・・・・・・・・・・・・・・（２）となり、この（２）式をもとに、Ｖｆ＝（ＣｐｐＶｇ＋Ｑ）／Ｃｔ・・・・・・・・・・・・・・・・（３）なる浮遊ゲート電位Ｖｆが得られる。

【０００８】簡略化のため、消去開始直後における浮遊
ゲートＦＧ内の電荷量Ｑを０Ｃ（クーロン）とすると
き、上記（３）式は、Ｖｆ＝（Ｃｐｐ／Ｃｔ）Ｖｇ・・・・・・・・・・・・・・・・・・（４）となり、浮遊ゲートＦＧ及び半導体基板ＰＳＵＢ間の電
位差は、Ｖｆ−Ｖｓｕｂ＝（Ｃｐｐ／Ｃｔ）Ｖｇ−０＝（Ｃｐｐ／Ｃｔ）Ｖｇ・・・・・・・・・・・・・（５）となる。なお、上記（２）式ないし（５）式において、Ｃｔ＝Ｃｐｐ＋Ｃｄ＋Ｃｓ＋Ｃｓｕｂであることは言うまでもない。また、このＣｔはいわゆ
る総容量であって、この総容量Ｃｔに対する制御ゲート
ＣＧ及び浮遊ゲートＦＧ間の容量Ｃｐｐの比率Ｃｐｐ／
Ｃｔは、いわゆる容量カップリング比と称されるもので
ある。

【０００９】ところで、図１０に示されるような従来の
２層ゲート構造型メモリセルでは、制御ゲートＣＧ及び
浮遊ゲートＦＧ間の容量Ｃｐｐが比較的小さく、逆に浮
遊ゲートＦＧ及び半導体基板ＰＳＵＢ間の容量Ｃｓｕｂ
は、記憶データの消去にチャンネル全面と浮遊ゲートＦ
Ｇとの間のＦＮトンネル現象を利用していることから比
較的大きな値となり、容量カップリング比Ｃｐｐ／Ｃｔ
は０．６程度の比較的小さな値となる。また、浮遊ゲー
トＦＧ及び半導体基板ＰＳＵＢ間でＦＮトンネル電流を
発生させるには、周知のように、浮遊ゲートＦＧ及び半
導体基板ＰＳＵＢ間に１０ＭＶ（メガボルト）／ｃｍ
（センチメートル）以上の電界Ｅｅをかける必要があ
り、トンネル酸化膜ＴＯＸの厚みをｔｔｏｘとすると
き、Ｅｅ＝（Ｖｆ−Ｖｓｕｂ）／ｔｔｏｘ＞１０（ＭＶ／ｃｍ）・・・・（６）なる条件が与えられる。したがって、この式に上記
（５）式を代入して、（Ｃｐｐ／Ｃｔ）Ｖｇ／ｔｔｏｘ＞１０（ＭＶ／ｃｍ）となり、Ｖｇ＞［ｔｔｏｘ・１０（ＭＶ／ｃｍ）］／（Ｃｐｐ／Ｃｔ）・・・（７）となるが、容量カップリング比Ｃｐｐ／Ｃｔは、前述の
ように約０．６であり、トンネル酸化膜ＴＯＸの厚みｔ
ｔｏｘは、約１００Å（オングストローム）つまり１０
ｎｍ（ナノメートル）程度とされるため、Ｖｇ＞１０（ｎｍ）×１０（ＭＶ／ｃｍ）／０．６≒１７（Ｖ）・・（８）つまり、１７Ｖ以上の消去電圧が必要となる。この結
果、フラッシュメモリの動作電源が＋３Ｖ程度に低電圧
化される場合、昇圧回路の昇圧能力が不足し、これによ
ってフラッシュメモリの低電圧化が制約を受けるもので
ある。

【００１０】一方、図１０に示される従来の２層ゲート
構造型メモリセルのように、トンネル酸化膜ＴＯＸの直
下にＰＮ接合部がある場合、書き込み時、浮遊ゲートＦ
ＧとドレインＤのオーバーラップ領域で深いデプレッシ
ョン領域が形成される。このため、図１５（ａ）及び
（ｂ）に示されるように、ドレインＤとなる拡散層ＮＤ
３中の価電子帯（ｖａｌｅｎｃｅｂａｎｄ）から伝導
帯（ｃｏｎｄｕｃｔｉｏｎｂａｎｄ）に電子がトンネ
リングして、電子・ホール対が発生する。このうち、電
子はドレイン側に移動し、ホールは半導体基板ＰＳＵＢ
側に移動して、いわゆるドレインリーク電流となるが、
このリーク電流の大きさは、図１６に示されるように、
記憶データの書き込みのためにドレインＤから浮遊ゲー
トＦＧに流されるゲートリーク電流に比べて数桁大きな
値となる。この結果、書き込みに際して制御ゲートＣＧ
及びドレインＤ間に印加される書き込み電圧の所要電流
供給能力が大きくなり、内部電圧発生回路による内部発
生が困難となる。また、これに対処するため、ドレイン
Ｄには外部から供給される電源電圧ＶＣＣあるいはこれ
をやや昇圧した内部電圧を印加し、制御ゲートＣＧには
内部昇圧された負電位を印加する方法もあるが、制御が
複雑となり、周辺回路の構成が複雑化して、フラッシュ
メモリの低コスト化が阻害される結果となる。

【００１１】この発明の目的は、フラッシュメモリ等の
高集積化を阻害することなく、記憶データの消去・書き
込みに必要な消去電圧及び書き込み電圧を低電圧化し、
動作電源の低電圧化を図ることにある。この発明の他の
目的は、記憶データの消去・書き込みに必要な消去電圧
及び書き込み電圧をすべて正電位としかつ内部発生し
て、フラッシュメモリ等の低コスト化を図ることにあ
る。

【００１２】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、コンタクトレスアレイ構造を
採るフラッシュメモリ等において、記憶データの消去
を、ソース及び浮遊ゲート間あるいはドレイン及び浮遊
ゲート間のＦＮトンネル現象を用いて行い、その書き込
みを、浮遊ゲート及びドレイン間のＦＮトンネル現象を
用いて行うとともに、制御ゲート及び浮遊ゲート間の層
間絶縁膜を高誘電体により形成し、浮遊ゲート及びドレ
イン間ならびに浮遊ゲート及びソース間のＦＮトンネル
領域を、薄膜ロコスのエッチバックにより露出されたド
レイン拡散層及びソース拡散層の一部に形成する。

【００１４】

【作用】上記した手段によれば、高誘電体の使用によ
り、制御ゲート及び浮遊ゲート間の容量を大きくするこ
とができるとともに、ドレイン拡散層，ソース拡散層な
らびに薄膜ロコス形成用のマスク層をそのまま利用する
言わばセルフアライニングにより、ドレイン及びソース
内に部分的なＦＮトンネル領域を精度良く形成し、浮遊
ゲートとドレイン，ソースならびに半導体基板との間の
容量を小さくして、容量カップリング比を大きくするこ
とができる。また、ＦＮトンネル領域をドレイン及びソ
ース内に部分的に形成することで、ドレイン・半導体基
板間のＰＮ接合部上層におけるゲート酸化膜の厚みを大
きくして、ドレインリーク電流を小さくすることができ
る。これらの結果、フラッシュメモリ等の高集積化を阻
害することなく、記憶データの消去・書き込みに必要な
消去電圧及び書き込み電圧を低電圧化し、フラッシュメ
モリ等の動作電源の低電圧化を図ることができるととも
に、消去・書き込みに必要な消去電圧及び書き込み電圧
をすべて正電位としかつ内部発生して、フラッシュメモ
リ等の低コスト化を図ることができる。

【００１５】

【実施例】図１には、この発明が適用されたフラッシュ
メモリの一実施例のブロック図が示されている。また、
図２には、図１のフラッシュメモリに含まれるメモリア
レイＭＡＲＹの一実施例の回路図が示され、図３には、
図２のメモリアレイＭＡＲＹを構成する２層ゲート構造
型メモリセルＭＣの一実施例の断面構造図が示されてい
る。さらに、図４ないし図６には、図３の２層ゲート構
造型メモリセルＭＣの消去時，書き込み時ならびに読み
出し時における一実施例の動作概念図がそれぞれ示さ
れ、図７には、その一実施例のドレイン電流特性図が示
されている。これらの図をもとに、まずこの実施例のフ
ラッシュメモリ及びメモリアレイＭＡＲＹならびに２層
ゲート構造型メモリセルＭＣの構成及び動作の概要とそ
の特徴について説明する。なお、図１の各ブロックを構
成する回路素子は、公知の半導体集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板上に形
成される。また、図２に示されるＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）は、すべてＮチャンネルＭＯＳＦＥＴで
ある。

【００１６】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹをその基本構成要素とする。メモリアレ
イＭＡＲＹは、図２に示されるように、ｋ＋１個のメモ
リブロックＭＢ０〜ＭＢｋを備え、これらのメモリブロ
ックのそれぞれは、図の水平方向に平行して配置される
ｍ＋１本のワード線Ｗ００〜Ｗ０ｍないしＷｋ０〜Ｗｋ
ｍと、垂直方向に平行して配置されるｎ＋１本のビット
線ＢＬ０〜ＢＬｎならびにこれらのワード線及びビット
線の交点に実質的に格子状に配置される（ｍ＋１）×
（ｎ＋１）個の２層ゲート構造型メモリセルＭＣとをそ
れぞれ含む。

【００１７】メモリブロックＭＢ０〜ＭＢｋの同一列に
配置されるｍ＋１個のメモリセルＭＣのドレインは、対
応するローカルビット線ＬＢＬにそれぞれ共通結合さ
れ、さらにＮチャンネル型の選択ＭＯＳＦＥＴＮ１を介
して対応するビット線ＢＬ０〜ＢＬｎに共通結合され
る。また、そのソースは、対応するローカルソース線Ｌ
ＳＬにそれぞれ共通結合され、さらにＮチャンネル型の
選択ＭＯＳＦＥＴＮ２を介して対応するソース線ＳＬ０
〜ＳＬｋに共通結合される。一方、各メモリブロックの
同一行に配置されるｎ＋１個のメモリセルＭＣの制御ゲ
ートは、対応するワード線Ｗ００〜Ｗ０ｍないしＷｋ０
〜Ｗｋｍに共通結合される。また、各メモリブロックを
構成するｎ＋１個の選択ＭＯＳＦＥＴＮ１のゲートは、
対応するブロック選択ワード線ＢＳ０〜ＢＳｋに共通結
合され、選択ＭＯＳＦＥＴＮ２のゲートは、対応するソ
ース選択ワード線ＳＳ０〜ＳＳｋに共通結合される。

【００１８】ここで、メモリアレイＭＡＲＹを構成する
２層ゲート構造型メモリセルＭＣのそれぞれは、図３に
示されるように、Ｐ型半導体基板ＰＳＵＢに形成された
Ｎ型拡散層ＮＤ１及びＮＤ２をそのドレインＤ及びソー
スＳとする。これらの拡散層ＮＤ１及びＮＤ２の中間つ
まりチャンネルの上層には、２０ｎｍ（ナノメートル）
を超える比較的厚いゲート酸化膜ＧＯＸを挟んで浮遊ゲ
ートＦＧが形成され、その上層には、高誘電体からなる
層間誘電体膜ＩＤを挟んでワード線Ｗ００〜Ｗ０ｍない
しＷｋ０〜Ｗｋｍとなる制御ゲートＣＧが形成される。

【００１９】この実施例において、浮遊ゲートＦＧは、
そのチャンネルに近接する両側の一部が下方に延長さ
れ、１０ｎｍ程度の比較的薄いトンネル酸化膜ＴＯＸを
挟んでＮ型拡散層ＮＤ１及びＮＤ２と対峙し、一対のＦ
Ｎトンネル領域を構成する。また、これらのＦＮトンネ
ル領域の外側には、Ｎ型拡散層ＮＤ１及びＮＤ２を保護
するための比較的薄い薄膜ロコスＬＯＣが形成され、さ
らにその外側には比較的厚いフィールド酸化膜ＦＯＸが
形成される。なお、２層ゲート構造型メモリセルＭＣの
具体的なプロセスフローについては、後で詳細に説明す
る。

【００２０】一方、この実施例のフラッシュメモリは、
コンタクトレスアレイ構造を採り、メモリブロックＭＢ
０〜ＭＢｋの同一列に配置され各単位セルブロックを構
成するｍ＋１個のメモリセルＭＣは、そのドレインＤ及
びソースＳとなるＮ型拡散層ＮＤ１及びＮＤ２をそれぞ
れ共有する。このうち、ドレイン拡散層つまりＮ型拡散
層ＮＤ１は、ローカルビット線ＬＢＬとなって対応する
選択ＭＯＳＦＥＴＮ１のソースに結合され、ソース拡散
層つまりＮ型拡散層ＮＤ２は、ローカルソース線ＬＳＬ
となって対応する選択ＭＯＳＦＥＴＮ２のドレインに結
合される。この結果、各単位セルブロックを構成するｍ
＋１個のメモリセルＭＣは、コンタクトを介することな
くビット線ＢＬ０〜ＢＬｎ又はソース線ＳＬ０〜ＳＬｋ
に結合され、これによってメモリアレイＭＡＲＹの高集
積化が図られる。

【００２１】メモリアレイＭＡＲＹのメモリブロックＭ
Ｂ０〜ＭＢｋを構成するワード線Ｗ００〜Ｗ０ｍないし
Ｗｋ０〜Ｗｋｍと、各メモリブロックに対応して設けら
れるブロック選択ワード線ＢＳ０〜ＢＳｋならびにソー
ス選択ワード線ＳＳ０〜ＳＳｋは、その左方においてＸ
アドレスデコーダＸＤに結合され、選択的に所定の選択
又は非選択レベルとされる。また、メモリブロックＭＢ
０〜ＭＢｋに対応して設けられるソース線ＳＬ０〜ＳＬ
ｋは、その右方においてソーススイッチＳＳに結合さ
れ、選択的に所定の選択又は非選択レベルとされる。

【００２２】ＸアドレスデコーダＸＤ及びソーススイッ
チＳＳには、ＸアドレスバッファＸＢからｉ＋１ビット
の内部アドレス信号Ｘ０〜Ｘｉが共通に供給される。ま
た、ＸアドレスデコーダＸＤには、内部電圧発生回路Ｖ
Ｇから所定の内部電圧ＶＰＰ１及びＶＰＰ２が供給さ
れ、ＸアドレスバッファＸＢには、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが
供給される。なお、内部電圧ＶＰＰ１は、比較的絶対値
の大きな正電位とされるが、その具体値は、後述する理
由から、従来のフラッシュメモリより小さな例えば＋１
２Ｖ程度のものとされる。また、内部電圧ＶＰＰ２は、
言わば書き込み防止電圧であって、＋６Ｖ程度の正電位
とされる。

【００２３】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み、保持するとともに、これら
のＸアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉ
を形成し、ＸアドレスデコーダＸＤ及びソーススイッチ
ＳＳに供給する。一方、ＸアドレスデコーダＸＤは、Ｘ
アドレスバッファＸＢから供給される内部アドレス信号
Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹのメ
モリブロックＭＢ０〜ＭＢｋを構成するワード線Ｗ００
〜Ｗ０ｍないしＷｋ０〜Ｗｋｍ，ブロック選択ワード線
ＢＳ０〜ＢＳｋならびにソース選択ワード線ＳＳ０〜Ｓ
Ｓｋを選択的に所定の選択又は非選択レベルとする。さ
らに、ソーススイッチＳＳは、内部アドレス信号Ｘ０〜
Ｘｉをデコードして、メモリアレイＭＡＲＹのメモリブ
ロックＭＢ０〜ＭＢｋのソース線ＳＬ０〜ＳＬｋを選択
的に所定の選択又は非選択レベルとする。

【００２４】この実施例において、制御ゲートＣＧつま
りワード線Ｗ００〜Ｗ０ｍないしＷｋ０〜Ｗｋｍの消去
モードにおける選択レベルは、内部電圧ＶＰＰ１つまり
＋１２Ｖとされ、その非選択レベルは接地電位ＶＳＳと
される。このとき、ソース選択ワード線ＳＳ０〜ＳＳｋ
は、対応する１本が択一的に電源電圧ＶＣＣの選択レベ
ルとされ、その他のソース選択ワード線とブロック選択
ワード線ＢＳ０〜ＢＳｋはすべて接地電位ＶＳＳの非選
択レベルとされる。また、メモリセルＭＣのソースつま
りソース線ＳＬ０〜ＳＬｋは、対応する１本が択一的に
接地電位ＶＳＳのような選択レベルとされ、その他のソ
ース線とビット線ＢＬ０〜ＢＬｎはすべて開放状態ＯＰ
ＥＮとされる。Ｐ型半導体基板ＰＳＵＢには、接地電位
ＶＳＳが供給される。これらの結果、選択されたワード
線に結合されるｎ＋１個のメモリセルＭＣでは、図４に
示されるように、そのソースＳとなるＮ型拡散層ＮＤ２
から浮遊ゲートＦＧに対してＦＮトンネル現象による電
子の注入が行われ、そのしきい値電圧は、図７に示され
るように、＋５Ｖのような比較的高いしきい値電圧Ｖｔ
ｈ１となって、論理“１”の記憶データを保持する状態
となる。

【００２５】次に、制御ゲートＣＧつまりワード線Ｗ０
０〜Ｗ０ｍないしＷｋ０〜Ｗｋｍの書き込みモードにお
ける選択レベルは、接地電位ＶＳＳつまり０Ｖとされ、
その非選択レベルは、選択ブロックでは内部電圧ＶＰＰ
２つまり＋６Ｖとされ、非選択ブロックでは接地電位Ｖ
ＳＳつまり０Ｖとされる。このとき、ブロック選択ワー
ド線ＢＳ０〜ＢＳｋは、対応する１本が択一的に内部電
圧ＶＰＰ１のような選択レベルとされ、その他のブロッ
ク選択ワード線とソース選択ワード線ＳＳ０〜ＳＳｋは
すべて接地電位ＶＳＳのような非選択レベルとされる。
また、メモリセルＭＣのドレインつまりビット線ＢＬ０
〜ＢＬｎは、後述するように、ＹスイッチＹＳを介して
８本ずつ選択的にリードライト回路ＲＷに接続され、選
択的に内部電圧ＶＰＰ１つまり＋１２Ｖのような書き込
み信号の供給を受ける。ソース線ＳＬ０〜ＳＬｋは、ソ
ース選択ワード線ＳＳ０〜ＳＳｋが非選択レベルとされ
ることですべて開放状態ＯＰＥＮとされ、Ｐ型半導体基
板ＰＳＵＢには接地電位ＶＳＳが供給される。これらの
結果、書き込み対象となる８個のメモリセルＭＣでは、
図５に示されるように、その浮遊ゲートＦＧに蓄積され
た電子がＦＮトンネル現象によりドレインＤとなるＮ型
拡散層ＮＤ１に引き抜かれ、そのしきい値電圧は、図７
に示されるように、＋１Ｖのような比較的低いしきい値
電圧Ｖｔｈ０となって、論理“０”の記憶データを保持
する状態となる。

【００２６】一方、制御ゲートＣＧつまりワード線Ｗ０
０〜Ｗ０ｍないしＷｋ０〜Ｗｋｍの読み出しモードにお
ける選択レベルは、電源電圧ＶＣＣつまり＋３Ｖとさ
れ、その非選択レベルは接地電位ＶＳＳとされる。この
とき、ブロック選択ワード線ＢＳ０〜ＢＳｋならびにソ
ース選択ワード線ＳＳ０〜ＳＳｋは、それぞれ対応する
１本が択一的に電源電圧ＶＣＣのような選択レベルとさ
れ、その他のブロック選択ワード線及びソース選択ワー
ド線は接地電位ＶＳＳのような非選択レベルとされる。
また、メモリセルＭＣのドレインつまりビット線ＢＬ０
〜ＢＬｎは、ＹスイッチＹＳを介して８本ずつ選択的に
リードライト回路ＲＷに接続され、選択的に内部電圧Ｖ
Ｒつまり＋１Ｖのような読み出し電圧の供給を受ける。
さらに、メモリセルＭＣのソースＳつまりソース線ＳＬ
０〜ＳＬｋは、択一的に接地電位ＶＳＳのような選択レ
ベルとされ、Ｐ型半導体基板ＰＳＵＢには接地電位ＶＳ
Ｓが供給される。これらの結果、読み出し対象となる８
個のメモリセルＭＣでは、図６に示されるように、それ
が論理“０”の記憶データを保持し＋１Ｖのような低い
しきい値電圧Ｖｔｈ０とされることを条件に選択的に読
み出し電流Ｉｒが流され、リードライト回路ＲＷの対応
するセンスアンプでセンスされる。

【００２７】以上のように、この実施例のフラッシュメ
モリでは、メモリアレイＭＡＲＹを構成する２層ゲート
構造型メモリセルＭＣの制御ゲートＣＧ及び浮遊ゲート
ＦＧ間に、高誘電体からなる層間誘電体膜ＩＤが層間絶
縁膜として設けられるとともに、そのＦＮトンネル領域
が、ドレインＤとなるＮ型拡散層ＮＤ１ならびにソース
ＳとなるＮ型拡散層ＮＤ２の内部にしかも比較的薄いト
ンネル酸化膜ＴＯＸを挟んで部分的に形成される。この
ため、まず高誘電体の使用により、図１３及び図１４の
容量Ｃｐｐに対応する制御ゲートＣＧ及び浮遊ゲートＦ
Ｇ間の容量が比較的大きな値になるとともに、部分的な
トンネル酸化膜ＴＯＸの使用により、容量Ｃｄ及びＣｓ
に対応する浮遊ゲートＦＧ及びドレインＤ間ならびに浮
遊ゲートＦＧ及びソースＳ間の容量が比較的小さな値と
なり、さらにチャンネル上層のゲート酸化膜ＧＯＸが比
較的厚くされることにより、容量Ｃｓｕｂに対応する浮
遊ゲートＦＧ及びＰ型半導体基板ＰＳＵＢ間の容量が比
較的小さな値となって、容量カップリング比Ｃｐｐ／Ｃ
ｔが大きくなる。また、ＦＮトンネル領域がドレイン及
びソース内に部分的に形成されることで、ドレイン・半
導体基板間のＰＮ接合部上層におけるゲート酸化膜の厚
みが大きくなり、相応してドレインリーク電流が小さく
なる。これらの結果、記憶データの消去・書き込みに必
要な消去電圧及び書き込み電圧を低電圧化し、フラッシ
ュメモリ等の動作電源の低電圧化を図ることができると
ともに、消去・書き込みに必要な消去電圧及び書き込み
電圧をすべて正電位としかつ後述する内部電圧発生回路
ＶＧによって内部発生して、フラッシュメモリ等の低コ
ストを図ることができるものとなる。

【００２８】図１の説明に戻ろう。メモリアレイＭＡＲ
Ｙを構成するビット線ＢＬ０〜ＢＬｎは、ＹスイッチＹ
Ｓに結合され、さらにこのＹスイッチＹＳを介して８本
ずつ選択的に共通データ線ＣＤ０〜ＣＤ７に接続され
る。ＹスイッチＹＳには、ＹアドレスデコーダＹＤから
所定ビットのビット線選択信号が供給される。また、Ｙ
アドレスデコーダＹＤにはＹアドレスバッファＹＢから
ｊ＋１ビットの内部アドレス信号Ｙ０〜Ｙｊが供給さ
れ、ＹアドレスバッファＹＢにはアドレス入力端子ＡＹ
０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜ＡＹｊが供
給される。

【００２９】ＹスイッチＹＳは、メモリアレイＭＡＲＹ
のビット線ＢＬ０〜ＢＬｎに対応して設けられるＮチャ
ンネル型のｎ＋１個のスイッチＭＯＳＦＥＴを含む。こ
れらのスイッチＭＯＳＦＥＴのゲートは順次８個ずつ共
通結合され、ＹアドレスデコーダＹＤから対応するビッ
ト線選択信号が共通に供給される。これにより、Ｙスイ
ッチＹＳを構成するスイッチＭＯＳＦＥＴは、対応する
ビット線選択信号がハイレベルとされることで８個ずつ
同時にかつ選択的にオン状態とされ、メモリアレイＭＡ
ＲＹの対応する８本のビット線と共通データ線ＣＤ０〜
ＣＤ７つまりリードライト回路ＲＷとの間を選択的に接
続状態とする。

【００３０】一方、ＹアドレスバッファＹＢは、アドレ
ス入力端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレ
ス信号ＡＹ０〜ＡＹｊを取り込み、保持するとともに、
これらのＹアドレス信号をもとに内部アドレス信号Ｙ０
〜Ｙｊを形成して、ＹアドレスデコーダＹＤに供給す
る。また、ＹアドレスデコーダＹＤは、Ｙアドレスバッ
ファＹＢから供給される内部アドレス信号Ｙ０〜Ｙｊを
デコードして、対応する上記ビット線選択信号を択一的
にハイレベルとする。

【００３１】メモリアレイＭＡＲＹの指定された８本の
ビット線がＹスイッチＹＳを介して選択的に接続状態と
される共通データ線ＣＤ０〜ＣＤ７は、リードライト回
路ＲＷに結合される。このリードライト回路ＲＷには、
内部電圧発生回路ＶＧから内部電圧ＶＰＰ１及びＶＲが
供給される。なお、内部電圧ＶＰＰ１は、前述のよう
に、＋１２Ｖの正電位とされ、内部電圧ＶＲは＋１Ｖの
正電位とされる。

【００３２】リードライト回路ＲＷは、共通データ線Ｃ
Ｄ０〜ＣＤ７に対応して設けられるそれぞれ８個のライ
トアンプ，センスアンプ，データ入力バッファならびに
データ出力バッファを含む。このうち、各ライトアンプ
の出力端子は、対応する共通データ線ＣＤ０〜ＣＤ７に
それぞれ結合され、その入力端子は、対応するデータ入
力バッファの出力端子にそれぞれ結合される。また、各
センスアンプの入力端子は、対応する共通データ線ＣＤ
０〜ＣＤ７にそれぞれ結合され、その出力端子は対応す
るデータ出力バッファの入力端子にそれぞれ結合され
る。各データ入力バッファの入力端子ならびにデータ出
力バッファの出力端子は、対応するデータ入出力端子Ｉ
Ｏ０〜ＩＯ７にそれぞれ共通結合される。

【００３３】リードライト回路ＲＷの各データ入力バッ
ファは、フラッシュメモリが書き込みモードで選択状態
とされるとき、データ入出力端子ＩＯ０〜ＩＯ７を介し
て入力される書き込みデータを取り込み、対応するライ
トアンプに伝達する。これらの書き込みデータは、各ラ
イトアンプによって所定の書き込み信号とされ、共通デ
ータ線ＣＤ０〜ＣＤ７を介してメモリアレイＭＡＲＹの
選択された８個のメモリセルＭＣに書き込まれる。な
お、ライトアンプの各単位回路から出力される書き込み
信号のレベルは、前述のように、対応する書き込みデー
タが論理“０”とされるとき選択的に内部電圧ＶＰＰ１
のようなハイレベルとされる。

【００３４】一方、リードライト回路ＲＷの各センスア
ンプは、フラッシュメモリが読み出しモードで選択状態
とされるとき、メモリアレイＭＡＲＹの選択された８個
のメモリセルＭＣから対応する共通データ線ＣＤ０〜Ｃ
Ｄ７を介して出力される読み出し信号を増幅する。これ
らの読み出し信号は、対応するデータ出力バッファに伝
達された後、データ入出力端子ＩＯ０〜ＩＯ７を介して
フラッシュメモリの外部に送出される。なお、メモリア
レイＭＡＲＹの選択された８個のメモリセルＭＣのドレ
インには、共通データ線ＣＤ０〜ＣＤ７から対応するビ
ット線ＢＬ０〜ＢＬｎを介して読み出し電圧となる内部
電圧ＶＲが供給され、これによって得られる読み出し信
号は、対応するメモリセルのしきい値電圧に応じた値の
電流信号とされる。このため、各センスアンプは、電流
信号として得られる読み出し信号を電圧信号に変換する
電流電圧変換回路をそれぞれ含む。

【００３５】タイミング発生回路ＴＧは、起動制御信号
として供給されるチップイネーブル信号ＣＥＢ（ここ
で、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様），ライトイネーブル信号ＷＥ
Ｂならびに出力イネーブル信号ＯＥＢをもとに各種内部
制御信号を選択的に形成し、フラッシュメモリの各部に
供給する。

【００３６】この実施例において、フラッシュメモリに
は、電源電圧供給端子ＶＣＣを介して＋３Ｖの外部電源
電圧つまり電源電圧ＶＣＣが供給され、接地電位供給端
子ＶＳＳを介して接地電位ＶＳＳが供給される。また、
フラッシュメモリは、電源電圧ＶＣＣ及び接地電位ＶＳ
Ｓを受けて前記内部電圧ＶＰＰ１，ＶＰＰ２及びＶＲを
形成する内部電圧発生回路ＶＧを備える。この結果、フ
ラッシュメモリは電源電圧ＶＣＣ及び接地電位ＶＳＳを
動作電源とするいわゆる単一電源型のメモリとされ、こ
れによって外部供給すべき動作電源の低電圧化が図られ
る。

【００３７】図８及び図９には、図１のフラッシュメモ
リのメモリアレイＭＡＲＹを構成する２層ゲート構造型
メモリセルＭＣの一実施例のプロセスフロー図が示され
ている。これらの図をもとに、この実施例のフラッシュ
メモリの特に２層ゲート構造型メモリセルＭＣの製造工
程の概要ならびにその特徴について説明する。なお、以
下のプロセスフロー図は、この発明に関わる製造工程の
一部を例示的に示すものであって、その全容や詳細内容
に制約を与えるものではない。

【００３８】２層ゲート構造型メモリセルＭＣの基体と
なるＰ型半導体基板ＰＳＵＢには、まず図８（１）に示
されるように、所定のマスク層つまりナイトライド層Ｓ
ｉ₃Ｎ₄とその上層に残されたレジスト層ＲＥＳをマス
クとして、砒素イオンＡ⁺の打ち込みが行われ、Ｎ⁺領
域つまりドレインＤとなるＮ型拡散層ＮＤ１とソースＳ
となるＮ型拡散層ＮＤ２とが形成される。これらのＮ型
拡散層の外側には、酸化シリコンＳｉＯ₂からなる比較
的厚い膜厚のフィールド酸化膜ＦＯＸが予め形成され
る。なお、フィールド酸化膜ＦＯＸに挟まれたナイトラ
イド層Ｓｉ₃Ｎ₄の下層つまりＰ型半導体基板ＰＳＵＢ
の表面には、予め所定厚の酸化膜が形成される。また、
Ｎ型拡散層ＮＤ１及びＮＤ２は、図面の垂直方向に延長
して形成され、メモリアレイＭＡＲＹのメモリブロック
ＭＢ０〜ＭＢｋの各単位セルブロックを構成するｍ＋１
個のメモリセルＭＣによって共有される。

【００３９】次に、図８（２）に示されるように、ナイ
トライド層Ｓｉ₃Ｎ₄の上層のレジスト層ＲＥＳが除去
された後、残されたナイトライド層をマスクとして薄膜
ロコスＬＯＣの形成が行われる。この薄膜ロコスＬＯＣ
は、後述する浮遊ゲートＦＧ及び制御ゲートＣＧ等の形
成工程におけるエッチング処理からＮ型拡散層ＮＤ１及
びＮＤ２を保護するためのものであって、各Ｎ型拡散層
の内部方向にも成長して、所定の膜厚に達する。

【００４０】この実施例において、薄膜ロコスＬＯＣの
形成を終えた基板は、図８（３）に示されるように、例
えば弗酸ＨＦと純水Ｈ₂Ｏの混合液内でウェットエッチ
ング処理を受け、いわゆるエッチバックが行われる。こ
の結果、Ｎ型拡散層ＮＤ１及びＮＤ２のマスク層つまり
ナイトライド層Ｓｉ₃Ｎ₄に近接する両側の一部におい
て薄膜ロコスＬＯＣが除去され、Ｎ型拡散層ＮＤ１及び
ＮＤ２の対応する部分が露出される。そして、図８
（４）に示されるように、ナイトライド層Ｓｉ₃Ｎ₄が
除去された後、Ｎ型拡散層ＮＤ１及びＮＤ２の露出部分
に１０ｎｍのような比較的薄い膜厚のトンネル酸化膜Ｔ
ＯＸが形成される。

【００４１】次に、図８（５）に示されるように、ポリ
シリコンＰｏｌｙＳｉのデポジットとそのパターニング
により浮遊ゲートＦＧが形成され、さらに、図８（６）
に示されるように、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄ
ｅ−Ｏｘｉｄｅ）のような高誘電体により層間絶縁膜と
なる層間誘電体膜ＩＤが形成された後、ポリシリコンＰ
ｏｌｙＳｉあるいはポリシリコン及びシリサイドのデポ
ジットとそのパターニングによってワード線Ｗ０〜Ｗｍ
となる制御ゲートＣＧが形成される。

【００４２】つまり、この実施例のフラッシュメモリで
は、２層ゲート構造型メモリセルＭＣのＦＮトンネル領
域が、薄膜ロコスのエッチバックにより露出されたＮ型
拡散層ＮＤ１及びＮＤ２の一部に、しかもこれらのＮ型
拡散層や薄膜ロコスＬＯＣを形成するためのマスク層を
併用して言わばセルフアライニングにより極めて高精度
のうちに形成される訳であって、これらのＦＮトンネル
領域が形成されることによるメモリアレイＭＡＲＹの集
積度の低下は問題とならない程小さい。この結果、フラ
ッシュメモリの高集積化を阻害することなく、前述の低
電圧化及び低コスト化に関わる効果を得ることができる
ものとなる。

【００４３】以上の実施例により得られる作用効果は下
記の通りである。すなわち、（１）コンタクトレスアレイ構造を採るフラッシュメモ
リ等において、記憶データの消去を、ソース及び浮遊ゲ
ート間あるいはドレイン及び浮遊ゲート間のＦＮトンネ
ル現象を用いて行い、その書き込みを、浮遊ゲート及び
ドレイン間のＦＮトンネル現象を用いて行うとともに、
制御ゲート及び浮遊ゲート間の層間絶縁膜を高誘電体に
より形成し、浮遊ゲート及びドレイン間ならびに浮遊ゲ
ート及びソース間のＦＮトンネル領域を、薄膜ロコスの
エッチバックにより露出されたドレイン拡散層及びソー
ス拡散層の一部に形成することで、制御ゲート及び浮遊
ゲート間の容量を大きくすることができるとともに、ド
レイン拡散層，ソース拡散層ならびに薄膜ロコス形成用
のマスク層をそのまま併用する言わばセルフアライニン
グにより、ドレイン及びソース内に部分的なＦＮトンネ
ル領域を形成し、浮遊ゲートとドレイン，ソースならび
に半導体基板との間の容量を小さくして、容量カップリ
ング比を大きくすることができるという効果が得られ
る。

【００４４】（２）上記（１）項により、ドレイン・半
導体基板間のＰＮ接合部上層におけるゲート酸化膜の厚
みを大きくして、２層ゲート構造型メモリセルのドレイ
ンリーク電流を小さくすることができるという効果が得
られる。（３）上記（１）項及び（２）項により、フラッシュメ
モリ等の高集積化を阻害することなく、記憶データの消
去・書き込みに必要な消去電圧及び書き込み電圧を低電
圧化し、フラッシュメモリ等の動作電源の低電圧化を図
ることができるという効果が得られる。（４）上記（１）項及び（２）項により、消去・書き込
みに必要な消去電圧及び書き込み電圧をすべて正電位と
しかつ内部発生して、フラッシュメモリ等の低コスト化
を図ることができるという効果が得られる。

【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹは、任意数の
サブアレイに分割できる。また、データ入出力端子ＩＯ
０〜ＩＯ７は、データ入力端子又はデータ出力端子とし
て専用化することができるし、フラッシュメモリに同時
に入力又は出力される記憶データのビット数も特に８ビ
ット単位であることを必須条件とはしない。フラッシュ
メモリは任意のブロック構成を採りうるし、起動制御信
号及びアドレス信号の組み合わせならびに電源電圧の極
性及び絶対値等も、種々の実施形態を採りうる。

【００４６】図２において、メモリアレイＭＡＲＹは、
任意数の冗長素子を含むことができる。また、例えばロ
ーカルソース線ＬＳＬとなるＮ型拡散層を隣接する二つ
の単位セルブロックで共有し、メモリアレイＭＡＲＹの
さらなる高集積化を図ることもできる。図３において、
メモリセルＭＣの基体となるＰ型半導体基板ＰＳＵＢ
は、Ｐ型ウェル領域としてもよいし、例示的に掲げた各
酸化膜の具体的厚みは、この発明に制約を与えない。図
４において、メモリセルＭＣに対する記憶データの消去
は、ドレインＤ及び浮遊ゲートＦＧ間のＦＮトンネル現
象を用いて行うことができる。さらに、メモリセルＭＣ
の具体的デバイス構造ならびに浮遊ゲートＦＧ及び制御
ゲートＣＧの形成材料等は無論のこと、図４ないし図６
に示されるメモリセルＭＣの選択条件，各内部電圧の絶
対値ならびに図８及び図９に示されるプロセスフロー等
は、これらの実施例による制約を受けない。

【００４７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、同様なフラッシュ
メモリを内蔵するシングルチップマイクロコンピュータ
やゲートアレイ集積回路等にも適用できる。この発明
は、少なくともコンタクトレスアレイ構造を採る半導体
記憶装置ならびにこのような半導体記憶装置を含む装置
及びシステムに広く適用できる。

【００４８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コンタクトレスアレイ構造
を採るフラッシュメモリ等において、記憶データの消去
を、ソース及び浮遊ゲート間あるいはドレイン及び浮遊
ゲート間のＦＮトンネル現象を用いて行い、その書き込
みを、浮遊ゲート及びドレイン間のＦＮトンネル現象を
用いて行うとともに、制御ゲート及び浮遊ゲート間の層
間絶縁膜を高誘電体により形成し、浮遊ゲート及びドレ
イン間ならびに浮遊ゲート及びソース間のＦＮトンネル
領域を、薄膜ロコスのエッチバックにより露出されたド
レイン拡散層及びソース拡散層の一部に形成する。これ
により、制御ゲート及び浮遊ゲート間の容量を大きく
し、浮遊ゲートとドレイン，ソースならびに半導体基板
との間の容量を小さくして、容量カップリング比を大き
くすることができるとともに、ＦＮトンネル領域をドレ
イン及びソース内に部分的に形成することにより、ドレ
イン・半導体基板間のＰＮ接合部上層におけるゲート酸
化膜の厚みを大きくして、ドレインリーク電流を小さく
することができる。これらの結果、フラッシュメモリの
高集積化を阻害することなく、記憶データの消去・書き
込みに必要な消去電圧及び書き込み電圧を低電圧化し、
フラッシュメモリ等の動作電源の低電圧化を図ることが
できるとともに、消去・書き込みに必要な消去電圧及び
書き込み電圧をすべて正電位としかつ内部発生して、フ
ラッシュメモリ等の低コスト化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イの一実施例を示す回路図である。

【図３】図２のメモリアレイを構成する２層ゲート構造
型メモリセルの一実施例を示す断面構造図である。

【図４】図３のメモリセルの消去時における動作概念図
である。

【図５】図３のメモリセルの書き込み時における動作概
念図である。

【図６】図３のメモリセルの読み出し時における動作概
念図である。

【図７】図３のメモリセルの一実施例を示すドレイン電
流特性図である。

【図８】図３のメモリセルの一実施例を示す部分的なプ
ロセスフロー図である。

【図９】図３のメモリセルの一実施例を示す他の部分的
なプロセスフロー図である。

【図１０】従来のフラッシュメモリのメモリアレイを構
成する２層ゲート構造型メモリセルの一例を示す断面構
造図である。

【図１１】図１０のメモリセルの消去時における動作概
念図である。

【図１２】図１０のメモリセルの書き込み時における動
作概念図である。

【図１３】図１０のメモリセルの各部の寄生容量を示す
概念図及び等価回路図である。

【図１４】図１０のメモリセルの消去時における容量等
価回路図である。

【図１５】図１０のメモリセルのバンド・バンド間トン
ネル電流の発生メカニズムを説明するための概念図であ
る。

【図１６】図１０のメモリセルのドレイン・ゲートリー
ク電流特性図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＳＳ・・・ソーススイッチ、ＸＢ・・・Ｘアド
レスバッファ、ＹＳ・・・Ｙスイッチ、ＹＤ・・・Ｙア
ドレスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＲＷ
・・・リードライト回路、ＴＧ・・・タイミング発生回
路、ＶＧ・・・内部電圧発生回路。ＭＢ０〜ＭＢｋ・・
・メモリブロック、ＭＣ・・・２層ゲート構造型メモリ
セル、Ｗ００〜Ｗ０ｍないしＷｋ０〜Ｗｋｍ・・・ワー
ド線、ＳＬ０〜ＳＬｋ・・・ソース線、ＢＬ０〜ＢＬｎ
・・・ビット線（グローバルビット線）、ＢＳ０〜ＢＳ
ｋ・・・ブロック選択ワード線、ＬＢＬ・・・ローカル
ビット線、ＳＳ０〜ＳＳｋ・・・ソース選択ワード線、
ＬＳＬ・・・ローカルソース線、Ｎ１〜Ｎ２・・・Ｎチ
ャンネルＭＯＳＦＥＴ。ＰＳＵＢ・・・Ｐ型半導体基
板、Ｎ⁺・・・Ｎ型高濃度半導体領域、ＮＤ１〜ＮＤ４
・・・Ｎ型拡散層、Ｄ・・・ドレイン、Ｓ・・・ソー
ス、ＬＯＣ・・・薄膜ロコス、ＧＯＸ・・・ゲート酸化
膜、ＴＯＸ・・・トンネル酸化膜、ＦＯＸ・・・フィー
ルド酸化膜、ＦＧ・・・浮遊ゲート、ＩＤ・・・層間誘
電体膜、ＣＧ・・・制御ゲート（ワード線）。Ｃｐｐ，
Ｃｄ，Ｃｓ，Ｃｓｕｂ・・・寄生容量。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/02 16/04 Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４

Claims

【特許請求の範囲】

【請求項１】所定のマスク層を用いて形成され同一列
に配置される所定数のメモリセルの共通のソース又はド
レインとなる拡散層と、レジスト除去後の上記マスク層
を用いて上記拡散層の上層に形成される薄膜ロコスと、
上記薄膜ロコスのエッチバックにより露出された上記拡
散層の上記マスク層に近接する一部に形成されるトンネ
ル領域とを含む２層ゲート構造型のメモリセルが格子状
に配置されてなるメモリアレイを具備することを特徴と
する半導体記憶装置。
【請求項２】上記メモリセルに対する記憶データの消
去は、ソース及び浮遊ゲート間あるいはドレイン及び浮
遊ゲート間のＦＮトンネル現象を用いて行われ、その書
き込みは、浮遊ゲート及びドレイン間のＦＮトンネル現
象を用いて行われるものであることを特徴とする請求項
１の半導体記憶装置。
【請求項３】上記記憶データの書き込み及び消去に際
してメモリセルのソース及びドレインならびに制御ゲー
トに供給される内部電圧は、ともに正電位とされ、かつ
外部から供給される所定の外部電源電圧をもとに内部発
生されるものであることを特徴とする請求項１又は請求
項２の半導体記憶装置。