KR19980025154A - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

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Abstract

비휘발성 반도체 메모리 장치는 단일 칩 상에 형성된 EEPROM 어레이부와 플래쉬 메모리 어레이부를 구비한다. 상기 EEPROM 메모리 어레이부는 바이트 단위 모드로 소거되는 반면에 상기 플래쉬 메모리 어레이부는 배치 모드로 소거된다. 상기 EEPROM 어레이부의 플로팅 게이트는 플래쉬 메모리 어레이부의 플로팅 게이트보다 큰 면적을 갖는다.

Description

비휘발성 반도체 메모리 장치
본 발명은 전기적으로 재기입 및 소거 가능한 비휘발성 메모리 셀을 갖고 있는 비휘발성 반도체 메모리 장치에 관한 것이다.
전기적으로 재기입 및 소거가능한 비휘발성 반도체 메모리 장치는 반도체 기판상에서 서로 이격되어 있는 드레인 및 소스 영역, 게이트 절연막 사이에 그리고 드레인 영역과 소스 영역 간의 채널 영역 위에 형성된 플로팅 게이트, 및 제2 게이트 절연막이 개재되어 게이트 위에 형성된 제어 게이트를 갖고 있는 복수의 메모리 셀 트랜지스터를 포함하고 있다.
앞서 언급한 비휘발성 메모리 장치는 메모리 셀들이 배치 모드(batch mode)로 소거될 수 있는 플래시 메모리와 메모리 셀들이 비트 단위 또는 바이트 단위 모드로 소거될 수 있는EEPROM(전기적 소거가능 프로그램머블 ROM)로 분류된다.
플래시 메모리는 일반적으로 예를들어 재기입이 덜 이루어지는 프로그램을 저장하는데 이용된다. 한편, EEPROM은 비트 단위 또는 바이트 단위 모드로 빈번하게 재기입이 이루어지는 데이타를 저장하는데 보통 이용된다.
여기서, 플래시 메모리 및 EEPROM의 기입 및 소거는 간단히 설명하기로 한다. 대부분의 플래시 메모리는 플로팅 게이트에 전자를 주입해서 제어 게이트에 관한 임계 전압을 증가시키므로써 메모리 셀에 대한 소거 동작을 한다. 어떤 형태의 플래시 메모리는 Fowler-Nordheim(F-N) 터널링 효과로 플로팅 게이트로 부터 전자를 제거하기 위한 소거 모드를 갖고 있다. 이와 같이 전자를 제거하면 메모리 셀의 임계 전압이 제어 게이트에 대하여 낮아지게 된다. 후자의 경우에, 기입 동작은 플로팅 게이트에 핫 전자를 주입해서 메모리 셀의 임계 전압을 증가시키기 위해 드레인-소스 영역 내의 기판의 표면에 전도성-반전 영역을 생성하여 실행된다. 또한 F-N 터널링 효과가 소거 및 기입 동작에 이용되는 다른 형태의 플래시 메모리도 있다.
부동 게이트와 기판상의 드레인-소스 영역이 아닌 특정 영역 사이에서 전자를 교환하기 위해 F-N 터널링 효과를 이용하므로써 소거 및 기입 동작이 실행되는 EEPROM이 제안되어 왔다.
앞서 설명된 F-N 터널링 효과를 이용해서 플로팅 게이트 내에 전자를 주입하고 플로팅 게이트로 부터 전자를 게거하는데 있어서, 소스와 드레인 영역 사이로 흐르는 비트당 대략 1 ㎂의 작은 전류로도 기입 및 소거 동작에 충분하다는 장점이 있을지라도 재기입 레이트가 비트당 대략 1ms로 낮다. 한편, 기입 또는 소거 동작이 핫 전자의 주입으로 실행하는 경우, 비트당 대략 1ms를 요하는 F-N 터널링 효과를 이용하는 경우에 비해서 비트당 대략 10 ㎲의 작은 소거 또는 기입 시간을 요한다는 장점이 있을 지라도 소스와 드레인 영역 사이를 흐르는 비트당 대략 1mA의 큰 전류가 요구된다.
이를 고려하여, 빈번한 소거 및 재기입 동작이 이루어지는 EEPROM에서는 F-N 터널링 효과를 향상시키기 위하여 플로팅 게이트의 영역이 크고 플로팅 게이트와 기판간의 거리가 작은 메모리 셀의 구조가 일반적으로 이용된다. 이로 인해 EEPROM의 메모리 셀과 플래시 메모리의 메모리 셀 간에 구조적 차이가 생긴다.
최근에는, 프로그램을 저장하기 위한 플래시 메모리와 데이타를 저장하기 위한 EEPROM이 단일 기판상에 형성된 비휘발성 반도체 메모리가 제안되어 왔다. 그러나, 이러한 구조에 있어서 메모리 어레이들이 서로 다른 제조 단계에 의해서 제조된다.
또한, 일본 특개공 JP-A-6(1994)-309886은 어레이로 배열된 복수의 메모리 셀이 비트 단위 또는 바이트 단위 모드로 전기적 재기입 및 소거될 수 있는 비휘발성 반도체 메모리를 제안하고 있다. 제안된 메모리 장치에 있어서, 비트 단위 또는 바이트 단위 모드의 소거 동작은 각 메모리 셀의 드레인, 소스 및 제어 게이트 외측으로 부터 인가된 전압을 선택하여 메모리 셀이 두개의 소거 모드 중 한 모드로 들어가게 하므로써 성취된다. 앞서 언급한 특개공에 있어서는 단일 칩 내에 플래시 메모리와 EEPROM을 함께 배열하는 것에 대해 고려하고 있지 않다. 플래시 메모리 및 EEPROM의 공존에 따른 장점 및 문제점에 대해서는 논의 하지 않기로 한다.
본 발명의 목적은 플래시 메모리와 EEPROM이 단일 칩에 형성되어 있으며 프로그램과 데이타를 개별적으로 저장할 수 있는 저가의 비휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제1 양태에 있어서, 본 발명은 반도체 기판, 이 반도체 기판에 형성되어 있으며 복수의 메모리 셀 트랜지스터를 갖고 있는 제1 비휘발성 메모리 어레이부, 상기 반도체 기판에 형성되어 있으며 복수의 메로리 셀 트랜지스터를 갖고 있는 제2 비휘발성 메모리 어레이부, 제1 비휘발성 메모리 어레이부의 메모리 셀 트랜지스터들을 그룹 단위 모드로 소거하기 위한 제1 소거부, 및 제2 비휘발성 메모리어레이부의 메모리 셀 트랜지스터들을 배치 모드로 소거하기 위한 제2 소거부를 포함하며, 상기 제1 및 제2 비휘발성 메모리 어레이부의 제1 및 제2 메모리 셀 트랜지스터는 소스, 드레인, 제어 게이트 및 플로팅 게이트에 있어 공통 구조를 갖고 있는 비휘발성 반도체 메모리 장치를 제공한다.
본 발명의 제2 양태에 있어서 본 발명은 반도체 기판, 이 반도체 기판에 형성되어 있으며 복수의 메로리 셀 트랜지스터를 갖고 있는 제1 비휘발성 메모리 어레이부, 반도체 기판에 형성되어 있으며 복수의 메모리 셀 트랜지스터를 갖고 있는 제1 비휘발성 메모리 어레이부, 반도체 기판에 형성되어 있으며 복수의 메모리 셀 트랜지스터를 갖고 있는 제2 비휘발성 메모리 어레이부, 제1 비휘발성 메모리 어레이부의 메모리 셀 트랜지스터를 개별적인 모드로 소거하기 위한 제1 소거부, 제2 비휘발성 메모리 어레이부의 메모리 셀 트랜지스터를 배치 모드로 소거하기 위한 제2 소거부를 포함하고 있으며, 제1 비휘발성 메모리 어레이부의 메모리 셀 트랜지스터는 제2 비휘발성 메모리 어레이부의 메모리 셀 트랜지스터의 플로팅 게이트의 면적 보다 큰 면적을 갖는 플로팅 게이트를 구비하는 비휘발성 반도체 메모리 장치를 제공한다.
본 발명에 따르면, 단일 칩에 제1 비휘발성 메모리부(양호하게는, EEPROM) 및 제2 비휘발성 메모리 어레이부(양호하게는, 플래시 메모리)를 갖고 있는 반도체 메모리 장치는 일반적 공정으로 저가로 제조될 수 있다. 제1 비휘발성 메모리 어레이부에 대한 소거 시간은 비트 단위 모드 대신에 그룹 단위 모드로 메모리 셀을 소거하거나 또는 메모리 셀의 플로팅 게이트의 면적을 증대시키므로써 감소시킬 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 이하 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 플래시 메모리와 EEPROM 메모리부를 갖고 있는 비휘발성 반도체 메모리 장치의 블록도.
도 2a는 EEPROM 및 플래시 메모리부를 위해 도 1의 반도체 메모리 장치에 사용된 메모리 셀의 상면도.
도 2b는 도 2a에 도시된 메모리 셀의 단면도.
도 3a는 도 1의 비휘발성 메모리 장치 내의 EEPROM부의 메모리 셀의 소거 동작을 보여주는 예시적 회로도.
도 3b는 도 3a에 도시된 메모리 셀의 기입 동작을 보여주는 예시적 회로도.
도 4a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 내의 EEPROM부의 메모리 셀의 소거 동작을 보여주는 예시적인 회로도.
도 4b는 도 4a에 도시된 메모리 셀의 기입 동작을 보여주는 예시적인 회로도.
도 5은 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 내의 EEPROM 메모리부에 사용된 메모리 셀의 회로도.
도 6a는 본 발명의 제4 실시예에 따른 비휘발성 메모리 내의 EEPROM 메모리부의 메모리 셀의 상면도.
도 6b는 도 6a에 도시된 라인 a-a를 따라 취한 단면도.
도 6c는 도 6a에 도시된 라인 b-b를 따라 취한 단면도.
도 7은 제4 실시예의 비휘발성 메모리 장치 내의 플래시 메모리부에 사용된 메모리 셀의 상면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 칩
16 : 제1 비휘발성 메모리
17 : 제2 비휘발성 메모리
18 : 주 제어부
21 : 제1 서브제어부
22 : 제2 서브제어부
251-25n : 소거 회로
31 : P형 반도체 기판
32a, 32b : 소스 영역
33 : 드레인 영역
34 : 플로팅 게이트
35 : 게어 게이트
40 : 층간 절연층
도면 전체에 걸쳐 유사한 부분에 대해서는 동일하거나 유사한 번호가 병기되어 있다.
도 1을 보면, 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치는 단일 반도체 칩(11)에 개별적으로 형성된 EEPROM 어레이부(16) 및 플래시 메모리 어레이부(17)을 포함하고 있다. EEPROM 어레이부(16)은 이하 약 128-256 바이트의 메모리 용량을 갖고 있는 제1 비휘발성 메모리라 칭하기로 하며, 플래시 메모리 어레이부(17)은 이하 제1 비휘발성 메모리(16)의 용량보다 큰 메모리 용량(예를들어, 256K 바이트)를 갖는 제2 비휘발성 메모리라 칭하기로 한다.
제1 및 제2 비휘발성 메모리(16 및 17)를 구성하는 메모리 셀은 이하 설명되는 바와 같이, 공통 메모리 셀 제조 공정으로 제조된다. 제1 비휘발성 메모리부(16)는 비교적 자주 재기입 및 소거되는 데이타를 저장하는데 이용되는데 반해, 제2 비휘발성 메모리부(17)는 일반적으로 재기입 및 소거가 덜 이루어지는 프로그램을 저장하는데 이용된다.
예시적인 실시예에 있어서, 서로 다른 어드레스들이 제1 및 제2 비휘발성 메모리(16 및 17)에 할당되므로, 제1 비휘발성 메모리(16) 또는 제2 비휘발성 메모리(17)에 대한 액세스는 어드레싱 신호 AD와 구별될 수 있다.
반도체 칩(11) 상에는, 명령 신호 CM, 어드레싱 신호 AD 및 기입/판독 신호 W/RSIG를 수신하기 위한 주 제어부(18), 주 제어부(18)의 제어하에 제1 비휘발성 메모리(16)의 기입, 판독 및 소거 동작을 제어하기 위한 제1 서브제어부(21) 및 주 제어부(18)의 제어하에 제2 비휘발성 메모리(17)의 기입, 판독 및 소거 동작을 제어하기 위한 제2 서브제어부(22)가 더 제공된다.
복수의 개별적인 소거 회로(251-25n)는 제1 서브제어부(21)의 제어하에 분리 소거 모드 즉, 비트 단위 또는 바이트 단위 모드로 제1 비휘발성 메모리(16)의 메모리 셀을 소거하기 위해 제1 비휘발성 메모리(16)와 접속되어 있다. 배치 소거 회로(26)는 제2 서브제어부(22)의 제어하에 배치 소거 모드로 제2 비휘발성 메모리(17)을 소거하기 위해 제2 비휘발성 메모리(17)에 접속되어 있다.
주 제어부(18)는 기입, 판독 및 소거 동작 중에서 명령 신호 CM이 나타내는 것이 어느 동작인지 그리고 제1 및 제2 비휘발성 메모리(16 및 17) 중에서 어드레싱 신호 AD가 지정하는 것이 어느 메모리인 지를 분별한 후에, 명령 신호 CM 및 어드레싱 신호 AD를 제1 비휘발성 메모리(16) 또는 제2 비휘발성 메모리(17)로 전송한다.
제1 서브제어부(21)은 주 제어부(18)로 부터 제1 비휘발성 메모리(16)에 제공된 명령 신호에 따라서 제1 비휘발성 메모리(16)로 부터 데이타를 판독하고, 바이트단위 모드로 지정된 어드레스에 있는 데이타를 소거하기 위하여 개별 소거 회로(251-25n)에 소거 명령 신호를 출력한다. 앞서 설명된 바와 같은 구성에 있어서는, 소거된 메모리 어드레스에 비트 단위 또는 바이트 단위 모드로 데이타를 기입할 수 있다.
제2 서브제어부(22)는 주 제어부(18)로 부터 제2 비휘발성 메모리(17)에 제공된 명령 신호에 따라서 제2 비휘발성 메모리(17)로 부터 데이타를 판독하고, 배치 모드로 제2 비휘발성 메모리(17) 내의 메모리 셀의 내용을 소거하기 위하여 배치 소거 회로(26)에 배치 소거 명령 신호를 출력한다. 프로그램을 구성하는 명령어는 소거된 제2 비휘발성 메모리(17) 내의 메모리 셀에 연속해서 기입될 수 있다.
제1 및 제2 비휘발성 메모리(16 및 17) 내의 메모리 셀은 유사한 구조를 갖고 있다. 구체적으로, 도 2a 및 2b를 참조해보면, 도 1의 비휘발성 메모리 장치의 각각의 메모리 셀은 P형 반도체 기판(31) 상에 형성된다. 반도체 기판(31) 상에는 한 쌍의 N형 소스(32a 및 32b)와 이들 사이에 배치된 N형 드레인 영역(33)이 제공되어 있다. 채널 영역은 소스 영역(32a 및 32b)의 각각과 드레인 영역(33) 사이에 제공된다. 각각의 채널 영역 위에 플로팅 게이트가 형성되고 기판(31)과 플로팅 게이트(34) 사이에는 제1 게이트 절연층(도시안됨)이 배치된다. 각각의 플로팅 게이트 위에는 제어 게이트(35)가 제공되는데 이 제어 게이트(35)와 플로팅 게이트(34) 사이에는 제2 게이트 절연층(도시안됨)이 배치된다.
제2 비휘발성 메모리(17)에서, 소스 및 드레인 영역(32a 또는 32b 및 33), 게이트 절연층, 플로팅 게이트(34) 및 제어 게이트(35)는 결합되서 플래시 메모리 셀을 구성한다. 제어 게이트(35)는 채널 영역 위의 플로팅 게이트(34)와 오버랩되고 채널에 대해 법선 방향으로 플로팅 게이트(34)의 엣지를 넘어 연장된다.
제2 비휘발성 메모리(17)의 플래시 메모리 셀에서, 소거 동작은 -7 내지 -10 볼트의 음 전압을 드레인 영역(33), 소스 영역(32 및 32b) 및 반도체 기판(31)에 인가하고 7 내지 10 볼트의 양 전압을 제어 게이트에 인가해서 F-N 터널링 효과에 의해 반도체 기판(31)의 표면으로 부터 전자들이 플로팅 게이트(34) 내로 주입되므로써 실행된다. 그 결과, 제어 게이트에 관해서 임계 전압을 증가시키므로써 배치 소거가 실행된다.
기입 동작에 있어서, -6 내지 -10 볼트의 음 전압이 제어 게이트(35)에 인가되고 0 내지 5 볼트의 양 전압이 드레인 영역(33)에 인가되어 플로팅 게이트(34) 상의 전자들이 F-N 터널링 효과에 의해서 드레인 영역(33)으로 빠져나간다. 그 결과, 제어 게이트에 관하여 플래시 메모리 셀의 임계 전압이 감소하므로써 소거 동작이 실행된다. 각각의 드레인 영역(33)이 비트 단위 모드로 기입 동작이 가능해지도록 워드선에 접속되어 있다는 것은 주목할 필요가 있다.
상기 실시예에 있어서, F-N 터널링 효과는 플래시 메모리 셀에 대한 소거 및 기입 동작에 이용된다. 그러나, 대안적인 실시예에 있어서, 플래시 메모리 셀의 임계 전압은 소거 동작에 F-N 터널링 효과를 이용하므로써 감소되는 한편, 각 메모리 셀의 임계 전압은 기입 동작에서 핫 전자를 플로팅 게이트(34)에 주입하므로써 증가된다. 핫 전자를 이용하는 후자 유형의 플래시 메모리 셀에 있어서, 소스 영역(32a 및 32b)은 일반적으로 N-영역에 의해 둘러싸여 있고 드레인 영역(33)은 p-영역에 의해서 둘러싸여 있다.
배치 소거 회로(26)의 구조는 기술분야에 공지되어 있으므로, 그 상세한 설명은 본 발명에서 생략된다.
상술된 바와 같이, 제1 비휘발성 메모리(16)에 있는 EEPROM 셀은 제2 비휘발성 메모리(17)에 있는 플래쉬 메모리의 그것과 유사한 구조를 갖는다. 따라서, 제1 및 제2 비휘발성 메모리(16 및 17)의 메모리 셀은 실질적으로 공통 제조 공정에 의해 제조된다. 제1 비휘발성 메모리(16)와 제2 비휘발성 메모리(17) 간의 차이는, 제1 비휘발성 메모리(16)가 소거 시간을 줄이기 위해 바이트 단위 또는 그룹 단위 모드로 내부에서 메모리 셀의 소거 동작을 가능하게 하는 구조가 제공된다는 점이다.
도 3a는 EEPROM에 있는 메모리 셀의 회로도를 도시하는데, 여기서 도 2a 및 2b에 도시된 것과 같은 플래쉬 메모리 셀의 수(n)는 행(수평 방향)과 열(수직 방향)으로 배열되어 있다. 간략히 하기 위해, 네 개의 플래쉬 메모리 셀(C00, C01, C10 및 C11)만이 도시되어 있다.
각각 수평 방향을 연장하는 제1 내지 n번째 워드선은 수평 방향으로 배열된 메모리 셀 C00 및 C01, C10 및 C11의 각 행과 접속된다. 이들 워드선은 도 1에 도시된 제1 서브제어부(21)에 접속된다. 제1 서브제어부(21)는 소거를 위해 선택된 메모리 셀용 워드선에 15볼트의 고전압을 그리고 선택되지 않은 메모리 셀용 워드 선에 0볼트의 접지 전압을 인가한다.
수직 방향으로 연장하는 제1 내지 n번째 디짓선 쌍의 각각은 열로 배열된 메모리 셀 트랜지스터의 드레인 영역과 접속된 드레인 선과, 그 소스 영역과 접속된 소스 선을 구비한다. 드레인 선과 소스 선은 도 1에 도시된 바와 같이 제1 서브제어부(21)에 의해 제어되는 각각의 개별적인 소거 회로(251-25n)와 접속된다. 개별적인 소거 회로(251-25n)의 각각은 소거를 위해 선택된 메모리 셀에 대응하는 드레인 선에 0볼트의 전압과, 선택되지 않은 메모리 셀에 대응하는 드레인 선에 예를 들면 15볼트의 절반인 7.5볼트의 전압을 인가한다. 선택된 메모리 셀용 소스 선에는 0볼트가 인가되거나 또는 플로팅으로 유지되고, 선택되지 않은 메모리 셀용 소스 선에는 7.5볼트가 인가되거나 또는 플로팅으로 유지된다.
지금부터 도 3a에 도시된 바와 같이 메모리 셀 C00의 내용이 소거될 것이라고 가정한다. 이 경우, 제1 서브제어부(21)와 개별적인 소거 회로의 대응하는 회로에 의해 전압이 인가되는 제1 워드선 및 제2 워드선이 선택된다. 결국, 15볼트의 전압이 선택된 메모리 셀 C00의 제어 게이트와 드레인 영역 간에 인가되고, 7.5볼트의 전압이 선택되지 않은 메모리 셀 C01, C10 및 C11의 제어 게이트와 드레인 영역 사이에 인가된다. 따라서, 선택되지 않은 메모리 셀 C01, C10 및 C11의 내용이 보존되고, 선택된 메모리 셀 C00의 내용만이 플로팅 게이트속에 전자를 주입함으로써 소거된다.
상기 설명으로부터 알 수 있는 바와 같이, 개별적인 소거 회로(251-25n)는 소거 동작시 제1 서브제어부(21)의 제어하에 디짓선에 0볼트 또는 7.5볼트의 전압을 인가한다. 따라서, 도 2a 및 도 2b에 도시된 바와 같이, 플래쉬 메모리 셀과 유사한 구조를 갖는 EEPROM(16)(제1 비휘발성 메모리)가 일시에 메모리 셀의 한 비트를 선택함으로써 비트 단위로 소거될 수 있다.
선택된 메모리 셀 C00에 데이터를 기록할 때, 제1 서브제어부(21)에 의해 선택된(제1) 워드선에는 -10볼트의 전압이 인가되고, 선택되지 않은(제2) 워드선에는 0볼트의 전압이 인가된다. 또한, 선택된 메모리 셀 C00을 위한 드레인 선에는 대응하는 소스 선이 플로팅으로 유지되어 5볼트의 전압이 인가된다. 결국, 선택된 메모리 셀 C00에서, 전자는 F-N 터널링 효과에 의해 플로팅 게이트로부터 나오게 되어, 배선 동작에 대한 임계 전압을 낮추게 된다.
도 4a 및 4b를 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리의 회로도가 도시된다. 본 실시예에서, 메모리 셀 C00-C11은 도 2a 및 도 2b에 도시된 플래쉬 메모리 셀과 유사한 구조를 가지며, 따라서, 제2 비휘발성 메모리(17)의 제조와 공통인 공정으로써 제조될 수 있다. 도 4a로부터 알 수 있는 바와 같이, MOS 트랜지스터에 의해 각각 구현되는 셀렉터 S1-S4는 메모리 셀 C00-C11의 각 제어 게이트를 위해 제공된다.
특히, 셀렉터 S1 및 S2를 구성하는 각 MOS 트랜지스터의 드레인은 제1 워드선과 접속되고, 그 소스 선은 메모리 셀 C00 및 C01 각각의 제어 게이트와 접속된다. 셀렉터 S3 및 S4를 구성하는 각 MOS 트랜지스터의 드레인은 제2 워드선과 접속되고, 그 소스 선은 메모리 셀 C10 및 C01 각각의 제어 게이트와 접속된다.
셀렉터 S1 및 S3를 구성하는 MOS 트랜지스터 각각의 게이트는 대응하는 개별적인 소거 회로와 접속된 제1 열 선과 접속된다. 이와 유사하게, 셀렉터 S3 및 S4를 구성하는 MOS 트랜지스터 각각의 게이트는 대응하는 개별적인 소거 회로와 접속된 제2 열 선과 접속된다.
제1 열에 배열된 메모리 셀 C00 및 C10 각각의 드레인 영역은 제1 드레인 선과 접속되고, 제2 열에 배열된 메모리 셀 C10 및 C11 각각의 드레인 영역은 제2 드레인 선과 접속되고, 메모리 셀 C00-C11의 소스 영역은 개별적인 소거 회로와 공통으로 접속된다.
메모리 셀 C00을 위한 소거 동작에서, 15 볼트의 전압이 셀렉터 S1내지 메모리 셀 C00의 제어 게이트를 통해 인가되고, 0 볼트가 메모리 셀 C00의 드레인 영역에 인가된다. 동시에, 각 메모리 셀의 소스 영역에는 0볼트가 인가되거나 또는 플로팅으로 유지된다. 전자가 메모리 셀 C00에 주입되어, 메모리 셀 C00을 소거시키기 위해 임계 전압을 상승시킨다. 메모리 셀 C00은, 메모리 셀이 다른 메모리 셀과 결합하여 그룹을 형성하는 그룹 단위 모드로 소거될 수 있다. 이와 유사하게, 다른 메모리 셀 C01, C10 및 C11도 역시 이들 메모리 셀이 다른 메모리 셀과 결합되어 소거를 위한 각각의 그룹을 형성하는 그룹 단위 모드로 소거될 수 있다.
메모리 셀 C00에 대한 기록 동작에서, -10볼트의 전압이 선택된 메모리 셀 C00에 대한 제1 워드선에 인가되고, 5볼트가 셀렉터 S1의 게이트 및 메모리 셀 C00의 드레인 영역에 각각 인가된다. 그로 인해, 셀렉터 S1을 구성하는 MOS 트랜지스터가 턴 온되어 메모리 셀 C00의 드레인 영역과 제어 게이트 간에 15 볼트를 인가하여 드레인 영역에 플로팅 게이트에서 전자를 방출시켜 임계 전압을 감소시키게 되어 기록 동작이 수행되게 된다. 다른 메모리 셀 C01, C10 및 C11에서, 비트 단위 모드로 이와 유사하게 기록 동작이 수행될 수 있다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치는, 본 실시예의 메모리 장치가 메모리 셀의 그룹을 위한 셀렉터, 예를 들면 매 8 메모리 셀 또는 메모리 셀의 1 바이트을 위한 셀렉터 Sa 또는 Sb를 구비한다는 점을 제외하고 도 4a 및 도 4b에 도시된 메모리 셀과 유사하다. 15 볼트의 전압이 셀렉터에 의해 선택된 8 메모리 셀에 인가되고, 메모리 셀의 그룹에 대한 소거 동작이 수행된다. 기록 동작은 비트 단위 모드로 도 4b에 도시된 바와 같이 메모리 셀의 경우와 유사하게 수행되어, -10 볼트의 전압이 셀렉터에 의해 선택된 메모리 셀의 제어 게이트에 인가되고, 5볼트의 전압이 드레인 영역에 인가된다.
본 발명의 제4 실시예에 따른 비휘발성 메모리 셀의 EEPROM 어레이부에서메모리 셀의 상면도와, 도 6a에서 a-a선 및 b-b선을 따라 절취한 단면도를 각각 도시하는 도 6a, 6b 및 6c를 참조하면, 메모리 셀은, EEPROM 어레이부의 메모리 셀에 있는 플로팅 게이트의 구조를 제외하고 제1 실시예와 유사하다.
특히, 본 실시예의 제1 비휘발성 메모리 셀(16)에서 플로팅 게이트(34)와 제어 게이트(35)는 도 7에 도시된 실시예의 제2 비휘발성 메모리에 있는 플래쉬 메모리 셀의 플로팅 게이트와 제어 게이트의 면적과 비교하여 큰 면적을 가져, 플래쉬 메모리 셀의 그것과 비교하여 보다 적은 소거 시간을 허용하는 플로팅 게이트(34)와 제어 게이트(35) 간의 캐패시턴스를 증가시킨다.
제1 비휘발성 메모리의 메모리 셀에서, 제어 게이트(35)와 층간 절연층(40)(도 6c 참조) 간에 배치된 플로팅 게이트(34)의 폭은 채널 영역(도 6b 참조) 위에 배치된 플로팅 게이트(34)의 폭과 비교하여 크고, 층간 절연층(40) 위의 제어 게이트(35)도 역시 채널 영역 위의 제어 게이트보다 크다. 결국, 제어 게이트(35)와 플로팅 게이트(34) 간의 캐패시턴스가 증가되고, 이는 특정 구조가 비트 단위 소거를 위해 EEPROM에 적합하다는 것을 의미한다.
다른 한편, 도 7에 도시된 메모리 셀에서, 플로팅 게이트(34)와 제어 게이트(35)는 도 2a에 도시된 그것과 유사하게 일정한 폭을 가지며, 그들 간의 캐패시턴스는 도 6a-6c에 도시된 메모리 셀의 그것과 비교하여 적다. 따라서, 도 7에 도시된 메모리 셀은 도 6a-6c에 도시된 메모리 셀의 그것보다 긴 소거 시간을 가지며, 배치 모드 소거를 위한 플래쉬 메모리로써 적합하다.
도 6a-6c 및 도 7에 도시된 EEPROM 및 플래쉬 메모리용 메모리 셀은 각각 상호로부터 서로 다른 형태를 갖는 플로팅 게이트와 제어 게이트를 갖지만, 이들 플로팅 게이트와 제어 게이트는 단일 마스크를 사용함으로써 공통 단계에서 제조될 수 있다. 따라서, 제1 및 제2 비휘발성 메모리(16 및 17)를 제조하기 위한 공정이 간단하게 될 수 있다.
상기 설명에서, 플래쉬 메모리부는 전체 플래쉬 메모리부에 대해 배치 모드로 소거되었다. 그러나, 상기 플래쉬 메모리는, 플래쉬 메모리부가 단위 프로그램을 저장하는데 적합하게 되어 있는 다수의 블록으로 분할되어 있는 블록 단위 모드로 소거될 수 있다.
상기 실시예가 예시로써 서술되었지만, 본 발명은 상기 실시예에 한정되어 있지 않으며, 본 발명의 영역으로부터 벗어나지 않고 기술분야의 숙련자에게는 다양한 변형과 수정이 용이하게 이루어질 수 있다.

Claims (5)

  1. 비휘발성 반도체 메모리 장치에서,
    반도체 기판,
    상기 반도체 기판 상에 형성되고 다수의 메모리 셀 트랜지스터를 갖는 제1 비휘발성 메모리 어레이부,
    상기 반도체 기판 상에 형성되고 다수의 메모리 셀 트랜지스터를 갖는 제2 비휘발성 메모리 어레이부,
    그룹 단위 모드(group-by-group mode)로 상기 제1 비휘발성 메모리 어레이부의 상기 메모리 셀 트랜지스터를 소거하기 위한 제1 소거부, 및
    배치 모드(batch mode)로 상기 제2 비휘발성 메모리 어레이부의 상기 메모리 셀 트랜지스터를 소거하기 위한 제2 소거부
    를 구비하되,
    상기 제1 및 제2 비휘발성 메모리 어레이부의 상기 메모리 셀 트랜지스터는 소스, 드레인, 제어 게이트 및 플로팅 게이트에서 공통 구조를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 그룹 단위 모드는 바이트 단위 모드(bite-by-bite mode)인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 비휘발성 반도체 메모리 장치에서,
    반도체 기판,
    상기 반도체 기판 상에 형성되고 다수의 메모리 셀 트랜지스터를 갖는 제1 비휘발성 메모리 어레이부,
    상기 반도체 기판 상에 형성되고 다수의 메모리 셀 트랜지스터를 갖는 제2 비휘발성 메모리 어레이부,
    개별적인 모드(separate mode)로 상기 제1 비휘발성 메모리 어레이부의 상기 메모리 셀 트랜지스터를 소거하기 위한 제1 소거부, 및
    배치 모드(batch mode)로 상기 제2 비휘발성 메모리 어레이부의 상기 메모리 셀 트랜지스터를 소거하기 위한 제2 소거부
    를 구비하되,
    상기 제1 비휘발성 메모리 어레이부의 상기 메모리 셀 트랜지스터는 상기 제2 비휘발성 메모리 어레이부의 메모리 셀 트랜지스터의 플로팅 게이트의 면적보다 큰 면적을 갖는 플로팅 게이트를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 비휘발성 메모리 어레이부의 상기 메모리 셀 트랜지스터는 상기 제2 비휘발성 메모리 어레이부의 메모리 셀 트랜지스터의 제어 게이트의 면적보다 큰 면적을 갖는 제어 게이트를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 개별적인 모드는 비트 단위 모드 또는 바이트 단위 모드인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684197B1 (ko) * 2005-09-09 2007-02-20 삼성전자주식회사 바이트 동작 비휘발성 메모리 장치 및 그 형성 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3411186B2 (ja) * 1997-06-06 2003-05-26 シャープ株式会社 不揮発性半導体記憶装置
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP2003203997A (ja) * 2002-01-07 2003-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその製造方法
US8050085B2 (en) 2002-08-29 2011-11-01 Renesas Electronics Corporation Semiconductor processing device and IC card
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP2004342281A (ja) * 2003-05-19 2004-12-02 Sharp Corp 同時読出しおよび書込み機能を有する半導体記憶装置、およびマイクロプロセッサ装置
DE10349595B3 (de) * 2003-10-24 2004-12-09 Hyperstone Ag Verfahren zum Schreiben von Speichersektoren in einem blockweise löschbaren Speicher
US7158411B2 (en) * 2004-04-01 2007-01-02 Macronix International Co., Ltd. Integrated code and data flash memory
JP4795660B2 (ja) * 2004-09-29 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
US7881123B2 (en) * 2005-09-23 2011-02-01 Macronix International Co., Ltd. Multi-operation mode nonvolatile memory
US7710777B1 (en) 2006-12-20 2010-05-04 Marvell International Ltd. Semi-volatile NAND flash memory
US7898859B2 (en) 2009-06-15 2011-03-01 Micron Technology, Inc. Use of emerging non-volatile memory elements with flash memory
CN103093820B (zh) * 2011-11-04 2016-04-13 上海华虹宏力半导体制造有限公司 整合有闪存和eeprom的存储器
US9430339B1 (en) 2012-12-27 2016-08-30 Marvell International Ltd. Method and apparatus for using wear-out blocks in nonvolatile memory
JP2019220242A (ja) * 2018-06-21 2019-12-26 セイコーエプソン株式会社 不揮発性記憶装置、マイクロコンピューター及び電子機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5047981A (en) * 1988-07-15 1991-09-10 Texas Instruments Incorporated Bit and block erasing of an electrically erasable and programmable read-only memory array
EP0409107B1 (en) * 1989-07-18 1996-09-25 Sony Corporation A nonvolatile semiconductor memory device and a method of manufacturing thereof
JP2954278B2 (ja) * 1990-05-14 1999-09-27 株式会社日立製作所 半導体集積回路装置
JPH05275657A (ja) * 1992-03-26 1993-10-22 Toshiba Corp 半導体記憶装置
JPH06309886A (ja) * 1993-04-26 1994-11-04 Nippon Steel Corp 不揮発性半導体記憶装置及びその使用方法
JP3328321B2 (ja) * 1992-06-22 2002-09-24 株式会社日立製作所 半導体記憶装置
EP0704851B1 (en) * 1994-09-27 2001-11-28 STMicroelectronics S.r.l. Byte erasable EEPROM fully compatible with a single power supply flash-EPROM process
JPH08213572A (ja) * 1994-11-30 1996-08-20 Nkk Corp 不揮発性半導体装置およびその製造方法
JPH08263361A (ja) * 1995-03-23 1996-10-11 Mitsubishi Electric Corp フラッシュメモリカード
US5687117A (en) * 1996-02-23 1997-11-11 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources having improved source line decode circuitry

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684197B1 (ko) * 2005-09-09 2007-02-20 삼성전자주식회사 바이트 동작 비휘발성 메모리 장치 및 그 형성 방법

Also Published As

Publication number Publication date
JP2977023B2 (ja) 1999-11-10
KR100286728B1 (ko) 2001-04-16
JPH10107231A (ja) 1998-04-24
EP0833345A2 (en) 1998-04-01
US5815441A (en) 1998-09-29
EP0833345A3 (en) 1999-05-06

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