KR100271566B1 - 반도체장치의제조방법 - Google Patents

Abstract

본 발명은 반도체 장치의 제조기술에 관한 것으로, 특히 플로팅 게이트(floating gate)를 갖는 반도체 장치에 있어서, 각종 단차부에 발생하는 잔사를 용이하게 제거할 수 있는 반도체 장치의 제조방법을 제공한다.

해결수단은 제1 패턴을 사용하여 주변회로 영역에 제1 소자 분리막을 형성하고, 제2 패턴을 사용하여 메모리 셀 영역에 제2 소자 분리막을 형성하는 공정과, 메모리 셀 영역의 주연부에 추출 패턴을 갖는 제3 패턴을 사용하여 가공된 제1 도전막을 형성하는 공정과, 메모리 셀 영역을 덮고 제3 패턴의 추출 패턴상에 주연부가 위치하는 제4 패턴을 사용하여 가공된 절연막을 형성하는 공정과, 제5 패턴을 사용하여 가공된 제2 도전막을 형성하는 공정으로 반도체장치를 제조한다.

Description

반도체장치의 제조방법

본 발명은 반도체 장치의 제조기술에 관한 것으로 특히, 플로팅 게이트를 갖는 반도체 장치의 제조 방법에 관한 것이다.

최근의 LSI의 대규모 집적화와 고성능화의 요구에 따라서 반도체 소자 자체의 미세화가 더 요구되고 있다. 반도체 장치의 고집적화를 도모하기 위해서는 반도체 소자 자체의 미세화 뿐만 아니라, 소자영역을 획정하는 소자분리영역의 미세화도 중요하다.

종래부터, 소자 분리 방법으로서는, 실리콘 질화막을 마스크로서 실리콘기판을 열산화하여 국소적으로 산화막을 형성하는, 소위 LOCOS(LOcal Oxidation of Silicon) 법이 사용되고 있다.

그러나, LOCOS 법에서는 실리콘 질화막의 패턴 에지로부터 산소가 실리콘 질화막의 아래로도 확산하여 소위 버즈비크(birds beak)가 형성되기 때문에, 버즈비크의 길이 분만큼 소자 분리막이 소자 영역으로 침입하게 된다. 버즈비크 길이는 소자분리막이 두꺼울 수록 길어지기 때문에, 소자의 미세화를 도모하기 위해서는 소자 분리막을 가능한한 얇게 하는 것이 바람직하다.

한편, 플레쉬 EEPROM, EPROM 등의 플로팅 게이트를 갖는 반도체 장치로는, 메모리 셀의 기입/소거에 높은 전압이 필요하나 기입/소거 전압의 절감이 어렵고, 승압을 행하는 주변 회로 영역의 소자 분리막의 박막화는 곤란하다.

따라서 , 플레쉬 EEPROM, EPROM 등의 반도체 장치에서는, 이 들 상반하는 요구를 만족할 집적도가 특히 요구되는 메모리 셀 영역에는 얇은 소자분리막을 형성하고 고내압이 요구되는 주변회로 영역에는 두꺼운 소자 분리막을 형성하는 것이 행해지고 있다.

다음에, LOCOS 법을 사용하여 막두께가 다른 소자 분리막을 형성하는 반도체 장치의 제조방법을 플로팅 게이트를 갖는 반도체 장치에 적용한 일례를 설명한다.

도16은 플로팅 게이트를 갖는 반도체 장치의 메모리 셀 주연부에서의 마스크 레이아웃의 일례를 나타낸 평면도이다. 도면중, SAE 마스크의 좌상부가 대략 메모리 셀영역에 상당하고, 오른쪽 하부가 대략 주변 회로 영역에 상당한다.

우선, 실리콘 기판상에, 패드 산화막을 거쳐서 실리콘 질화막을 퇴적한다.

이어서, 두꺼운 소자 분리막을 형성하는 주변회로영역의 실리콘 질화막을 선택적으로 제거한다. 얇은 소자 분리막을 형성하는 메모리 셀영역은 실리콘 질화막을 제거하지 않는다. 여기서, 실리콘질화막의 패턴닝에 사용하는 마스크를 이후 「S/D (소스/드레인) 마스크」라 한다.

이어서, 실리콘 질화막을 마스크로서 실리콘 기판을 열산화하여, 주변 회로 영역에 소정의 막두께의 산화막을 형성한다.

그 다음, 메모리 셀영역의 실리콘 질화막을 선택적으로 제거한다. 실리콘 질화막은 최종적으로 소자 영역이 되는 영역에만 잔존하게 된다. 여기서, 실리콘 질화막의 패턴닝에 사용하는 마스크를, 이후「 Core S/D (코어·소스/드레인) 마스크」라 한다.

다음에 실리콘 질화막을 마스크로서 실리콘 기판을 열산화 한다. 이 산화시에, 주변회로 영역에는 이미 소정 막두께의 산화막이 형성되어 있기 때문에, 주변회로 영역에서는 2단계의 산화에 의해서 소자 분리막이 형성되게 된다. 이렇게 해서, 메모리 셀영역에는 얇은 소자 분리막이 형성되고, 주변회로 영역에는 두꺼운 소자 분리막이 형성된다.

계속해서, 소자영역에 잔존하는 실리콘 질화막을 제거한다.

그 다음, 메모리 셀 트랜지스터의 터널 산화막이 되는 실리콘 산화막을 소자영역에 형성한다.

이어서, 전면에, 플로팅 게이트가 되는 폴리 실리콘막을 퇴적하고 메모리 셀 영역의 폴리 실리콘막을 소정의 패턴으로 가공한다. 이 때, 주변회로 영역은 모두 폴리 실리콘막으로 덮는다. 여기서, 폴리 실리콘막의 패턴닝에 사용하는 마스크를, 이후 「Poly1 마스크」라 한다.

이어서, 전면에 플로팅 게이트와 콘트롤 게이트 사이의 절연막이 되는 ONO 막(실리콘 질화막을 실리콘산화막에 의해 끼워 적층한 적층막)을 형성한다.

다음에, 주변회로 영역의 ONO막과 폴리 실리콘막을 제거한다. 여기서, ONO막 및 폴리 실리콘막의 패턴닝에 사용하는 마스크를, 이후 「ONO 마스크」라 한다.

이어서, 주변회로용 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 형성한다.

계속해서, 전면에, 폴리 실리콘막과 텅스텐 실리사이드막의 적층막을 퇴적하여 패턴닝하고, 메모리 셀 영역에 콘트롤 게이트를 주변회로 영역에 주변회로용 트랜지스터의 게이트 전극을 형성한다. 여기서, 콘트롤 게이트의 패턴닝에 사용하는 마스크를, 이 후 「 Poly 2 마스크」라 한다.

다음에, 주변 회로 영역을 덮는 포토레지스트를 형성하고, ONO 막과 폴리 실리콘막을 콘트롤 게이트를 마스크로서 패턴닝한다. 이렇게 해서 , 콘트롤 게이트 아래에 절연막을 거쳐서 형성된 플로팅 게이트를, 콘트롤 게이트에 정합하여 형성한다. 여기서, 플로팅 게이트의 패턴닝에 사용하는 마스크를, 이후 「 SAE ( Self Align Etch ) 마스크」라 한다.

이렇게 하여, 플로팅 게이트를 갖는 반도체 장치가 제조되었다.

그러나, 상기 종래의 반도체 장치의 제조방법에서는, 소자 분리막등에 생기는 단차부에서 ONO 막이나 폴리 실리콘막이 잔사로서 남는 것이 있었다.

이하에, 잔사의 발생원인에 대해서 설명한다.

도17은, 도16에 나타낸 레이아웃을 사용한 반도체 장치의 제조방법의 과제를 설명하는 공정단면도이다.

도16에 나타낸 레이아웃에서는, 두꺼운 소자 분리막을 형성하기 위한 마스크인 S/D 마스크가, 얇은 소자 분리막을 형성하기 위한 마스크인 Core S/D 마스크 보다도 메모리 셀의 내부측에 형성되어 있다.

이러한 레이아웃을 사용한 경우, Core S/D 마스크와 S/D 마스크에 의해서 둘러싸인 영역(사선부)은, Core S/D 마스크를 사용하여 실리콘 질화막을 에칭할 때에 실리콘 질화막이 잔존하고 있지 않기 때문에, 실리콘 질화막의 에칭와 동시에 두꺼운 소자 분리막(24)이 되는 산화막(20)이 에칭되어, 그 경계에서 단차가 생기게 된다(도17a∼b).

이와 같이 소자 분리막(24)상에 단차가 생기면, ONO 마스크를 사용하여 이방성 에칭에 의해 ONO 막(32)과 폴리 실리콘막(30)을 제거할 때에, ONO 막(32)이 완전하게는 제거되지 않고 단차부에 잔존한다. ONO 막(32)이 단차부에 잔존하면, 하지의 폴리 실리콘막(30)의 에칭은 이 ONO 막(32)을 마스크로서 진행하기 때문에, 단차부에 잔사(50)가 남았다 (도17c∼d).

잔사를 오버에칭에 의해서 제거하는 것도 생각되지만, 도16의 영역(52)에 나타낸 바와같이 여러가지 공정에서 발생하는 단차를 갖는 영역에서는 오버 에칭에 의해서 잔사를 제거하기가 곤란했다.

또, ONO 막(32)을 등방적인 에칭를 사용하여 제거함으로서 잔사의 발생을 저감할 수 있지만, 다른 에칭특성을 갖는 적층막으로 되는 ONO 막(32)을 균일하게 에칭하는 것은 곤란했다.

또한, Poly1 마스크를 사용하여 에칭한 폴리 실리콘막(30)의 측벽에도 ONO 막(32)이 퇴적된다 (도17d). 따라서, ONO 마스크를 사용하여 ONO 막(32)과 폴리 실리콘막(30)을 제거한 후에도, 이 영역에는 ONO 막(32)이 잔사(50)로서 잔존하게 된다 (도17e).

이 ONO 막(32)을 제거하기 위해서는, 폴리 실리콘막(30)의 막두께에 상당하는 ONO 막(32)의 오버 에칭이 필요하다. ONO 막(32)이 잔사(50)로서 남으면, 플로팅 게이트를 패턴닝하는 셀프 얼라인 에칭 공정(SAE 마스크를 사용한 에칭공정)에 있어서 이 잔사(50)가 박리하여, 입자(particle)로 될 우려가 있기 때문이다.

그러나, ONO 막(32)을 제거하기에 충분한 오버 에칭를 하면, 표면에 노출되는 소자 분리막(24)까지도 상당히 에칭되기 때문에, 소자 분리막(24)을 충분히 두꺼운 채로 유지하기가 곤란하였다. 특히, 콘트롤 게이트가 뻗어있는 영역(54)에서는 고전압이 인가되기 때문에, 소자 분리막(24)이 얇게 되는 것은 바람직하지 않았다.

또, 도18에 나타낸 바와 같이, S/D 마스크를 Core S/D 마스크의 외측에 배치함으로서, 소자 분리막(24)의 단차발생을 회피할 수 있다. 그러나, 도18의 영역(56)에는 활성영역이 형성되지만, 그 위에는 플로팅 게이트와 동층의 폴리 실리콘막(30)이 형성되지 않기 때문에, ONO 마스크를 사용하는 에칭공정과 SAE 마스크를 사용하는 에칭공정에서 실리콘기판이 패이게 된다. 따라서, 도18에 나타낸 레이아웃으로 반도체 장치를 제조하면, 표면평탄성이 열화하고, 또, 접합 리크 전류의 증가를 가져올 우려가 있기 때문에 바람직하지 못하였다. 또, 영역(56)에 형성되는 단차에 있어서 콘트롤 게이트가 되는 도전막의 잔사를 제거하기가 곤란하였다.

본 발명의 목적은, 플로팅 게이트를 갖는 반도체 장치의 제조방법에 있어서, 단차부에 발생하는 잔사를 용이하게 제거할 수 있는 반도체 장치의 제조방법을 제공하는 것에 있다.

도1은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조방법의 마스크 레이아웃을 나타낸 평면도.

도2는 도1의 반도체 장치의 A-A'선 단면의 반도체 장치의 제조방법을 나타낸 공정 단면도(그 1).

도3은 도1의 반도체 장치의 A-A' 선 단면의 반도체 장치의 제조방법을 나타낸 공정단면도(그 2).

도4는 본 발명의 제2 실시형태에 의한 반도체 장치의 제조방법의 마스크 레이아웃을 나타낸 평면도.

도5는 도4의 반도체 장치의 A-A' 선 단면의 반도체 장치의 제조방법을 나타낸 공정단면도(그 1).

도6은 도4의 반도체 장치의 A-A' 선 단면의 반도체 장치의 제조방법을 나타낸 공정단면도(그 2).

도7은 제2 실시형태의 변형예에 의한 반도체 장치의 제조방법의 마스크 레이아웃을 나타낸 평면도.

도8은 도7의 반도체 장치의 A-A' 선 단면의 반도체 장치의 제조방법을 나타낸 단면도(그 1).

도9는 도7의 반도체 장치의 A-A' 선 단면의 반도체 장치의 제조방법을 나타낸 공정 단면도(그 2).

도10은 본 발명의 제3 실시형태에 의한 반도체 장치의 제조방법의 마스크레이아웃을 나타낸 평면도.

도11은 도10의 반도체 장치의 A-A'선 단면의 반도체 장치의 제조방법을 나타낸 공정 단면도(그 1).

도12는 도10의 반도체 장치의 A-A' 선 단면의 반도체 장치의 제조방법을 나타낸 공정 단면도(그 2).

도13은 제3 실시형태의 변형예에 의한 반도체 장치의 제조방법의 마스크 레이아웃을 나타낸 평면도.

도14는 도13의 반도체 장치의 A-A' 선 단면의 반도체 장치의 제조방법을 나타낸 공정 단면도(그 1).

도15는 도13의 반도체 장치의 A-A'선 단면의 반도체 장치의 제조방법을 나타낸 공정 단면도(그 2).

도16은 종래의 반도체 장치의 제조방법의 마스크 레이아웃을 나타낸 평면도.

도17은 종래의 반도체 장치의 제조방법의 과제를 설명하는 공정 단면도.

도18은 종래의 반도체 장치의 제조방법의 다른 마스크 레이아웃을 나타낸 평면도.

*도면의 주요 부분에 대한 부호의 설명*

10:실리콘 기판12:패드 산화막

14:실리콘 질화막16:주변회로영역

18:메모리셀 영역20:신화막

22:영역24,26:소자분리막

28:터널 산화막30:폴리 실리콘막

32:ONO막34:게이트 절연막

36:콘트롤 게이트38:게이트 전극

40:마스크막42:플로팅 게이트

44,46,48:영역50:잔사

상기 목적은, 제1 패턴을 갖는 마스크막을 마스크로 하여 반도체 기판을 산화하여 주변 회로 영역의 소자 분리 영역에 산화막을 형성하고, 제2 패턴을 갖는 마스크막을 마스크로서 상기 반도체 기판을 산화하여 상기 산화막을 더 산화하여 되는 제1 소자 분리막과, 메모리 셀 영역에 형성된 제2 소자 분리막을 형성하는 소자 분리막 형성공정과, 상기 소자 분리막이 형성된 상기 반도체 기판상에 플로팅 게이트가 되는 제1 도전막을 퇴적하고, 상기 메모리 셀 영역의 주연부에 추출 패턴을 갖는 제3 패턴을 마스크로 하여 상기 제1 도전막을 가공하는 제1 도전막 패턴닝 공정과, 상기 제1 도전막이 형성된 상기 반도체 기판상에 절연막을 퇴적하고, 상기 제1 도전막의 연부가 상기 절연막에 의해서 덮여지도록, 상기 메모리 셀 영역을 덮고, 상기 제3 패턴의 상기 추출 패턴상에 주연부가 위치하는 제4 패턴을 마스크로 하여 상기 절연막을 가공하는 절연막 패턴닝 공정과, 상기 절연막이 형성된 상기 반도체 기판상에 제2 도전막을 퇴적하여 제5 패턴을 마스크로 하여 상기 제2 도전막을 가공하고, 상기 주변회로 영역에 상기 제2 도전막으로 되는 게이트 전극을 형성하여 상기 메모리 셀 영역에 콘트롤 게이트를 형성하는 게이트 전극 형성 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법에 의해서 달성된다. 이렇게 하여 반도체 장치를 제조함으로서, 제1 도전막의 측벽은 절연막에 의해서 덮여지기 때문에, 후의 산화 공정에 의해서 산화되는 일은 없고, 제1 도전막이 잔사로서 남지 않는다.

또한, 상기한 반도체 장치의 제조방법에 있어서, 상기 제2 패턴은, 상기 메모리 셀 영역의 주연부에 추출 패턴을 갖는 것이 바람직하다. 이렇게 하여 반도체 장치를 제조하면, 소자 분리막에 형성되는 단차부 근방에 다른 공정에서의 단차가 발생하지 않기 때문에, 단차부에서의 잔사의 발생을 용이하게 억제할 수 있다. 또, 상기한 반도체 장치에 있어서, 상기 제3 패턴의 추출 패턴은 상기 제2 패턴의 추출 패턴내에 구비할 수 있다.

또, 제1 패턴을 갖는 마스크막을 마스크로 하여 반도체 기판을 산화하여 주변회로 영역의 소자 분리 영역에 산화막을 형성하고, 제2 패턴을 갖는 마스크막을 마스크로 하여 상기 반도체 기판을 산화하여 상기 산화막을 더 산화하여 되는 제1 소자 분리막과, 메모리 셀 영역에 형성된 제2 소자 분리막을 형성하는 소자 분리막 형성공정과, 상기 소자 분리막이 형성된 상기 반도체 기판상에 플로팅 게이트가 되는 제1 도전막을 퇴적하고, 상기 제1 패턴의 추출 패턴과 상기 제2 패턴의 추출 패턴이 겹치는 제1 영역 이외에 연부가 존재하는 제3 패턴을 마스크로 하여 상기 제2 도전막을 가공하는 제1 도전막 패턴닝 공정과, 상기 제1 도전막이 형성된 상기 반도체 기판상에 절연막을 퇴적하고, 상기 제1 영역 이외에 연부가 존재하는 제4 패턴을 마스크로 하여 상기 절연막을 가공하는 절연막 패턴닝 공정과, 상기 절연막이 형성된 상기 반도체 기판상에 제2 도전막을 퇴적하여 제5 패턴으로 가공하고, 상기 주변회로 영역에 상기 제2 도전막으로 되는 게이트전극을 형성하여 상기 메모리 셀영역에 콘트롤 게이트를 형성하는 게이트 전극 형성공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법으로도 달성된다. 이렇게 하여 반도체 장치를 제조함으로 소자 분리막에 형성되는 단차부 근방에 다른 공정에서의 단차가 발생하지 않기 때문에, 단차부에서의 잔사의 발생을 용이하게 억제할 수 있다.

또, 상기한 반도체 장치의 제조방법에 있어서, 상기 제3 패턴의 추출패턴은, 상기 제4 패턴의 잔류 패턴내에 위치하는 것이 바람직하다. 이렇게 하여 반도체 장치를 제조하면, 제4 패턴을 사용한 에칭공정에서 제1 도전막의 측벽에 절연막의 잔사가 남지 않는다. 이것에 의해, 후공정에서 입자가 발생하는 것을 방지할 수 있다.

또, 상기한 반도체 장치의 제조방법에 있어서, 상기 제5 패턴 아래로 뻗어 있는 상기 제4 패턴 단부는 상기 제2 패턴의 추출 패턴내에 위치하는 것이 바람직하다. 이렇게 하여 반도체 장치를 제조하면, 주변회로 영역에 형성되는 두꺼운 소자 분리막상에 플로팅 게이트와 콘트롤 게이트가 적층되는 일은 없다. 이것에 의해, 후공정에서 평탄화를 용이하게 행할 수 있다.

또, 상기한 반도체 장치의 제조방법은, 상기 절연막 패터닝 공정에서 상기주변 회로영역에 존재하는 상기 절연막 및 상기 제1 도전막을 제거하는 반도체 장치의 제조방법에 적용할 수 있다.

또, 상기한 반도체 장치의 제조방법은, 상기 소자 분리막 형성공정에 상기 제1 패턴에 가공된 상기 마스크막을 마스크로 하여 상기 반도체 기판을 산화하여 상기 반도체 기판에 상기 제1 소자 분리막을 형성하는 공정과, 상기 마스크막을 제거하는 공정과, 상기 제2 패턴에 가공된 별도의 마스크막을 마스크로 하여 상기 반도체 기판을 산화하여 상기 반도체 기판에, 상기제1 소자 분리막보다 얇은 상기 제2 소자 분리막을 형성하는 공정을 행하는 반도체 장치의 제조방법에 적용할 수 있다.

발명의 실시형태

(제1실시형태)

본 발명의 제1 실시형태에 의한 반도체 장치의 제조방법을 도1 내지 도3을 사용하여 설명한다.

도1은 본실시 형태에 의한 반도체 장치의 제조방법에 있어서의 마스크 레이아웃을 나타낸 평면도, 도2 및 도3은 도1의 반도체 장치의 A- A' 선 단면에 있어서의 반도체 장치의 제조방법을 나타낸 공정 단면도이다.

상술한 바와같이, 도16에 나타낸 마스크 레이아웃을 사용한 종래의 반도체 장치의 제조방법에서는 영역(52)에 있어서 잔사를 제거하는 것은 곤란하였다.

영역(52)에 있어서 이와 같이 잔사가 잔류하기 쉬운 이유는 영역(52)이 여러가지 공정에서 발생하는 단차가 존재하는 영역인 것, 또, 미세한 패턴이 형성되는 영역인 것 등으로 부터, 다른 영역과 비교하여 에칭 레이트(etching rate)가 늦어지기 때문으로 생각된다.

본 실시형태에 의한 반도체 장치의 제조방법은, 이러한 관점에서 패턴레이아웃을 연구한 것이고, 소자 분리막의 단차부 근qkd에 타공정에서 단차가 형성되지 않도록 Poly1 마스크 및 ONO 마스크를 레이아웃하고, 또, SAE 마스크를 사용한 에칭공정에서 폴리 실리콘막 측벽에 형성된 ONO 막잔사가 박리하지 않도록 ONO 마스크의 안쪽에 Poly1 마스크의 추출 패턴을 배치하고 있는 특징이 있다(도1). 이하, 제조공정을 따라 상세히 설명한다.

우선, 실리콘기판(10)상에, 막두께 약 25nm의 패드산화막(12)을 열산화법에 의해서 형성한다.

이어서, 패드 산화막(12)상에 막두께 약 170nm의 실리콘 질화막(14)을 CVD 법에 의해서 퇴적한다.

계속해서, 통상의 리소그래피 기술 및 드라이 에칭 기술을 사용하여, 두꺼운 소자 분리막을 형성하는 영역의 실리콘 질화막(14)을 패턴닝한다. 얇은 소자 분리막을 형성하는 영역은 실리콘 질화막(14)을 제거하지 않는다(도2a).

여기서, 실리콘 질화막(14)의 패턴닝에 사용하는 S/D 마스크는, 적어도, 메모리 셀 영역(18)의 소자영역이 되는 영역에 실리콘 질화막(14)이 잔존하는 패턴으로 한다(도1). 다음, 실리콘 질화막(14)을 마스크로서 실리콘기판10을 열산화하여, 막두께 약 290nm의 산화막(20)을 형성한다.

이어서, 통상의 리소그래피 기술 및 드라이 에칭기술을 사용하여, 메모리 셀 영역(18)의 실리콘 질화막(14)을 패턴닝한다. 실리콘 질화막(14)은 최종적으로 소자영역이 되는 영역에만 잔존한다.

또, 영역(22)의 산화막(20)은 실리콘 질화막(14)의 에칭시에 동시에 에칭된다. 이것에 의해, 영역(22) 경계의 산화막(20)에는, 약 120nm의 단차가 생기게 된다((도2b).

여기서, 실리콘 질화막(14)의 패턴닝에 사용하는 Core S/D 마스크는, 후공정에서 형성하는 콘트롤 게이트(36)가 뻗어있는 영역(22)을 제외하고, S/D 마스크의 안쪽에 추출 패턴(얇은 소자 분리막이 형성되는 영역)이 위치하도록 배치한다(도1). 콘트롤 게이트(36)가 뻗어있는 영역(22)에서 S/D 마스크와 Core S/D 마스크의 추출 패턴을 중첨하는 것는 것은, 플로팅 게이트가 되는 폴리 실리콘막이 잔존하지 않은 영역에 소자영역이 형성되면, 후의 에칭공정에서 실리콘기판이 패이기 때문에, 접합리크 전류가 증가하는 등의 우려가 있기 때문이다(도16 참조).

또, 본 명세서에 말하는 「추출 패턴」이란, 리소그래피 공정에서 레지스트를 제거하는 영역이고, 「잔류 패턴」이란, 레지스트가 잔존하는 영역을 말하는 것이다. 계속해서, 실리콘 질화막(14)을 마스크로서 실리콘기판(10)을 열산화한다. 이 산화에 의해서, 메모리 셀 영역(18)에는 막두께 약 250nm의 소자 분리막(26)이 형성되고, 주변회로 영역(16)에서는 산화막(20)이 더 산화되어 막두께 약 400nm의 소자 분리막(24)이 형성된다.

다음, 산화마스크에 사용한 실리콘 질화막(14)을 제거한다(도2c).

이어서, 패드 산화막(12)을 제거하고 재차 열산화하여, 소자 분리막(26)에 의해서 획정된 소자영역에 막두께 약 10nm의 터널 산화막(28)을 형성한다.

계속해서, 막두께 약 110nm의 폴리 실리콘막(30)을 퇴적한다. 폴리 실리콘막(30)은 플로팅 게이트를 형성하기 위한 도전막이다.

다음, 통상의 리소그래피 기술 및 에칭기술에 의해서, 폴리 실리콘막(30)을 소정의 패턴으로 가공한다(도2d).

여기서, 폴리 실리콘막(30)의 패턴닝에 사용하는 Poly1 마스크는, 워드선(콘트롤 게이트(36))이 뻗어있는 방향으로 연속되는 메모리셀 트랜지스터의 플로팅 게이트를 서로 분단하도록 레이아웃 한다. 도1에 나타낸 반도체 장치에서는, 스트라이프(stripe)상으로 배치된 소자 분리막(26)상에 폴리 실리콘막(30)의 추출 패턴이 뻗어 있도록 레이아웃 하고 있다. 또, 후공정에서 영역(22) 경계의 단차부에 잔사가 발생하지 않도록, 영역(22)상에는 추출 패턴을 설비하고 있다(도1). 또, 주변회로 영역(16)의 폴리 실리콘막(30)은 패턴닝시키지 않고, 전체가 폴리 실리콘막(30)으로 덮여지도록 해 놓는다.

이어서, 막두께 약 7nm의 바닥 산화막과, 막두께 약 10nm의 실리콘 질화막과, 막두께 약 3nm의 상부 산화막이 순차로 적층되어 되는 ONO 막(32)을 퇴적한다. ONO 막(32)은 플로팅 게이트와 콘트롤 게이트를 용량결합하는 절연막이다.

계속해서, 통상의 리소그래피 기술 및 드라이 에칭기술을 사용하고, 주변회로 영역(16)의 ONO 막(32)과 폴리 실리콘막(30)을 제거한다(도3a)

여기서, ONO 막(32) 및 폴리 실리콘막(30)의 패턴닝에 사용하는 ONO 마스크에는 메모리 셀 영역(18)의 거의 전영역을 덮는 패턴을 적용할 수 있다.

또, Poly1 마스크의 추출 패턴은 ONO 마스크의 안쪽에 위치하도록 배치하는 것이 바람직하다. ONO 마스크의 외측에 Poly1 마스크의 추출 패턴이 위치하면, ONO 마스크를 사용한 ONO 막(32)의 에칭시에, 폴리 실리콘막(30)의 측벽에 형성된 ONO막(32)의 제거가 곤란하기 때문이다.

본 실시형태에서는, Poly1 마스크를 사용하여 폴리 실리콘막(30)을 패턴닝할 때에 주변회로 영역에 폴리 실리콘막(30)을 남겨 놓고, 주변회로 영역(16)의 ONO 막(32)을 제거할때에 폴리 실리콘막(30)을 동시에 제거하고 있다. 이것은, 실리콘 기판(10)에 손상을 주지 않고 ONO막(32)을 제거하기 위해서 이다.

ONO 막(32)을 메모리 트랜지스터만을 사용하여, 주변회로용의 트랜지스터로서는 사용하지 않은 경우에는 주변회로영역의 ONO 막(32)을 제거할 필요가 있다. 여기서, 주변회로 영역의 ONO 막(32)은, 터널 산화막(28)의 형성과 동시에 형성되는 얇은 실리콘 산화막상에 형성되어 있지만, ONO 막(32)과 실리콘 산화막의 에칭 선택비를 확보하기가 곤란하기 때문에, ONO 막(32)을 제거할 때에 실리콘 기판(10)에 손상을 줄 우려가 있다.

주변회로 영역(16)에 폴리 실리콘막(30)을 잔존시켜 놓으면, ONO 막(32)의 에칭시에는 폴리 실리콘 막(30)이 있기 때문에 실리콘 기판(10)에 손상을 주는 일은 없다. 또, 폴리 실리콘막(30)을 에칭할 때에는 터널 산화막(28)과 동시에 형성되는 얇은 산화막 상까지 에칭할 필요가 있지만, 폴리 실리콘막(30)과 산화막의 선택비가 매우 커지기 때문에, 실리콘 기판(10)에 주는 손상을 대폭 절감할 수 있다.

또, ONO 막(32) 및 폴리 실리콘막(30)의 에칭 영역에는 패턴닝된 폴리 실리콘막(30)의 주연부가 존재하지 않기 때문에, ONO 막(32)의 에칭에 의해서 폴리 실리콘막(30)의 측벽에 잔사가 남는 일도 없다.

다음에, 주변회로용 트랜지스터의 게이트 절연막(34)이 되는 실리콘 산화막을 형성한다. 예를들어, 막두께 약 15nm의 실리콘 산화막을 열산화법에 의해 형성하여 게이트 절연막(34)으로 한다.

이어서, 전면에, 막두께 약 120nm의 폴리 실리콘막과, 막두께 약 150nm의 텅스텐 실리사이드막과, 막두께 약 90nm의 산질화막(SiON 막)을, 예를들어 CVD 법에 의해 순차로 퇴적한다. 폴리 실리콘막 및 텅스텐 실리사이드막은 폴리사이드구조의 게이트 전극을 형성하기 위한 도전막이고, 산질화막은 후공정에서 플로팅 게이트를 가공하기 위한 마스크 막이다.

이어서, 통상의 리소그래피 기술 및 드라이 에칭기술을 사용하여 산질화막 , 텅스텐 실리사이드 막, 폴리 실리콘막으로 되는 적층막을 패턴닝하여, 메모리 셀 영역(18)에 콘트롤 게이트(36)를, 주변 회로 영역(16)에 게이트 전극(38)을 형성한다.

여기서, 콘트롤 게이트(36) 및 게이트 전극(38)의 패턴닝에 사용하는 Poly 2 마스크는 디바이스 구조에 따라서 적절한 레이아웃할 수 있어, 본 실시형태에 있어서 어떠한 제약을 받는 일은 없다.

다음에, 주변회로 영역(16)을 덮는 포토레지스트를 형성하고, 메모리 셀 영역(16)의 ONO 막(32) 및 폴리 실리콘막(30)을 콘트롤 게이트(36)를 마스크로서 에칭한다. 콘트롤 게이트(36) 위는 산질화막으로 되는 마스크막(40)으로 덮여져 있기 때문에, ONO 막(32) 및 폴리 실리콘막(30)의 에칭시에 콘트롤 게이트(36)가 에칭되는 일은 없다. 이렇게 해서, 콘트롤 게이트(36) 아래로 ONO 막(32)을 거쳐서 형성된 플로팅 게이트(42)를 콘트롤 게이트(36)에 정합하여 형성한다(도3b).

여기서, 플로팅 게이트(42)의 패턴닝에 사용하는 SAE 마스크는, 메모리 셀 영역(18)에 잔존하는 불필요한 ONO 막(32), 폴리 실리콘막(30)을 제거할 필요가 있는 것으로서, 적어도, ONO 마스크로 덮여지는 영역보다 넓은 메모리 셀영역을 개구하도록 레이아웃하는 것이 바람직하다.

이렇게 하여 플로팅 게이트반도체 장치를 제조함으로서, 단차부에 발생하는 잔사를 용이하게 제거하고, 또한, 입자의 발생을 방지할 수 있다.

이와 같이, 본 실시형태에 의하면, 소자 분리막(24)에 형성되는 단차부 근방에 타공정에서 단차가 형성되지 않도록 Poly1 마스크 및 ONO 마스크를 레이아웃하기 때문에, 단차부에 형성되는 ONO 막(32)이나 폴리 실리콘막(30)의 잔사를 오버 에칭에 의해서 용이하게 제거할 수 있다.

또, ONO 마스크의 안쪽에 Poly1 마스크의 추출 패턴을 배치하기 때문에, ONO 마스크를 사용한 에칭에 의해서 폴리 실리콘막(30)의 측벽부에 ONO 막(32)의 잔사가 발생하지 않는다. 이것에 의해, SAE 마스크를 사용한 에칭공정에서 폴리 실리콘막(30)의 측벽에 형성된 ONO 막(32)의 잔사가 박리하는 것을 방지할 수 있다.

(제2실시 형태)

본 발명의 제2실시 형태에 의한 반도체 장치의 제조방법에 대해서 도4 내지 도9를 이용하여 설명한다. 제1 실시형태에 의한 반도체 장치의 제조방법과 동일한 구성요소에는 동일한 부호를 붙여 설명을 생략 또는 간략하게 한다.

도4는 본 실시형태에 의한 반도체 장치의 제조방법에 있어서의 마스크 레이아웃을 나타낸 평면도, 도5 및 도6은 도4 반도체 장치의 A-A' 선단면에 있어서의 반도체 장치의 제조방법을 나타낸 공정단면도, 도7은 본 실시형태의 변형예에 의한 반도체 장치의 제조방법에 있어서의 마스크 레이아웃을 나타낸 평면도, 도8 및 도9는 도7의 반도체 장치의 A-A' 선단면에 있어서의 반도체 장치의 제조방법을 나타낸 공정 단면도이다.

제1 실시형태에 의한 반도체 장치의 제조방법에서는, 소자 분리막(24)에 형성되는 단차부 근방에 타공정에서 단차가 형성되지 않도록 Poly1 마스크 및 ONO 마스크를 레이아웃하여, 단차부에 형성되는 ONO 막(32)이나 폴리 실리콘막(30)의 잔사를 오버 에칭에 의해서 용이하게 제거할 수 있도록 하였다.

그러나, 도1에 나타낸 레이아웃을 사용하면, 영역(44)에서는 콘트롤 게이트(36) 아래에 플로팅 게이트(42)가 형성되고, 또, 그 하층에는 두꺼운 소자 분리막(24)이 형성된다.

이 때문에, 영역(44)은 실리콘 기판(10)상에서 가장 높은 영역이 되고, 후의 평탄화 공정에서의 율칙영역이 되어 버린다.

본 실시형태에서는, 두꺼운 소자 분리막(24)상에 콘트롤 게이트(36)와 플로팅 게이트(42)가 겹치는 영역을 형성하지 않은 반도체 장치의 제조방법을 제공한다.

본 실시형태에 의한 반도체 장치의 제조방법은, 소자 분리막(24)과 콘트롤 게이트(36) 사이에 플로팅 게이트(42)가 형성되지 않도록, 콘트롤 게이트(36)가 주변회로 영역으로 뻗어 있는 영역에서는 S/D 마스크의 패턴을 ONO 마스크의 밖까지 늘리는 것에 특징이 있다 (도4).

이하, 제조공정을 따라 상세히 설명한다.

우선, 예를들어 도2a∼c에 나타낸 제1 실시형태에 의한 반도체 장치의 제조 방법과 동일하게 하여, 두꺼운 소자 분리막(24) 및 얇은 소자 분리막(26)을 형성하여, 실리콘 기판(10)상에 소자영역을 획정한다(도5a∼도5c).

이어서, 패드산화막(12)을 제거하고 재차 열산화하여, 소자 분리막(26)에 의해서 획정된 소자영역에 막두께 약10nm의 터널 산화막(28)을 형성한다.

계속해서, 막두께 약 110nm의 폴리 실리콘막(30)을 퇴적한다. 폴리 실리콘막(30)은 플로팅 게이트를 형성하기 위한 도전막이다.

이 후, 통상의 리소그래피기술 및 에칭기술 에의해, 폴리 실리콘막(30)을 소정의 패턴으로 가공한다 (도6a).

여기서, 폴리 실리콘막(30)의 패턴닝에 사용하는 Poly1 마스크는 워드선이 뻗어있는 방향으로 연속해 있는 메모리 셀 트랜지스터의 플로팅 게이트를 서로 분단하도록 레이아웃한다. 도4에 나타낸 반도체 장치에서는, 스트라이프상으로 배치된 소자 분리막(26)상에 폴리 실리콘막(30)의 추출 패턴이 뻗어 있도록 레이아웃하고 있다(도4). 또, 주변 회로영역(16)의 폴리 실리콘막(30)은 패턴닝하지 않고, 전체가 폴리 실리콘막(30)으로 덮이도록 해 놓는다.

이어서, 막두께 약 7nm의 바닥 산화막과, 막두께 약 10nm의 실리콘 질화막과, 막두께 약3nm의 상부 산화막이 순차로 적층되는 ONO 막(32)을 퇴적한다. ONO 막(32)은 플로팅 게이트와 콘트롤 게이트를 용량 결합하는 절연막이다.

이어서, 통상의 리소그래피 기술 및 드라이 에칭기술을 사용하여, 주변회로영역(16)의 ONO 막(32)과 폴리 실리콘막(30)을 제거한다(도6b).

여기서, 소자 분리막(24)과 콘트롤 게이트(36) 사이에 플로팅 게이트(42)가 잔존하지 않도록, ONO 막(32)과 폴리 실리콘막(30)을 패턴닝하는 ONO 마스크의 패턴은, 적어도 콘트롤 게이트(36)가 뻗어있는 영역에서는 S/D 마스크의 패턴보다도 안쪽에 배치된다.

또, 도4에 나타낸 레이아웃을 채용하면, ONO 막(32) 및 폴리 실리콘막(30)을 에칭할 때, 영역(46)의 단차부에 ONO 막(32), 폴리 실리콘막(30)의 잔사가 남을 가능성이 있다. 그러나, 본 실시형태에 의한 반도체 장치의 제조방법에서는 실리콘 질화막(14)을 패턴닝할 때에 형성된 단차밖에 존재하지 않고, 타공정에서 형성되는 단차, 예를들어 Poly1 마스크에 의한 폴리 실리콘막(30)의 에칭공정이나 ONO 마스크에 의한 ONO 막(32) 및 폴리 실리콘막(30)의 에칭공정 등에 의해서 형성되는 단차가 근방에 존재하지 않기 때문에, 도16에 나타낸 종래의 반도체 장치의 제조방법과 비교하여 용이하게 잔사를 제거할 수 있다. 이것에 의해, 오버 에칭를 적게 하여 잔사를 제거할 수 있기 때문에, 소자 분리막(24)의 마모를 억제하는 것이 가능해 진다.

이후, 예를들어 도3b에 나타낸 제1 실시형태에 의한 반도체 장치의 제조방법과 동일하게 하여, 메모리 셀 영역(18)에 콘트롤 게이트(36)를, 주변회로 영역(16)에 게이트 전극(38)을 형성한다.

이와 같이 패턴의 레이아웃을 함으로서, 소자 분리막(24)상에는 플로팅 게이트(42)와 콘트롤 게이트(36)가 적층되는 구조체가 형성되지 않기 때문에, 후 평탄화공정을 용이하게 할 수 있다.

이와 같이, 본 실시형태에 의하면, 콘트롤 게이트(36)가 주변회로 영역(16)으로 뻗어있는 영역에서는, S/D 마스크의 패턴을 ONO 마스크의 밖으로 까지 늘리므로, 소자 분리막(24)과 콘트롤 게이트(36) 사이에 플로팅 게이트(42)가 형성되지 않는다. 이것에 의해, 후공정에서 평탄화를 용이하게 할 수 있다.

또, 도4에 나타낸 반도체 장치의 레이아웃에서는, ONO 마스크의 외측까지 S/D 마스크 패턴의 단부를 늘렸으나, 적어도 Core S/D 마스크의 패턴이 ONO 마스크 패턴보다 외측에 위치하면 본 실시형태와 동일한 효과를 얻을 수 있다. 따라서, 예를들어 도7에 나타낸 바와같이, Core S/D 마스크의 패턴과 S/D 마스크 패턴 사이에 ONO 마스크 패턴의 단부가 위치하도록 하더라도 좋다.

이 경우, 도2a∼도3a에 나타낸 반도체 장치의 제조방법과 동일하게 하여 폴리 실리콘막(30), ONO 막(32)을 형성하고, ONO 마스크를 사용하여 ONO 막(32) 및 폴리 실리콘막(30)을 패턴닝하면, 영역(22)에 폴리 실리콘막(30)이 잔존하게 된다(도8a∼도9b). 그러나, 영역(22)의 소자 분리막은 두꺼운 소자 분리막(24)의 높이 보다도 낮기 때문에, 제1 실시형태에 의한 반도체 장치의 제조방법과 비교하여 후공정에서의 평탄화를 용이하게 행할 수 있다.

(제3 실시형태)

본 발명의 제3 실시형태에 의한 반도체 장치의 제조방법을 도10 내지 도15를 사용하여 설명한다. 제1 또는 제2 실시형태에 의한 반도체 장치의 제조방법과 동일한 구성요소에는 동일한 부호를 붙여 설명을 생략 또는 간략하게 한다.

도10은 본 실시형태에 의한 반도체 장치의 제조방법의 마스크 레이아웃을 나타낸 평면도, 도11 및 도12는 도10의 반도체 장치의 A-A' 선 단면에 있어서의 반도체 장치의 제조방법을 나타낸 공정단면도, 도13은 본 실시형태의 변형예에 의한 반도체 장치의 제조방법에 있어서의 마스크 레이아웃을 나타낸 평면도, 도14 및 도15는 도13의 반도체 장치의 A-A' 선 단면에 있어서의 반도체 장치의 제조방법을 나타낸 공정단면도이다.

제1 또는 제2 실시형태에 의한 반도체 장치에서는 ONO 마스크를 사용하여 ONO 막(32) 및 폴리 실리콘막(30)을 패턴닝한 후에는, 측벽부에 폴리 실리콘막(30)이 노출된다(예를들어, 도3a의 영역(44) 참조).

그러나, 측벽부에 폴리 실리콘막(30)이 노출하면, 후의 산화공정(예를들어, 주변회로용 트랜지스터의 게이트 산화공정)에서 폴리 실리콘막(30)과 ONO 막(32)의 경계에서 산화반응이 진행하여, 두꺼운 ONO 막(32)이 ONO 마스크의 주연부를 따라서 형성된다.

이와 같이 두꺼운 ONO 막(32)이 형성되면, SAE 마스크를 사용하여 ONO 막(32)을 제거할 때에 ONO 막(32)이 충분히 제거되지 않고, 하층의 폴리 실리콘막(30)이 잔사로서 남을 우려가 있다.

본 실시형태에서는, ONO 마스크의 패턴의 주연부에 잔사를 발생하지 않는 반도체 장치의 제조방법을 나타낸다.

본 실시형태에 의한 반도체 장치의 제조방법은 ONO 마스크의 주연부에 폴리 실리콘막(30)이 존재하지 않도록, ONO 마스크의 패턴 주연부를 따라서 Poly1 마스크의 추출 패턴을 배치하는 것에 특징이 있다.

또, 소자 분리막(24)에 형성되는 단차근방에 다른 공정에서 단차가 형성되지 않도록, Poly1 마스크의 패턴 주연부 보다도 밖에 Core S/D 마스크의 패턴 주연부를 설비하고 있는 것에도 특징이 있다(도10).

이와 같이, 본 실시형태에 의한 반도체 장치의 제조방법에서는, Poly1 마스크 및 Core S/D 마스크의 추출 패턴이 메모리 셀영역의 주위를 둘러싸도록 배치되게 된다. 이하, 제조공정에 따라 상세히 설명한다.

우선, 예를들어 제1 실시형태에 의한 반도체 장치의 제조방법과 동일하게 하여, 주변회로 영역(16)에 막두께 약 290nm의 산화막(20)을 형성한다(도11a).

이어서, 통상의 리소그래피 기술 및 드라이 에칭기술을 사용하여, 메모리 셀 영역(20)의 실리콘 질화막(14)을 패턴닝한다 (도11b).

여기서, 실리콘 질화막(14)의 패턴닝에 사용하는 Core S/D 마스크는, 메모리 셀 영역(16)의 주연부에 추출 패턴이 형성되도록 배치한다. 그리고, 추출 패턴의 중에는, 메모리 셀의 구조에 따른 소정의 잔류 패턴을 형성한다. 도10에 나타낸 반도체 장치에서는, 소자영역이 되는 잔류 패턴을 스트라이프상으로 형성하고 있다.

계속해서, 실리콘 질화막(14)을 마스크로서 실리콘 기판(10)을 열산화 한다. 이 산화에 의해, 메모리 셀영역(18)에는 막두께 약 250nm의 소자 분리막(26)이 형성되고, 주변회로 영역(16)에서는 산화막(20)이 더 산화되어 막두께 약400n m의 소자 분리막(24)이 형성된다.

이후, 산화마스크에 사용한 실리콘 질화막(14)을 제거한다.

이어서, 패드산화막(12)을 제거하고 재차 열산화하여, 소자 분리막(26)에의해서 획정된 소자영역에, 막두께 약 10nm의 터널 산화막(28)을 형성한다.

계속해서, 막두께 약 110nm의 폴리 실리콘막(30)을 퇴적한다. 폴리 실리콘막(30)은 플로팅 게이트를 형성하기 위한 도전막이다.

그후, 통상의 리소그래피 기술 및 에칭기술에 의해, 폴리 실리콘막(30)을 소정의 패턴으로 가공한다(도11c).

여기서, 폴리 실리콘막(30)의 패턴닝에 사용하는 Poly1 마스크는 Core S/D 마스크의 안쪽 영역에, 메모리 셀영역의 주연을 둘러싸는 추출 패턴을 배치한다. 그리고, 추출 패턴 중에는, 메모리 셀의 구조에 따른 소정의 잔류 패턴을 형성한다. 도10에 나타낸 반도체 장치에서는, 스트라이프상으로 형성된 소자영역을 덮도록 스트라이프 상의 잔류 패턴을 형성하고 있다. 또, 주변회로 영역(16)의 폴리 실리콘막(30)은 패턴닝하지 않고, 전체가 폴리 실리콘막(30)으로 덮여지도록 해 놓는다.

이어서, 막두께 약 7nm의 바닥 산화막과, 막두께 약 10nm의 실리콘 질화막과, 막두께 약3nm의 상부 산화막이 순차로 적층되어 되는 ONO 막(32)을 퇴적한다(도11d).

이어서, 통상의 리소그래피 기술 및 드라이 에칭기술을 사용하여, 주변회로영역(16)의 ONO 막(32)과 폴리 실리콘막(30)을 제거한다(도12a).

여기서, ONO 막(32) 및 폴리 실리콘막(30)의 패턴닝에 사용하는 ONO 마스크는, Poly1 마스크의 추출 패턴내에 패턴의 주연이 위치하는 레이아웃으로 한다.

이와 같이 ONO 마스크를 레이아웃함으로서, ONO 마스크의 주연부에는 폴리 실리콘막(30)의 측벽이 노출되지 않기 때문에, 후의 산화공정에서 ONO 막(32)이 후막화되지는 않는다.

또, ONO 막(32) 및 폴리 실리콘막(30)을 에칭할 때, 영역(22)의 경계에는 소자 분리막(24)에 형성된 단차부가 존재하기 때문에, 이 단차부에 ONO 막(32), 폴리 실리콘막(30)의 잔사가 남을 가능성이 있다. 그러나, 본 실시형태에의한 반도체 장치의 제조방법에서는, 실리콘 질화막(18)을 제거할 때에 형성된 단차밖에 존재하지 않고, 도16에 나타낸 종래의 반도체 장치의 제조방법과 비교하여 용이하게 잔사를 제거할 수 있다. 이것에 의해, 오버 에칭를 적게 하여 잔사를 제거할 수 있기 때문에, 소자 분리막(24)의 마모를 억제하는 것이 가능해 진다.

또, Poly1 마스크의 추출 패턴의 외측에는 폴리 실리콘막(30)의 단차가 존재하기 때문에, 그 측벽에 형성된 ONO 막(32)이 잔사로서 남을 가능성도 있지만, 이 영역에도 다른 공정에 의해서 형성된 단차가 존재하지 않기 때문에, 오버 에칭를 적게 하여 잔사를 제거할 수 있다.

그 후, 주변회로용 트랜지스터의 게이트 절연막이 되는 실리콘산화막(도시하지 않음)을 형성한다.

이어서, 전면에, 막두께 약 120nm의 폴리 실리콘막과, 막두께 약 150nm의 텅스텐 실리사이드막과, 막두께 약 90nm의 산질화막을, 예를들어 CVD 법에 의해 순차로 퇴적한다. 폴리 실리콘막 및 텅스텐 실리사이드막은 폴리사이드 구조의 게이트 전극을 형성하기 위한 도전막이고, 산질화막은 후공정에서 플로팅 게이트를 가공하기 위한 마스크막이다.

계속해서, 통상의 리소그래피기술 및 드라이 에칭기술을 사용하여 산질화막, 텅스텐 실리사이드막, 폴리 실리콘막으로 되는 적층막을 패턴닝하여, 메모리 셀 영역(18)에 콘트롤 게이트(36)를, 주변회로 영역(16)에 게이트전극(도시하지 않음)을 형성한다(도12b).

그 후, 주변 회로 영역(16)을 덮는 포토레지스트를 형성하고, 메모리 셀 영역(16)의 ONO 막(32) 및 폴리 실리콘막(30)을 콘트롤 게이트(36)를 마스크로서 에칭한다. 콘트롤 게이트(36) 위는 산질화막으로 되는 마스크막(40)으로 덮여져 있기 때문에, ONO 막(32) 및 폴리 실리콘막(30)의 에칭시에 콘트롤 게이트(36)가 에칭되지 않는다. 이렇게 해서, 콘트롤 게이트(36) 아래로 ONO 막(32)을 거쳐서 형성된 플로팅 게이트(42)를 콘트롤 게이트(36)에 정합하여 형성한다(도12c).

여기서, 플로팅 게이트(42)의 패턴닝에 사용하는 SAE 마스크는, 메모리 셀 영역(18)에 잔존하는 불필요한 ONO 막(32), 폴리 실리콘막(30)을 제거할 필요가 있기 때문에, 적어도, ONO 마스크로 덮여지는 영역 보다 넓은 메모리 셀영역을 개구하도록 레이아웃 하는 것이 바람직하다.

이렇게 하여 플로팅 게이트 반도체 장치를 제조함으로서, 단차부에 발생하는 잔사를 용이하게 제거하고, 또한, 입자의 발생을 방지할 수 있다.

이와 같이, 본 실시형태에 의하면, ONO 마스크의 주연부에 폴리 실리콘막(30)이 존재하지 않도록 ONO 마스크의 패턴 주연부에 따라서 Poly1 마스크의 추출 패턴을 배치하기 때문에, ONO 마스크의 패턴 주연부에 잔사가 남는 것을 방지할 수 있다.

또, 소자 분리막(24)에 형성되는 단차부 근방에 다른 공정에서 단차가 형성되지 않도록 Poly1 마스크 및 ONO 마스크를 레이아웃 하기 때문에, 단차부에 형성되는 ONO 막(32)이나 폴리 실리콘막(30)의 잔사를 오버 에칭에 의해서 용이하게 제거할 수 있다.

또, 메모리 셀 영역의 주연부에 Core S/D 마스크의 추출 패턴을 배치하여, 그 패턴내에 Poly1 마스크의 추출 패턴 및 Core S/D 마스크의 잔류 패턴을 형성하기 때문에, 소자 분리막(24)에 형성되는 단차근방에는 다른 공정에서 단차가 형성되는 일은 없다. 이것에 의해, 잔사의 발생을 억제할 수 있다.

또, 상기 실시 형태에서는, 메모리 셀영역의 Core S/D의 잔류 패턴을, Poly1 마스크의 잔류 패턴내에 배치하고 있지만, S/D 마스크의 패턴보다 안쪽 영역에서는 반드시 도10에 나타낸 레이아웃일 필요는 없다.

예를들어, 도13에 나타낸 바와같이, Core S/D의 잔류 패턴과 Poly1 마스크의 잔류 패턴을 중복 배치할 수도 있다.

이 경우, 도11a∼도11c에 나타낸 반도체 장치의 제조방법과 동일하게 하여 폴리 실리콘막(30)을 형성하고(도14a, b), Poly1 마스크를 사용하여 폴리 실리콘막(30)을 패턴닝하면, 영역(48)에서는 터널 산화막(28)이 노출되게 된다(도14c). 이 때문에, 도11d ∼도12b에 나타낸 반도체 장치의 제조방법과 동일하게 하여 콘트롤 게이트(36)를 패턴닝 한 후(도14d∼도15b), SAE 마스크를 사용한 에칭공정에서 ONO 막(32) 및 폴리 실리콘막(30)을 패턴닝하면, 영역(48)의 실리콘 기판(10)이 패이게 되지만(도15c), 장치의 동작에 영향을 주는 영역이 아니기 때문에 별 문제는 없다.

또, Core S/D 마스크의 잔류 패턴을 스트라이프상으로 했지만, 메쉬상의 잔류 패턴이어도 좋다.

이 들 마스크패턴은, 장치구조에 따라서 적절히 변형할 수 있다.

또, 상기 제1 내지 제3 실시형태에 의한 반도체 장치의 제조방법에서는, 동일한 실리콘 질화막(14)을 사용하여 다른 막두께의 소자 분리막(24, 26)을 형성하는 경우에 대해서 나타냈으나, 소자 분리막(24)에 단차가 발생하는 문제는, 다른 실리콘 질화막을 마스크에 사용하여 2회의 LOCOS 방법을 행하는 반도체 장치의 제조방법에 있어서도 동일하게 발생한다. 따라서, 본 발명은 이러한 반도체 장치의 제조방법에도 적용할 수 있다.

또, 두꺼운 소자 분리막을 형성한 후, 이 소자 분리막을 선택적으로 에칭하여 얇은 소자 분리막과 두꺼운 소자 분리막을 형성하는 반도체 장치의 제조방법도 알려져 있다. 이 경우에도, 두꺼운 소자 분리막에는 단차가 발생하는 일이 있어, 본 발명의 반도체 장치의 제조방법을 적용할 수 있다.

이상과 같이, 본 발명에 의하면, 제1 패턴을 갖는 마스크막을 마스크로 서 반도체 기판을 산화하여, 주변회로 영역의 소자분리 영역에 산화막을 형성하고, 제2 패턴을 갖는 마스크막을 마스크로서 반도체 기판을 산화하여 산화막을 더 산화하여 되는 제1 소자 분리막과, 메모리 셀영역에 형성된 제2 소자 분리막을 형성하는 소자 분리막 형성공정과, 소자 분리막이 형성된 반도체 기판상에 플로팅 게이트가 되는 제1 도전막을 퇴적하여 메모리 셀영역의 주연부에 추출 패턴을 갖는 제3 패턴을 마스크로 하여 제1 도전막을 가공하는 제1 도전막 패턴닝 공정과, 제1 도전막이 형성된 반도체 기판상에 절연막을 퇴적하여 제1 도전막의 연부가 절연막에 의해서 덮여지도록, 메모리 셀 영역을 덮고, 제3 패턴의 추출 패턴상에 주연부가 위치하는 제4 패턴을 마스크로 하여 절연막을 가공하는 절연막 패턴닝 공정과, 절연막이 형성된 반도체 기판상에 제2 도전막을 퇴적하고 제5 패턴을 마스크로 하여 제2 도전막을 가공하고 주변회로 영역에 제2 도전막으로 되는 게이트전극을 형성하여, 메모리 셀영역에 콘트롤 게이트를 형성하는 게이트 전극 형성 공정을 갖는 반도체 장치의 제조방법에 의해서 반도체 장치를 제조함으로서, 제1 도전막의 측벽은 절연막으로 덮여져 있기 때문에, 후의 산화 공정에 의해서 산화되지 않고, 제1 도전막이 잔사로서 남지 않는다.

또, 상기한 반도체 장치의 제조방법에 있어서, 메모리 셀 영역의 주연부에 제2 패턴의 추출 패턴을 설비하면, 소자 분리막에 형성되는 단차부 근방에 다른공정에서의 단차가 발생하지 않기 때문에, 단차부에서의 잔사의 발생을 용이하게 억제할 수 있다.

또, 상기한 반도체 장치에 있어서, 제3 패턴의 추출 패턴은 제2 패턴의 추출 패턴내에 설비할 수 있다.

또, 제1 패턴을 갖는 마스크막을 마스크로 하여 반도체 기판을 산화하여, 주변회로 영역의 소자분리 영역에 산화막을 형성하고, 제2 패턴을 갖는 마스크막을 마스크로 하여 반도체 기판을 산화하여, 산화막을 더 산화하여 되는 제1 소자 분리막과, 메모리 셀 영역에 형성된 제2 소자 분리막을 형성하는 소자 분리막형성 공정과, 소자 분리막이 형성된 반도체 기판상에 플로팅 게이트가 되는 제1 도전막을 퇴적하여, 제1 패턴의 추출 패턴과 제2 패턴의 추출 패턴이 겹치는 제1 영역 이외에 연부가 존재하는 제3 패턴을 마스크로서 제2 도전막을 가공하는 제1 도전막 패턴닝 공정과, 제1 도전막이 형성된 반도체 기판상에 절연막을 퇴적하여, 제1 영역 이외에 연부가 존재하는 제4 패턴을 마스크로서 절연막을 가공하는 절연막 패턴닝 공정과, 절연막이 형성된 반도체 기판상에 제2 도전막을 퇴적하여 제5의 패턴으로 가공하고, 주변 회로 영역에 제2 도전막이 되는 게이트 전극을 형성하여 메모리 셀영역에 콘트롤 게이트를 형성하는 게이트 전극 형성 공정을 갖는 반도체 장치의 제조방법에 의해서 반도체 장치를 제조함으로써, 소자 분리막에 형성되는 단차부 근방에 다른 공정에서의 단차가 발생하지 않기 때문에, 단차부에서의 잔사 발생을 용이하게 억제할 수 있다.

또, 상기한 반도체 장치의 제조방법에 있어서, 제3 패턴의 추출 패턴을 제4 패턴의 잔류 패턴내에 설비하기 때문에, 제4 패턴을 사용한 에칭공정에서, 제1 도전막의 측벽에 절연막의 잔사가 남지 않는다. 이것에 의해, 후 공정에서 입자가 발생하는 것을 방지할 수 있다.

또, 상기한 반도체 장치의 제조방법에 있어서, 제5 패턴아래로 뻗어 있는 제4 패턴 단부를, 제2 패턴의 추출 패턴내에 설비하기 때문에, 주변회로 영역에 형성되는 두꺼운 소자 분리막상에 플로팅 게이트와 콘트롤 게이트가 적층되지 않는다. 이것에 의해, 후 공정에서 평탄화를 용이하게 할 수 있다.

또, 상기한 반도체 장치의 제조방법은, 절연막 패턴닝 공정에서, 주변회로영역에 존재하는 절연막 및 제1 도전막을 제거하는 반도체 장치의 제조방법에 적용할 수 있다.

또, 상기한 반도체 장치의 제조방법은, 소자 분리막 형성공정에 제1 패턴닝으로 가공된 마스크막을 마스크로서 반도체 기판을 산화하여, 반도체 기판에 제1 소자 분리막을 형성하는 공정과, 마스크막을 제거하는 공정과, 제2 패턴에 가공된 별도의 마스크막을 마스크로서 반도체 기판을 산화하여 반도체 기판에, 제1 소자 분리막 보다 얇은 제2 소자 분리막을 형성하는 공정을 행하는 반도체 장치의 제조방법에 적용할 수 있다.

Claims (10)

1. 제1 패턴을 갖는 마스크막을 마스크로 하여 반도체 기판을 산화하고, 주변회로 영역의 소자분리 영역에 산화막을 형성하고, 제2 패턴을 갖는 마스크막을 마스크로 하여 상기 반도체 기판을 산화하고, 상기 산화막을 더 산화하여서 되는 제1 소자분리막과, 메모리셀 영역에 형성된 제2 소자분리막을 형성하는 소자분리막 형성공정과;

   상기 소자분리막이 형성된 상기 반도체 기판상에, 플로팅 게이트가 되는 제1 도전막을 퇴적하고, 상기 메모리셀 영역의 주연부에 추출패턴을 갖는 제3 패턴을 마스크로 하여 상기 제1 도전막을 가공하는 제1 도전막 패터닝공정과;

   상기 제1 도전막이 형성된 상기 반도체 기판상에 절연막을 퇴적하고, 상기 제1 도전막의 연부가 상기 절연막으로 덮여지도록 상기 메모리셀 영역을 덮고, 상기 제3 패턴의 상기 추출패턴상에 주연부가 위치하는 제4 패턴을 마스크로하고 상기 절연막을 가공하는 절연막 패터닝공정과;

   상기 절연막이 형성된 상기 반도체 기판상에 제2 도전막을 퇴적하여 제5 패턴을 마스크로 하여 상기 제2 도전막을 가공하고, 상기 주변회로 영역에 상기 제2 도전막으로 되는 게이트전극을 형성하고, 상기 메모리셀 영역에 콘트롤 게이트를 형성하는 게이트전극 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제1항에 있어서,

   상기 제2 패턴은, 상기 메모리 셀영역의 주연부에 추출 패턴을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제1항에 있어서,

   상기 제3 패턴의 추출패턴은 상기 제2 패턴의 추출패턴내에 위치하는 것을 특징으로 하는 반도체장치의 제조방법.
4. 제1 패턴을 갖는 마스크막을 마스크로 하여 반도체 기판을 산화하고, 주변회로 영역의 소자분리 영역에 산화막을 형성하고, 제2 패턴을 갖는 마스크막을 마스크로 하여 상기 반도체 기판을 산화하고, 상기 산화막을 더 산화하여서 되는 제1 소자분리막과, 메모리셀 영역에 형성된 제2 소자분리막을 형성하는 소자분리막 형성공정과;

   상기 소자분리막이 형성된 상기 반도체 기판상에, 플로팅 게이트 되는 제1 도전막을 퇴적하고, 상기 제1 패턴의 추출패턴과 상기 제2 패턴의 추출패턴이 겹치는 제1 영역 이외에 연부가 존재하는 제3 패턴을 마스크로 하여 상기 제2 도전막을 가공하는 제1 도전막 패터닝공정과;

   상기 제1 도전막이 형성된 상기 반도체 기판상에 절연막을 퇴적하고, 상기 제1 영역 이외에 연부가 존재하는 제4 패턴을 마스크로 하여 상기 절연막을 가공하는 패터닝공정과;

   상기 절연막이 형성된 상기 반도체 기판상에 제2 도전막을 퇴적하여 제5 패터닝으로 가공하고, 상기 주변회로 영역에 상기 제2 도전막으로 되는 게이트전극을 형성하고, 상기 메모리셀 영역에 콘트롤 게이트를 형성하는 게이트전극 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제4항에 있어서,

   상기 제3 패턴의 추출 패턴은, 상기 제4 패턴의 잔류패턴내에 위치하는 것을 특징으로 하는 반도체 장치의 제조방법.
6. 제4항에 있어서,

   상기 제5 패턴 아래로 뻗어 있는 상기 제4 패턴의 단부는, 상기 제2 패턴의 추출패턴내에 위치하는 것을 특징으로 하는 반도체장치의 제조방법.
7. 제2항에 있어서,

   상기 제3 패턴의 추출패턴은 상기 제2 패턴의 추출패턴내에 위치하는 것을 특징으로 하는 반도체장치의 제조방법.
8. 제5항에 있어서,

   상기 제5 패턴 아래로 뻗어 있는 상기 제4 패턴의 단부는, 상기 제2 패턴의 추출패턴내에 위치하는 것을 특징으로 하는 반도체장치의 제조방법.
9. 제1항 내지 제6항, 제9항 및 제10항중 어느 한 항에 있어서,

   상기 절연막 패터닝공정에서는, 상기 주변회로 영역에 존재하는 상기 절연막 및 상기 제1 도전막을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
10. 제1항 내지 제6항, 제9항 및 제10항중 어느 한 항에 있어서,

    상기 소자분리막 형성공정은,

    상기 제1 패턴으로 가공된 상기 마스크막을 마스크로 하여 상기 반도체 기판을 산화하고, 상기 반도체 기판에 상기 제1 소자분리막을 형성하는 공정과;

    상기 마스크막을 제거하는 공정과;

    상기 제2 패턴으로 가공된 별도의 마스크막을 마스크로 하여 상기 반도체 기판을 산화하고, 상기 반도체 기판에 상기 제1 소자분리막보다 얇은 상기 제2 소자분리막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.

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