KR20050119977A - 적어도 두 개의 다른 채널농도를 갖는 비휘발성 플래시메모리 소자 및 그 제조방법 - Google Patents
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Abstract
적어도 두 개의 다른 채널농도를 갖는 비휘발성 플래시 메모리 소자 및 그 제조방법을 제공한다. 상기 비휘발성 플래시 메모리 소자는 반도체기판 내에 서로 이격되도록 배치된 소오스 영역 및 드레인 영역을 구비한다. 상기 소오스 영역과 상기 드레인 영역 사이의 상기 반도체기판 상에 상기 소오스 영역과 인접하여 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴이 배치된다. 상기 터널링층 패턴 하부의 상기 반도체기판 내에 제 1 채널영역이 배치된다. 상기 드레인 영역과 상기 제 1 채널영역 사이의 상기 반도체기판 상에 게이트 절연막이 배치된다. 상기 게이트 절연막 하부의 상기 반도체기판 내에 제 2 채널영역이 배치된다. 상기 제 2 채널영역은 상기 제 1 채널영역과 다른 농도를 갖는다. 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극이 배치된다.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 적어도 두 개의 다른 채널농도를 갖는 비휘발성 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 휘발성 메모리 소자와 달리 전원이 공급되지 않아도 이전 상태의 정보(previous data)가 유지되는 특성을 갖는다. 최근에 FRAM(Ferro-electric Random Access Memory), EPROM(Erasable and Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmable Read Only Memory)과 같은 비휘발성 메모리가 주목받고 있다. EPROM 및 EEPROM은 플로팅 게이트에 전하를 축적하여 전하의 유무에 의한 문턱전압의 변화에 의하여 데이타를 기억한다. EEPROM에는 메모리 셀 어레이 전체에 데이타의 소거를 하거나 또는 메모리 셀 어레이를 블럭 단위로 분할하여 각각의 블록 단위로 소거를 할 수 있는데, 후자를 플래시 메모리라 한다. 플래시 메모리 소자와 같은 비휘발성 메모리 소자는 파일 시스템, 메모리 카드, 휴대용 장치 등에 널리 사용되고 있다.
플래시 메모리 셀에는 부유 게이트(floating gate)형 소자와 부유 트랩(floating trap)형 소자의 두 가지 형(type)이 있다. 부유 트랩형 소자로는 소노스(SONOS, polysilicon-oxide-nitride-oxide-silicon) 구조가 널리 알려져 있다.
부유 게이트형 소자는 부유 게이트에 전하를 축적하는 메카니즘을 가진다면, 소노스 소자는 전하를 축적하는 메카니즘이 실리콘 질화막에 존재하는 트랩에 있다. 부유 게이트형 소자는 셀 사이즈를 줄이는데 한계를 가지며 프로그램 및 소거를 위해 고전압을 사용해야 하는 한계를 가지고 있다. 반면에 소노스 소자는 저전력 및 저전압의 요구에 부응하며 고집적을 실현할 수 있다.
종래기술에 따른 소노스 비휘발성 플래시 메모리 소자에 대한 연구가 "스케일드 플래시 메모리 소자에서 향상된 핫-캐리어 효과의 분석(Analysis of Enhanced Hot-carrier Effects in Scaled Flash Memory Devices; IEEE Transactions on Electron Devices, Vol.45, No.7, pp.1524-1529, July 1998)" 이라는 제목의 논문으로 춘첸(Chun Chen) 등에 의해 개시된 바 있다.
도 1a는 종래기술에 따른 비휘발성 플래시 메모리 소자를 설명하기 위한 단면도이며, 도 1b는 종래기술에 따른 비휘발성 플래시 메모리 소자의 프로그램 및 소거에 따른 문턱전압의 변화를 나타낸 그래프이다.
도 1a를 참조하면, 반도체기판(10)에 활성영역을 정의하는 소자분리막(12)이 배치된다. 상기 활성영역에는 채널영역(17)으로 이격되어 배치된 소오스 및 드레인 영역들(35)이 배치된다. 상기 채널영역(17)은 제 1 영역(L1) 및 제 2 영역(L2)으로 구분된다. 상기 제 1 영역(L1) 상에는 터널링층(20), 전하트랩층(22) 및 차폐층(30a)이 배치된다. 상기 제 2 영역(L2) 상에는 게이트 절연막(30b)이 배치된다. 상기 차폐층(30a) 및 상기 게이트 절연막(30b)은 동일한 물질막으로 동시에 형성되며, 서로 연결되어 있다. 상기 차폐층(30a) 및 상기 게이트 절연막(30b)을 동시에 덮는 게이트 전극(32)이 배치된다.
도 1b를 참조하면, 그래프의 X축은 상기 도 1a에서 설명한 비휘발성 플래시 메모리 소자의 게이트 길이(Lgate)를 나타내며, Y축은 문턱전압(Threshold Voltage; Vth)을 나타낸다. 상기 도 1a에서 설명한 비휘발성 플래시 메모리 소자에 프로그램(program)을 하기 위해서는 채널-핫 전자 인입(channel-hot electron injection, CHEI) 또는 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의하여 전자가 상기 터널링층(20)을 통과하여 상기 전하트랩층(22)에 트랩(trap)된다. 따라서, 상기 트랩된 전자에 의하여 상기 제 1 영역(L1)의 문턱전압이 상승하게 된다. 상기 소자는 상기 트랩된 전자의 양에 의하여 문턱전압이 변하게 되며, 상기 문턱전압의 변화량에 따라 온(on) 또는 오프(off)의 두 가지 레벨이 정해진다.
소거(erase) 동작에서는 핫-홀 인입(hot hole injection)에 의하여 트랩된 전자를 디트랩(detrap) 한다. 따라서, 상기 제 1 영역(L1)에서 문턱전압이 감소하게 된다. 그러나, 상기 제 2 영역(L2)은 상기 게이트 절연막(30b)에 의해 문턱전압이 고정되어 있다. 따라서, 프로그램 시와 소거 시의 센싱 폭(sensing margin)은 도 1b에서 나타낸바와 같이 문턱전압의 변화량(SM1)에 의해 결정된다. 상기 제 2 영역(L2)에서의 문턱전압을 참조부호 '△Vth' 만큼 더 낮추게 되면, 참조부호 SM2와 같이 센싱 폭을 더 넓게 할 수 있다. 상기 제 2 영역(L2)에서의 문턱전압을 낮출 수 있는 방법 중 하나는 상기 게이트 절연막(30b)의 두께를 감소시키는 것이다. 그러나, 상기 게이트 절연막(30b)과 상기 차폐층(30a)은 동시에 형성되기 때문에 상기 차폐층(30a)의 두께를 감소하면 셀의 리텐션(cell retention) 특성을 저하시킨다. 따라서, 상기 게이트 절연막(30b)의 두께를 그대로 유지하면서 상기 제 2 영역(L2)의 문턱전압을 낮출 수 있는 연구가 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 비휘발성 플래시 메모리 소자의 게이트 절연막의 두께를 그대로 유지하면서 소거 시 문턱전압을 낮추어 프로그램 및 소거에 따른 문턱전압의 변화값을 증가시켜 센싱 폭을 높일 수 있는 비휘발성 플래시 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명의 실시예들은 적어도 두 개의 다른 채널농도를 갖는 비휘발성 플래시 메모리 소자를 제공한다.
일실시예에서, 상기 비휘발성 플래시 메모리 소자는 반도체기판 내에 서로 이격되도록 배치된 소오스 영역 및 드레인 영역을 포함한다. 상기 소오스 영역과 상기 드레인 영역 사이의 상기 반도체기판 상에 상기 소오스 영역과 인접하여 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴이 배치된다. 상기 터널링층 패턴 하부의 상기 반도체기판 내에 제 1 채널영역이 배치된다. 상기 드레인 영역과 상기 제 1 채널영역 사이의 상기 반도체기판 상에 게이트 절연막이 배치된다. 상기 게이트 절연막 하부의 상기 반도체기판 내에 제 2 채널영역이 배치된다. 상기 제 2 채널영역은 상기 제 1 채널영역과 다른 농도를 갖는다. 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극이 배치된다.
상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮은 것이 바람직하다.
또 다른 일실시예에서, 상기 비휘발성 플래시 메모리 소자는 반도체기판 내에 서로 이격되도록 배치된 소오스 영역 및 드레인 영역을 포함한다. 상기 소오스 영역과 상기 드레인 영역 사이의 상기 반도체기판 상에 상기 소오스 영역 및 상기 드레인 영역과 인접하되 서로 이격되어 차례로 적층된 터널링층 패턴들, 전하트랩층 패턴들 및 차폐층 패턴들이 배치된다. 상기 터널링층 패턴들 하부의 상기 반도체기판 내에 제 1 채널영역들이 배치된다. 상기 제 1 채널영역들 사이의 상기 반도체기판 상에 게이트 절연막이 배치된다. 상기 게이트 절연막 하부의 상기 반도체기판 내에 제 2 채널영역이 배치된다. 상기 제 2 채널영역은 상기 제 1 채널영역들과 다른 농도를 갖는다. 상기 차폐층 패턴들 및 상기 게이트 절연막을 동시에 덮는 게이트 전극이 배치된다.
상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역들의 불순물 농도 보다 낮은 것이 바람직하다.
본 발명의 다른 실시예들은 적어도 두 개의 다른 채널농도를 갖는 비휘발성 플래시 메모리 소자의 제조방법을 제공한다.
본 발명의 일 양태에 따르면, 상기 방법은 반도체기판 내에 셀 활성영역을 한정하는 것을 포함한다. 상기 셀 활성영역 내에 제 1 이온주입을 실시하여 제 1 채널영역을 형성한다. 상기 제 1 채널영역을 갖는 반도체기판 상에 터널링층, 전하트랩층 및 보호막을 차례로 적층한다. 상기 보호막을 갖는 반도체기판 상에 상기 제 1 채널영역 상부의 상기 보호막을 일부 노출시키는 제 1 포토레지스트 패턴을 형성한다. 그 후, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 제 2 이온주입을 실시하여 상기 반도체기판 내에 제 2 채널영역을 형성한다. 이어, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝한다. 그 후, 상기 제 1 포토레지스트 패턴을 제거한다.
상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮게 형성되는 것이 바람직하다.
상기 제 2 이온주입의 불순물 도전형이 상기 제 1 이온주입의 불순물 도전형과 반대인 것을 사용할 수 있다.
상기 반도체기판 내에 셀 활성영역을 한정하는 동안, 상기 셀 활성영역에 인접한 주변회로 활성영역을 한정하는 것을 더 포함할 수 있다. 또한, 상기 제 1 채널영역을 형성한 후, 상기 주변회로 활성영역 내에 예비 주변회로 채널영역을 형성하는 것을 더 포함할 수 있다. 이때, 상기 제 1 포토레지스트 패턴을 형성하는 것은, 상기 제 1 채널영역 상부의 상기 보호막을 일부 및 상기 예비 주변회로 채널영역을 노출시키는 제 1 포토레지스트 패턴을 형성하는 것을 포함한다. 또한, 상기 제 2 채널영역을 형성하는 것은, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 제 2 이온주입을 실시하여 상기 반도체기판 내에 주변회로 채널영역 및 제 2 채널영역을 형성하는 것을 포함한다.
본 발명의 일 양태에 따르면, 상기 방법은 반도체기판 내에 활성영역을 한정하는 것을 포함한다. 상기 활성영역 내에 제 1 이온주입을 실시하여 제 1 채널영역을 형성한다. 이어, 상기 제 1 채널영역을 갖는 반도체기판 상에 터널링층, 전하트랩층 및 보호막을 차례로 적층한다. 상기 보호막을 갖는 반도체기판 상에 상기 제 1 채널영역 상부의 상기 보호막을 일부 노출시키는 제 1 포토레지스트 패턴을 형성한다. 그 후, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝한다. 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 제 2 이온주입을 실시하여 상기 반도체기판 내에 제 2 채널영역을 형성한다. 그 후, 상기 제 1 포토레지스트 패턴을 제거한다.
상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮게 형성하는 것이 바람직하다.
본 발명의 일 양태에 따르면, 상기 방법은 반도체기판 내에 셀 영역 및 주변회로 영역을 한정하는 것을 포함한다. 상기 셀 영역 및 상기 주변회로 영역에 각각 셀 활성영역 및 주변회로 활성영역을 형성한다. 이어, 상기 셀 활성영역 내에 제 1 이온주입을 실시하여 제 1 채널영역을 형성한다. 상기 주변회로 활성영역 내에 제 2 이온주입을 실시하여 주변회로 채널영역을 형성한다. 상기 반도체기판 상에 터널링층, 전하트랩층 및 보호막을 차례로 적층한다. 상기 보호막을 갖는 반도체기판 상에 상기 제 1 채널영역 상부의 상기 보호막을 일부 덮는 제 1 포토레지스트 패턴을 형성한다. 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝한다. 상기 제 1 포토레지스트 패턴을 제거하고, 상기 보호막 및 상기 주변회로영역을 덮는 제 2 포토레지스트 패턴을 형성한다. 이어, 상기 제 2 포토레지스트 패턴을 마스크로 이용하여 제 3 이온주입을 실시하여 상기 셀 활성영역 내에 제 2 채널영역을 형성한다. 상기 제 2 포토레지스트 패턴을 제거한다.
상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮게 형성되는 것이 바람직하다.
본 발명의 일 양태에 따르면, 상기 방법은 반도체기판 내에 셀 영역 및 주변회로 영역을 한정하는 것을 포함한다. 상기 셀 영역 및 상기 주변회로 영역에 각각 셀 활성영역 및 주변회로 활성영역을 형성한다. 상기 셀 활성영역 내에 제 1 이온주입을 실시하여 제 1 채널영역을 형성한다. 상기 주변회로 활성영역 내에 제 2 이온주입을 실시하여 주변회로 채널영역을 형성한다. 상기 반도체기판 상에 터널링층, 전하트랩층 및 보호막을 차례로 적층한다. 이어, 상기 셀 활성영역 상부의 상기 보호막 일부 및 상기 주변회로영역을 덮는 제 1 포토레지스트 패턴을 형성한다. 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 제 3 이온주입을 실시하여 상기 셀 활성영역 내에 제 2 채널영역을 형성한다. 그 후, 상기 제 1 포토레지스트 패턴을 제거한다. 상기 보호막을 갖는 반도체기판 상에 상기 제 1 채널영역 상부를 덮는 제 2 포토레지스트 패턴을 형성한다. 상기 제 2 포토레지스트 패턴을 마스크로 이용하여 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝한다. 이어, 상기 제 2 포토레지스트 패턴을 제거한다.
상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮게 형성되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 2e는 본 발명의 제 1 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체기판(210)에 셀 영역(C)과 주변회로 영역(P)이 마련된다. 상기 셀 영역(C)과 주변회로 영역(P)에 소자분리막(212)을 형성한다. 상기 소자분리막(212)은 트렌치 소자분리에 의해 형성될 수 있다. 상기 셀 영역(C)의 활성영역 내에 불순물 이온들을 주입하여 제 1 채널영역(217)을 형성한다. 그 후, 상기 주변회로 영역(P)의 활성영역 내에 불순물 이온들을 주입하여 예비 주변회로 채널영역(215)을 형성한다. 상기 예비 주변회로 채널영역(215)은 최종적으로 요구하는 주변회로 채널영역의 농도와 다르게 형성한다. 즉, 이후 추가되는 이온주입에 의한 농도 변화를 감안하여 상기 예비 주변회로 채널영역(215)의 농도를 결정한다.
상기 반도체기판(210) 상에 터널링층(220), 전하트랩층(222) 및 보호막(225)을 차례로 형성한다. 상기 터널링층(220)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 터널링층(220)은 열산화 공정에 의해 형성될 수 있다. 상기 전하트랩층(222)은 고유전막으로 형성할 수 있다. 특히, 상기 전하트랩층(222)은 실리콘 질화막으로 형성할 수 있다. 상기 보호막(225)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 보호막(225)은 이후 공정에서 상기 전하트랩층(222)을 보호하기 위해 형성된다. 상기 전하트랩층(222) 및 상기 보호막(225)은 화학기상증착법(chemical vapor deposition) 또는 단원자층증착법(atomic layer deposition)으로 형성할 수 있다.
도 2b를 참조하면, 상기 보호막(225)을 갖는 반도체기판 상에 포토레지스트막을 형성한다. 그 후, 상기 포토레지스트막을 패터닝하여 상기 제 1 채널영역(217) 상부의 상기 보호막(225) 일부를 덮는 포토레지스트 패턴(227)을 형성한다. 상기 포토레지스트 패턴(227)을 마스크로 이용하여 이온주입공정을 실시한다. 상기 이온주입공정 시 불순물의 도전형은 상기 제 1 채널영역(217)의 불순물 도전형과 반대인 것을 사용하는 것이 바람직하다. 그 결과, 상기 예비 주변회로 채널영역(215)은 상기 이온주입에 의해 채널농도가 변하여 주변회로 채널영역(215a)이 되며, 이온주입에 노출된 상기 제 1 채널영역(217)의 일부분은 상기 반대 불순물 도전형의 이온주입에 의해 채널농도가 낮아진 제 2 채널영역(217a)으로 형성된다.
도 2c를 참조하면, 상기 포토레지스트 패턴(227)을 마스크로 이용하여 상기 보호막(225), 전하트랩층(222) 및 터널링층(220)을 차례로 패터닝한다. 그 결과, 패터닝된 보호막(225a), 전하트랩층(222a) 및 터널링층(220a)이 형성되며, 상기 주변회로 영역(P) 및 상기 제 2 채널영역(217a)의 상부면을 노출시킨다.
도 2d를 참조하면, 상기 포토레지스트 패턴(227)을 제거한다. 이어, 이후 증착 공정을 위한 세정 공정을 진행한다. 이때, 상기 패터닝된 보호막(225a)이 일부 또는 전부 식각될 수 있다. 그 후, 상기 반도체기판(210) 상에 절연막(230) 및 게이트 전극막(232)을 차례로 형성한다. 상기 절연막(230)은 산화막으로 형성할 수 있다. 또한, 상기 절연막(230)은 화학기상증착법(chemical vapor deposition)으로 형성할 수 있다. 상기 게이트 전극막(232)은 폴리실리콘막 또는 금속막으로 형성할 수 있다.
도 2e를 참조하면, 상기 게이트 전극막(232), 절연막(230), 전하트랩층(222a) 및 터널링층(220a)을 차례로 패터닝한다. 그 결과, 상기 제 1 채널영역(217) 상에 차례로 적층된 터널링층 패턴(220b), 전하트랩층 패턴(222b) 및 차폐층 패턴(230a)이 형성된다. 이때, 상기 차폐층 패턴(230a)은 상기 절연막(230)으로 구성된다. 만약, 상기 보호막(225a)이 일부 잔존한다면, 상기 차폐층 패턴(230a)은 상기 절연막(230) 및 상기 보호막(225a)으로 구성된다. 또한, 동시에 상기 제 2 채널영역(217a) 상에 게이트 절연막(230b)이 형성되며, 상기 차폐층(230a) 및 상기 게이트 절연막(230b)을 동시에 덮는 게이트 전극(232a)이 형성된다. 상기 제 1 채널영역(217), 터널링층 패턴(220b), 전하트랩층 패턴(222b), 차폐층 패턴(230a) 및 게이트 전극(232a)은 제 1 게이트 영역을 구성한다. 또한, 제 2 채널영역(217a), 게이트 절연막(230b) 및 게이트 전극(232a)은 제 2 게이트 영역을 구성한다.
또한, 이와 동시에 주변회로 영역(P)에서는 주변회로 채널영역(215a) 상에 차례로 적층된 주변회로 게이트 절연막(230c) 및 주변회로 게이트 전극(232b)이 형성된다. 상기 주변회로 게이트 절연막(230c)의 두께는 주변회로의 동작 전압대에 적합하도록 추가적인 포토/식각/산화막 공정 등으로 달라질 수도 있다.
그 후, 상기 게이트 전극(232a)을 마스크로 이용하여 이온주입공정을 실시한다. 그 결과 상기 터널링층 패턴(220b) 및 게이트 절연막(230b)과 인접한 상기 셀 활성영역 내에 각각 소오스 영역(S1) 및 드레인 영역(D1)을 형성할 수 있다. 또한, 상기 주변회로 게이트 전극(232b)을 마스크로 이용하여 이온주입공정을 실시한다. 그 결과 상기 주변회로 게이트 전극(232b)과 인접한 상기 주변회로 활성영역 내에 소오스 영역(S2) 및 드레인 영역(D2)을 형성할 수 있다.
상기와 같이 형성된 비휘발성 플래시 메모리 소자는 상기 소오스 영역(S1)과 상기 드레인 영역(D1) 사이에 불순물 농도가 다른 두개의 채널영역(217, 217a)을 갖게 된다. 따라서, 상기 두개의 채널영역(217, 217a)의 농도에 따라 상기 제 1 게이트 영역 및 제 2 게이트 영역에서 독립적으로 문턱전압을 변화시킬 수 있다. 특히, 상기 제 2 채널영역(217a)의 불순물 농도를 상기 제 1 채널영역(217)의 불순물 농도 보다 낮게 형성함으로써 상기 제 2 게이트 영역의 온셀 전류(on-cell current)량을 증가시킬 수 있게 된다. 이에 따라, 상기 제 2 게이트 영역의 문턱전압이 낮아지게 된다. 그 결과, 도 1b에서 설명한 바와 같이 상기 비휘발성 플래시 메모리 소자의 프로그램 및 소거 시 문턱전압의 변화값(SM2)을 더 크게 증가시켜 상기 비휘발성 플래시 메모리 소자의 온(on) 또는 오프(off)의 센싱 폭을 증가시킬 수 있게 된다.
도 3a 및 도 3b는 본 발명의 제 2 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 도 2a에 설명한 바와 같이 반도체기판(210)에 셀 영역(C)과 주변회로 영역(P)이 마련된다. 상기 셀 영역(C)과 주변회로 영역(P)에 소자분리막(212)을 형성한다. 또한, 제 1 채널영역(217) 및 예비 주변회로 채널영역(215)을 형성한다. 상기 반도체기판(210) 상에 터널링층(220), 전하트랩층(222) 및 보호막(225)을 차례로 형성한다. 그 후, 상기 보호막(225)을 갖는 반도체기판 상에 포토레지스트막을 형성한다. 그 후, 상기 포토레지스트막을 패터닝하여 상기 제 1 채널영역(217) 상부의 상기 보호막(225) 일부를 덮는 포토레지스트 패턴(227)을 형성한다.
도 3b를 참조하면, 상기 포토레지스트 패턴(227)을 마스크로 이용하여 상기 보호막(225), 전하트랩층(222) 및 터널링층(220)을 차례로 패터닝한다. 그 결과, 패터닝된 보호막(225a), 전하트랩층(222a) 및 터널링층(220a)이 형성되며, 상기 주변회로 영역(P) 및 상기 제 1 채널영역(217)의 상부면 일부를 노출시킨다. 이때, 상기 터널링층(220)이 일부 식각되지 않고 잔존하여 버퍼층(A)으로 이용될 수 있다.
이어, 상기 포토레지스트 패턴(227)을 마스크로 이용하여 이온주입공정을 실시한다. 상기 이온주입공정 시 불순물의 도전형은 상기 제 1 채널영역(217)의 불순물 도전형과 반대인 것을 사용하는 것이 바람직하다. 그 결과, 상기 예비 주변회로 채널영역(215)은 상기 이온주입에 의해 채널농도가 변하여 주변회로 채널영역(215a)이 되며, 이온주입에 노출된 상기 제 1 채널영역(217)의 일부분은 상기 반대 불순물 도전형의 이온주입에 의해 채널농도가 낮아진 제 2 채널영역(217a)이 된다.
이 후, 도 2d 및 도 2e에서 설명한 바와 같이 동일한 공정을 진행한다. 상기 도 2d의 세정 공정에서 상기 버퍼층(A)이 함께 제거된다.
도 4a 내지 4e는 본 발명의 제 3 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체기판(410)에 셀 영역(C)과 주변회로 영역(P)이 마련된다. 상기 셀 영역(C)과 주변회로 영역(P)에 소자분리막(412)을 형성한다. 상기 소자분리막(412)은 트렌치 소자분리에 의해 형성될 수 있다. 상기 셀 영역(C)의 활성영역 내에 불순물 이온들을 주입하여 제 1 채널영역(417)을 형성한다. 그 후, 상기 주변회로 영역(P)의 활성영역 내에 불순물 이온들을 주입하여 주변회로 채널영역(415)을 형성한다.
상기 반도체기판(410) 상에 터널링층(420), 전하트랩층(422) 및 보호막(425)을 차례로 형성한다. 상기 터널링층(420)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 터널링층(420)은 열산화 공정에 의해 형성될 수 있다. 상기 전하트랩층(422)은 고유전막으로 형성할 수 있다. 특히, 상기 전하트랩층(422)은 실리콘 질화막으로 형성할 수 있다. 상기 보호막(425)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 보호막(425)은 이후 공정에서 상기 전하트랩층(422)을 보호하기 위해 형성된다. 상기 전하트랩층(422) 및 상기 보호막(425)은 화학기상증착법(chemical vapor deposition) 또는 단원자층증착법(atomic layer deposition)으로 형성할 수 있다.
도 4b를 참조하면, 상기 보호막(425)을 갖는 반도체기판 상에 제 1 포토레지스트막을 형성한다. 그 후, 상기 제 1 포토레지스트막을 패터닝하여 상기 제 1 채널영역(417) 상부의 상기 보호막(425) 일부를 덮는 제 1 포토레지스트 패턴(427)을 형성한다.
상기 제 1 포토레지스트 패턴(427)을 마스크로 이용하여 상기 보호막(425), 전하트랩층(422) 및 터널링층(420)을 차례로 패터닝한다. 그 결과, 패터닝된 보호막(425a), 전하트랩층(422a) 및 터널링층(420a)이 형성되며, 상기 주변회로 영역(P) 및 상기 제 1 채널영역(417)의 상부면 일부를 노출시킨다. 이때, 상기 터널링층(420)이 일부 식각되지 않고 잔존하여 버퍼층(A)으로 이용될 수 있다.
도 4c를 참조하면, 상기 제 1 포토레지스트 패턴(427)을 제거한다. 그 후, 상기 반도체기판(410) 상에 제 2 포토레지스트막을 형성한다. 상기 제 2 포토레지스트막을 패터닝하여 상기 주변회로 영역(P) 및 상기 패터닝된 보호막(425a) 덮는 제 2 포토레지스트 패턴(428)을 형성한다. 상기 제 2 포토레지스트 패턴(428)을 마스크로 이용하여 이온주입공정을 실시한다. 상기 이온주입공정 시 불순물의 도전형은 상기 제 1 채널영역(417)의 불순물 도전형과 반대인 것을 사용하는 것이 바람직하다. 그 결과, 이온주입에 노출된 상기 제 1 채널영역(417)의 일부분은 상기 반대 불순물 도전형의 이온주입에 의해 채널농도가 낮아진 제 2 채널영역(417a)이 된다. 상기 버퍼층(A)은 상기 이온주입 공정에서 상기 반도체기판(410)의 손상(damage)을 방지하는 역할을 한다.
도 4d를 참조하면, 상기 제 2 포토레지스트 패턴(428)을 제거한다. 이어, 이후 증착 공정을 위한 세정 공정을 진행한다. 이때, 상기 버퍼층(A)은 완전히 제거되며, 상기 패터닝된 보호막(425a)은 일부 또는 전부 식각될 수 있다. 그 후, 상기 반도체기판(410) 상에 절연막(430) 및 게이트 전극막(432)을 차례로 형성한다. 상기 절연막(430)은 산화막으로 형성할 수 있다. 또한, 상기 절연막(430)은 화학기상증착법(chemical vapor deposition)으로 형성할 수 있다. 상기 게이트 전극막(432)은 폴리실리콘막 또는 금속막으로 형성할 수 있다.
도 4e를 참조하면, 상기 게이트 전극막(432), 절연막(430), 전하트랩층(422a) 및 터널링층(420a)을 차례로 패터닝한다. 그 결과, 상기 제 1 채널영역(417) 상에 차례로 적층된 터널링층 패턴(420b), 전하트랩층 패턴(422b) 및 차폐층 패턴(430a)이 형성된다. 이때, 상기 차폐층 패턴(430a)은 상기 절연막(430)으로 구성된다. 만약, 상기 보호막(425a)이 일부 잔존한다면, 상기 차폐층 패턴(430a)은 상기 절연막(430) 및 상기 보호막(425a)으로 구성된다. 또한, 동시에 상기 제 2 채널영역(417a) 상에 게이트 절연막(430b)이 형성되며, 상기 차폐층(430a) 및 상기 게이트 절연막(430b)을 동시에 덮는 게이트 전극(432a)이 형성된다.
또한, 이와 동시에 주변회로 영역(P)에서는 주변회로 채널영역(415) 상에 차례로 적층된 주변회로 게이트 절연막(430c) 및 주변회로 게이트 전극(432b)이 형성된다. 상기 주변회로 게이트 절연막(430c)의 두께는 주변회로의 동작 전압대에 적합하도록 추가적인 포토/식각/산화막 공정 등으로 달라질 수도 있다.
그 후, 상기 게이트 전극(432a)을 마스크로 이용하여 이온주입공정을 실시한다. 그 결과 상기 터널링층 패턴(420b) 및 게이트 절연막(430b)과 인접한 상기 셀 활성영역 내에 각각 소오스 영역(S1) 및 드레인 영역(D1)을 형성할 수 있다. 또한, 상기 주변회로 게이트 전극(432b)을 마스크로 이용하여 이온주입공정을 실시한다. 그 결과 상기 주변회로 게이트 전극(432b)과 인접한 상기 주변회로 활성영역 내에 소오스 영역(S2) 및 드레인 영역(D2)을 형성할 수 있다.
도 5a 및 도 5b는 본 발명의 제 4 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 도 4a에 설명한 바와 같이 반도체기판(410)에 셀 영역(C)과 주변회로 영역(P)이 마련된다. 상기 셀 영역(C)과 주변회로 영역(P)에 소자분리막(412)을 형성한다. 또한, 제 1 채널영역(417) 및 주변회로 채널영역(415)을 형성한다. 상기 반도체기판(410) 상에 터널링층(420), 전하트랩층(422) 및 보호막(425)을 차례로 형성한다. 그 후, 상기 보호막(425)을 갖는 반도체기판 상에 제 2 포토레지스트막을 형성한다. 그 후, 상기 제 2 포토레지스트막을 패터닝하여 상기 제 1 채널영역(417) 상부의 상기 보호막(425) 일부를 노출시키는 제 2 포토레지스트 패턴(428)을 형성한다.
상기 제 2 포토레지스트 패턴(428)을 마스크로 이용하여 이온주입공정을 실시한다. 상기 이온주입공정 시 불순물의 도전형은 상기 제 1 채널영역(417)의 불순물 도전형과 반대인 것을 사용하는 것이 바람직하다. 그 결과, 이온주입에 노출된 상기 제 1 채널영역(417)의 일부분은 상기 반대 불순물 도전형의 이온주입에 의해 채널농도가 낮아진 제 2 채널영역(417a)으로 형성된다.
도 5b를 참조하면, 상기 제 2 포토레지스트 패턴(428)을 제거한다. 그 후, 상기 보호막(425)을 갖는 반도체기판 상에 제 1 포토레지스트막을 형성한다. 그 후, 상기 제 1 포토레지스트막을 패터닝하여 상기 제 1 채널영역(417) 상부의 상기 보호막(425)를 덮는 제 1 포토레지스트 패턴(427)을 형성한다.
상기 제 1 포토레지스트 패턴(427)을 마스크로 이용하여 상기 보호막(425), 전하트랩층(422) 및 터널링층(420)을 차례로 패터닝한다. 그 결과, 패터닝된 보호막(425a), 전하트랩층(422a) 및 터널링층(420a)이 형성되며, 상기 주변회로 영역(P) 및 상기 제 2 채널영역(417a)의 상부면들이 노출된다.
이 후, 상기 제 1 포토레지스트 패턴(427)을 제거한 후, 도 4d 및 도 4e에서 설명한 바와 같이 동일한 공정을 진행한다.
도 6a 내지 도 6e는 본 발명의 제 5 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 반도체기판(610) 내에 소자분리막(612)을 형성하여 활성영역을 한정한다. 상기 소자분리막(612)은 트렌치 소자분리에 의해 형성될 수 있다. 불순물 이온들을 주입하여 상기 활성영역 내에 제 1 채널영역(617)을 형성한다.
상기 반도체기판(610) 상에 터널링층(620), 전하트랩층(622) 및 보호막(625)을 차례로 형성한다. 상기 터널링층(620)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 터널링층(620)은 열산화 공정에 의해 형성될 수 있다. 상기 전하트랩층(622)은 고유전막으로 형성할 수 있다. 특히, 상기 전하트랩층(622)은 실리콘 질화막으로 형성할 수 있다. 상기 보호막(625)은 실리콘 산화막 또는 실리콘 산질화막으로 형성할 수 있다. 상기 보호막(625)은 이후 공정에서 상기 전하트랩층(622)을 보호하기 위해 형성된다. 상기 전하트랩층(622) 및 상기 보호막(625)은 화학기상증착법(chemical vapor deposition) 또는 단원자층증착법(atomic layer deposition)으로 형성할 수 있다.
도 6b를 참조하면, 상기 보호막(625)을 갖는 반도체기판 상에 포토레지스트막을 형성한다. 그 후, 상기 포토레지스트막을 패터닝하여 상기 제 1 채널영역(617) 상부의 상기 보호막(625) 일부를 노출시키는 포토레지스트 패턴(627)을 형성한다. 상기 포토레지스트 패턴(627)을 마스크로 이용하여 이온주입공정을 실시한다. 상기 이온주입공정 시 불순물의 도전형은 상기 제 1 채널영역(617)의 불순물 도전형과 반대인 것을 사용하는 것이 바람직하다. 그 결과, 이온주입에 노출된 상기 제 1 채널영역(617)의 일부분은 상기 반대 불순물 도전형의 이온주입에 의해 채널농도가 낮아진 제 2 채널영역(617a)으로 형성된다. 그 결과, 상기 제 1 채널영역들(617)은 상기 제 2 채널영역(617a)에 의해 이격되어 형성된다.
도 6c를 참조하면, 상기 포토레지스트 패턴(627)을 마스크로 이용하여 상기 보호막(625), 전하트랩층(622) 및 터널링층(620)을 차례로 패터닝한다. 그 결과, 패터닝된 보호막(625a), 전하트랩층(622a) 및 터널링층(620a)이 형성되며, 상기 제 2 채널영역(617a)의 상부면이 노출된다.
도 6d를 참조하면, 상기 포토레지스트 패턴(627)을 제거한다. 이어, 이후 증착 공정을 위한 세정 공정을 진행한다. 이때, 상기 패터닝된 보호막(625a)이 일부 또는 전부 식각될 수 있다. 그 후, 상기 반도체기판(610) 상에 절연막(630) 및 게이트 전극막(632)을 차례로 형성한다. 상기 절연막(630)은 산화막으로 형성할 수 있다. 또한, 상기 절연막(630)은 화학기상증착법(chemical vapor deposition)으로 형성할 수 있다. 상기 게이트 전극막(632)은 폴리실리콘막 또는 금속막으로 형성할 수 있다.
도 6e를 참조하면, 상기 게이트 전극막(632), 절연막(630), 전하트랩층(622a) 및 터널링층(620a)을 차례로 패터닝한다. 그 결과, 상기 제 1 채널영역들(617) 상에 차례로 적층된 터널링층 패턴들(620b), 전하트랩층 패턴들(622b) 및 차폐층 패턴들(630a)이 형성된다. 이때, 상기 차폐층 패턴들(630a)은 상기 절연막(630)으로 구성된다. 만약, 상기 보호막(625a)이 일부 잔존한다면, 상기 차폐층 패턴들(630a)은 상기 절연막(630) 및 상기 보호막(625a)으로 구성된다. 또한, 동시에 상기 제 2 채널영역(617a) 상에 게이트 절연막(630b)이 형성되며, 상기 차폐층(630a) 및 상기 게이트 절연막(630b)을 동시에 덮는 게이트 전극(632a)이 형성된다.
이 후, 상기 게이트 전극(632a)을 마스크로 이용하여 이온주입공정을 실시한다. 그 결과 상기 터널링층 패턴들(620b)과 인접한 상기 활성영역 내에 각각 소오스 영역(S1) 및 드레인 영역(D1)을 형성할 수 있다.
도 6e를 다시 참조하여 본 발명의 실시예에 따른 비휘발성 플래시 메모리 소자를 설명하기로 한다.
도 6e를 참조하면, 반도체기판(610) 내에 서로 이격되도록 소오스 영역(S1) 및 드레인 영역(D1)이 배치된다. 상기 소오스 영역(S1)과 상기 드레인 영역(D1) 사이의 상기 반도체기판 상에 상기 소오스 영역(S1) 및 상기 드레인 영역(D1)과 인접하되 서로 이격되어 차례로 적층된 터널링층 패턴들(620b), 전하트랩층 패턴들(622b) 및 차폐층 패턴들(630a)이 배치된다. 상기 터널링층 패턴들(620b)은 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 상기 전하트랩층 패턴들(622b)은 고유전막 물질일 수 있다. 특히, 상기 전하트랩층 패턴들(622b)은 실리콘 질화막일 수 있다.
상기 터널링층 패턴들(620b) 하부의 상기 반도체기판 내에 제 1 채널영역들(617)이 배치된다. 상기 제 1 채널영역들(617) 사이의 상기 반도체기판 상에 게이트 절연막(630b)이 배치된다. 상기 차폐층 패턴들(630a) 및 상기 게이트 절연막(630b)은 동일한 물질막이며, 서로 연결되어 있다. 상기 차폐층 패턴들(630a) 및 상기 게이트 절연막(630b)은 산화막일 수 있다. 또한, 상기 차폐층 패턴들(630a) 및 상기 게이트 절연막(630b)은 동일한 두께를 가질 수 있다.
상기 게이트 절연막(630b) 하부의 상기 반도체기판 내에 제 2 채널영역(617a)이 배치된다. 상기 제 2 채널영역(617a)의 불순물 농도가 상기 제 1 채널영역(617)의 불순물 농도 보다 낮은 것이 바람직하다. 상기 차폐층 패턴들(630a) 및 상기 게이트 절연막(630b)을 동시에 덮는 게이트 전극(632a)이 배치된다. 상기 게이트 전극(632a)은 폴리실리콘 또는 금속막일 수 있다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 플래시 메모리 소자를 설명하기 위한 단면도이다.
도 7을 참조하면, 반도체기판(710) 내에 서로 이격되도록 배치된 소오스 영역(S1) 및 드레인 영역(D1)이 배치된다. 상기 소오스 영역(S1)과 상기 드레인 영역(D1) 사이의 상기 반도체기판 상에 상기 소오스 영역(S1)과 인접하여 차례로 적층된 터널링층 패턴(720), 전하트랩층 패턴(722) 및 차폐층 패턴(730a)이 배치된다. 상기 터널링층 패턴(720)은 실리콘 산화막 또는 실리콘 산질화막일 수 있다. 상기 전하트랩층 패턴(722)은 고유전막 물질일 수 있다. 특히, 상기 전하트랩층 패턴(722)은 실리콘 질화막일 수 있다.
상기 터널링층 패턴(720) 하부의 상기 반도체기판 내에 제 1 채널영역(717)이 배치된다. 상기 드레인 영역(D1)과 상기 제 1 채널영역(717) 사이의 상기 반도체기판 상에 게이트 절연막(730b)이 배치된다. 상기 차폐층 패턴(730a) 및 상기 게이트 절연막(730b)은 동일한 물질막이며, 서로 연결되어 있다. 상기 차폐층 패턴(730a) 및 상기 게이트 절연막(730b)은 산화막일 수 있다. 또한, 상기 차폐층 패턴(730a) 및 상기 게이트 절연막(730b)은 동일한 두께를 가질 수 있다.
상기 게이트 절연막(730b) 하부의 상기 반도체기판 내에 제 2 채널영역(717a)이 배치된다. 상기 제 2 채널영역(717a)의 불순물 농도가 상기 제 1 채널영역(717)의 불순물 농도 보다 낮은 것이 바람직하다. 상기 차폐층 패턴(730a) 및 상기 게이트 절연막(730b)을 동시에 덮는 게이트 전극(732)이 배치된다. 상기 게이트 전극(732)은 폴리실리콘 또는 금속막일 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 비휘발성 플래시 메모리 소자에서 터널링층 하부의 채널영역과 게이트 절연막 하부의 채널영역의 농도를 다르게 형성함으로써 상기 소자의 프로그램 및 소거 시의 문턱전압의 변화값을 증가시켜 센싱 폭을 증가 시킬 수 있다. 특히, 상기 게이트 절연막 하부의 채널영역의 농도를 상기 터널링층 하부의 채널영역 보다 낮게 형성함으로써 소거 시 문턱전압 값을 낮추어 센싱 폭을 크게 할 수 있다. 따라서, 우수한 성능의 비휘발성 플래시 메모리 소자를 구현할 수 있게 된다.
도 1a는 종래기술에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도이다.
도 1b는 종래기술에 따른 비휘발성 플래시 메모리 소자의 프로그램 및 소거에 따른 문턱전압의 변화를 나타낸 그래프이다.
도 2a 내지 2e는 본 발명의 제 1 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 제 2 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 4e는 본 발명의 제 3 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 제 4 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6e는 본 발명의 제 5 실시예에 따른 비휘발성 플래시 메모리 소자 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예에 따른 비휘발성 플래시 메모리 소자를 설명하기 위한 단면도이다.
Claims (43)
- 반도체기판;상기 반도체기판 내에 서로 이격되도록 배치된 소오스 영역 및 드레인 영역;상기 소오스 영역과 상기 드레인 영역 사이의 상기 반도체기판 상에 상기 소오스 영역과 인접하여 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴;상기 터널링층 패턴 하부의 상기 반도체기판 내에 배치된 제 1 채널영역;상기 드레인 영역과 상기 제 1 채널영역 사이의 상기 반도체기판 상에 배치된 게이트 절연막;상기 게이트 절연막 하부의 상기 반도체기판 내에 배치되고, 상기 제 1 채널영역과 다른 농도를 갖는 제 2 채널영역; 및상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 플래시 메모리 소자.
- 제 1 항에 있어서,상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮은 것을 특징으로 하는 비휘발성 플래시 메모리 소자.
- 반도체기판;상기 반도체기판 내에 서로 이격되도록 배치된 소오스 영역 및 드레인 영역;상기 소오스 영역과 상기 드레인 영역 사이의 상기 반도체기판 상에 상기 소오스 영역 및 상기 드레인 영역과 인접하되 서로 이격되어 차례로 적층된 터널링층 패턴들, 전하트랩층 패턴들 및 차폐층 패턴들;상기 터널링층 패턴들 하부의 상기 반도체기판 내에 배치된 제 1 채널영역들;상기 제 1 채널영역들 사이의 상기 반도체기판 상에 배치된 게이트 절연막;상기 게이트 절연막 하부의 상기 반도체기판 내에 배치되고, 상기 제 1 채널영역들과 다른 농도를 갖는 제 2 채널영역; 및상기 차폐층 패턴들 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 플래시 메모리 소자.
- 제 3 항에 있어서,상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역들의 불순물 농도 보다 낮은 것을 특징으로 하는 비휘발성 플래시 메모리 소자.
- 반도체기판 내에 셀 활성영역을 한정하고,상기 셀 활성영역 내에 제 1 이온주입을 실시하여 제 1 채널영역을 형성하고,상기 제 1 채널영역을 갖는 반도체기판 상에 터널링층, 전하트랩층 및 보호막을 차례로 적층하고,상기 보호막을 갖는 반도체기판 상에 상기 제 1 채널영역 상부의 상기 보호막을 일부 노출시키는 제 1 포토레지스트 패턴을 형성하고,상기 제 1 포토레지스트 패턴을 마스크로 이용하여 제 2 이온주입을 실시하여 상기 반도체기판 내에 제 2 채널영역을 형성하고,상기 제 1 포토레지스트 패턴을 마스크로 이용하여 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하고,상기 제 1 포토레지스트 패턴을 제거하는 것을 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 5 항에 있어서,상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 중심부의 상부를 가로지르는 개구부를 갖도록 형성되고, 상기 제 1 채널영역은 상기 제 2 채널영역에 의해 한쌍의 제 1 서브 채널영역으로 분할되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 6 항에 있어서,상기 제 1 포토레지스트 패턴을 제거한 후,상기 반도체기판 상에 절연막 및 게이트 전극막을 차례로 형성하고,상기 게이트 전극막, 상기 절연막, 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하여 상기 한쌍의 제 1 서브 채널영역 상에 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하되, 상기 차폐층 패턴은 상기 절연막 및 상기 보호막으로 구성되며, 상기 제 2 채널영역 상에 게이트 절연막을 형성하며, 이와 동시에 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 7 항에 있어서,상기 게이트 전극을 마스크로 이용하여 제 3 이온주입을 실시하여 상기 한쌍의 제 1 서브 채널영역과 인접한 상기 셀 활성영역 내에 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 5 항에 있어서,상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 일 단을 덮도록 형성되고, 상기 제 1 및 제 2 채널영역들은 상기 셀 활성영역 내에 서로 인접하도록 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 9 항에 있어서,상기 제 1 포토레지스트 패턴을 제거한 후,상기 반도체기판 상에 절연막 및 게이트 전극막을 차례로 형성하고,상기 게이트 전극막, 상기 절연막, 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하여 상기 제 1 채널영역 상에 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하되, 상기 차폐층 패턴은 상기 절연막 및 상기 보호막으로 구성되며, 상기 제 2 채널영역 상에 게이트 절연막을 형성하며, 이와 동시에 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 10 항에 있어서,상기 게이트 전극을 마스크로 이용하여 제 3 이온주입을 실시하여 상기 제 1 채널영역 및 제 2 채널영역과 인접한 상기 셀 활성영역 내에 각각 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 5 항에 있어서,상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮게 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 5 항에 있어서,상기 제 2 이온주입의 불순물 도전형이 상기 제 1 이온주입의 불순물 도전형과 반대인 것을 사용하는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 5 항에 있어서,상기 반도체기판 내에 셀 활성영역을 한정하는 동안, 상기 셀 활성영역에 인접한 주변회로 활성영역을 한정하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 14 항에 있어서,상기 셀 활성영역과 상기 주변회로 활성영역은 동시에 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 14 항에 있어서,상기 제 1 채널영역을 형성한 후, 상기 주변회로 활성영역 내에 예비 주변회로 채널영역을 형성하는 것을 더 포함하고,상기 제 1 포토레지스트 패턴을 형성하는 것은, 상기 제 1 채널영역 상부의 상기 보호막을 일부 및 상기 예비 주변회로 채널영역을 노출시키는 제 1 포토레지스트 패턴을 형성하는 것을 포함하고,상기 제 2 채널영역을 형성하는 것은, 상기 제 1 포토레지스트 패턴을 마스크로 이용하여 제 2 이온주입을 실시하여 상기 반도체기판 내에 주변회로 채널영역 및 제 2 채널영역을 형성하는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 반도체기판 내에 활성영역을 한정하고,상기 활성영역 내에 제 1 이온주입을 실시하여 제 1 채널영역을 형성하고,상기 제 1 채널영역을 갖는 반도체기판 상에 터널링층, 전하트랩층 및 보호막을 차례로 적층하고,상기 보호막을 갖는 반도체기판 상에 상기 제 1 채널영역 상부의 상기 보호막을 일부 노출시키는 제 1 포토레지스트 패턴을 형성하고,상기 제 1 포토레지스트 패턴을 마스크로 이용하여 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하고,상기 제 1 포토레지스트 패턴을 마스크로 이용하여 제 2 이온주입을 실시하여 상기 반도체기판 내에 제 2 채널영역을 형성하고,상기 제 1 포토레지스트 패턴을 제거하는 것을 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 17 항에 있어서,상기 제 1 포토레지스트 패턴은 상기 활성영역의 중심부의 상부를 가로지르는 개구부를 갖도록 형성되고, 상기 제 1 채널영역은 상기 제 2 채널영역에 의해 한쌍의 제 1 서브 채널영역으로 분할되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 18 항에 있어서,상기 제 1 포토레지스트 패턴을 제거한 후,상기 반도체기판 상에 절연막 및 게이트 전극막을 차례로 형성하고,상기 게이트 전극막, 상기 절연막, 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하여 상기 한쌍의 제 1 서브 채널영역 상에 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하되, 상기 차폐층 패턴은 상기 절연막 및 상기 보호막으로 구성되며, 상기 제 2 채널영역 상에 게이트 절연막을 형성하며, 이와 동시에 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 19 항에 있어서,상기 게이트 전극을 마스크로 이용하여 제 3 이온주입을 실시하여 상기 한쌍의 제 1 서브 채널영역과 인접한 상기 활성영역 내에 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 17 항에 있어서,상기 제 1 포토레지스트 패턴은 상기 활성영역의 일 단을 덮도록 형성되고, 상기 제 1 및 제 2 채널영역들은 상기 활성영역 내에 서로 인접하도록 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 21 항에 있어서,상기 제 1 포토레지스트 패턴을 제거한 후,상기 반도체기판 상에 절연막 및 게이트 전극막을 차례로 형성하고,상기 게이트 전극막, 상기 절연막, 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하여 상기 제 1 채널영역 상에 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하되, 상기 차폐층 패턴은 상기 절연막 및 상기 보호막으로 구성되며, 상기 제 2 채널영역 상에 게이트 절연막을 형성하며, 이와 동시에 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 22 항에 있어서,상기 게이트 전극을 마스크로 이용하여 제 3 이온주입을 실시하여 상기 제 1 채널영역 및 제 2 채널영역과 인접한 상기 활성영역 내에 각각 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 17 항에 있어서,상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮게 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 17 항에 있어서,상기 제 2 이온주입의 불순물 도전형이 상기 제 1 이온주입의 불순물 도전형과 반대인 것을 사용하는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 반도체기판 내에 셀 영역 및 주변회로 영역을 한정하고,상기 셀 영역 및 상기 주변회로 영역에 각각 셀 활성영역 및 주변회로 활성영역을 형성하고,상기 셀 활성영역 내에 제 1 이온주입을 실시하여 제 1 채널영역을 형성하고,상기 주변회로 활성영역 내에 제 2 이온주입을 실시하여 주변회로 채널영역을 형성하고,상기 반도체기판 상에 터널링층, 전하트랩층 및 보호막을 차례로 적층하고,상기 보호막을 갖는 반도체기판 상에 상기 제 1 채널영역 상부의 상기 보호막을 일부 덮는 제 1 포토레지스트 패턴을 형성하고,상기 제 1 포토레지스트 패턴을 마스크로 이용하여 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하고,상기 제 1 포토레지스트 패턴을 제거하고,상기 보호막 및 상기 주변회로영역을 덮는 제 2 포토레지스트 패턴을 형성하고,상기 제 2 포토레지스트 패턴을 마스크로 이용하여 제 3 이온주입을 실시하여 상기 셀 활성영역 내에 제 2 채널영역을 형성하고,상기 제 2 포토레지스트 패턴을 제거하는 것을 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 26 항에 있어서,상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 중심부의 상부를 가로지르는 개구부를 갖되, 상기 주변회로 활성영역은 노출시키도록 형성되고, 상기 제 1 채널영역은 상기 제 2 채널영역에 의해 한쌍의 제 1 서브 채널영역으로 분할되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 27 항에 있어서,상기 제 2 포토레지스트 패턴을 제거한 후,상기 반도체기판 상에 절연막 및 게이트 전극막을 차례로 형성하고,상기 게이트 전극막, 상기 절연막, 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하여 상기 한쌍의 제 1 서브 채널영역 상에 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하되, 상기 차폐층 패턴은 상기 절연막 및 상기 보호막으로 구성되며, 상기 제 2 채널영역 상에 게이트 절연막을 형성하며, 이와 동시에 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 28 항에 있어서,상기 게이트 전극을 마스크로 이용하여 제 4 이온주입을 실시하여 상기 한쌍의 제 1 서브 채널영역과 인접한 상기 셀 활성영역 내에 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 26 항에 있어서,상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 일 단을 덮되, 상기 주변회로 활성영역은 노출시키도록 형성되고, 상기 제 1 및 제 2 채널영역들은 상기 셀 활성영역 내에 서로 인접하도록 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 30 항에 있어서,상기 제 2 포토레지스트 패턴을 제거한 후,상기 반도체기판 상에 절연막 및 게이트 전극막을 차례로 형성하고,상기 게이트 전극막, 상기 절연막, 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하여 상기 제 1 채널영역 상에 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하되, 상기 차폐층 패턴은 상기 절연막 및 상기 보호막으로 구성되며, 상기 제 2 채널영역 상에 게이트 절연막을 형성하며, 이와 동시에 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 31 항에 있어서,상기 게이트 전극을 마스크로 이용하여 제 4 이온주입을 실시하여 상기 제 1 채널영역 및 제 2 채널영역과 인접한 상기 셀 활성영역 내에 각각 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 26 항에 있어서,상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮게 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 26 항에 있어서,상기 제 3 이온주입의 불순물 도전형이 상기 제 1 이온주입의 불순물 도전형과 반대인 것을 사용하는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 반도체기판 내에 셀 영역 및 주변회로 영역을 한정하고,상기 셀 영역 및 상기 주변회로 영역에 각각 셀 활성영역 및 주변회로 활성영역을 형성하고,상기 셀 활성영역 내에 제 1 이온주입을 실시하여 제 1 채널영역을 형성하고,상기 주변회로 활성영역 내에 제 2 이온주입을 실시하여 주변회로 채널영역을 형성하고,상기 반도체기판 상에 터널링층, 전하트랩층 및 보호막을 차례로 적층하고,상기 셀 활성영역 상부의 상기 보호막 일부 및 상기 주변회로영역을 덮는 제 1 포토레지스트 패턴을 형성하고,상기 제 1 포토레지스트 패턴을 마스크로 이용하여 제 3 이온주입을 실시하여 상기 셀 활성영역 내에 제 2 채널영역을 형성하고,상기 제 1 포토레지스트 패턴을 제거하고,상기 보호막을 갖는 반도체기판 상에 상기 제 1 채널영역 상부를 덮는 제 2 포토레지스트 패턴을 형성하고,상기 제 2 포토레지스트 패턴을 마스크로 이용하여 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하고,상기 제 2 포토레지스트 패턴을 제거하는 것을 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 35 항에 있어서,상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 중심부의 상부를 가로지르는 개구부를 갖되, 상기 주변회로 활성영역은 모두 덮도록 형성되고, 상기 제 1 채널영역은 상기 제 2 채널영역에 의해 한쌍의 제 1 서브 채널영역으로 분할되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 36 항에 있어서,상기 제 2 포토레지스트 패턴을 제거한 후,상기 반도체기판 상에 절연막 및 게이트 전극막을 차례로 형성하고,상기 게이트 전극막, 상기 절연막, 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하여 상기 한쌍의 제 1 서브 채널영역 상에 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하되, 상기 차폐층 패턴은 상기 절연막 및 상기 보호막으로 구성되며, 상기 제 2 채널영역 상에 게이트 절연막을 형성하며, 이와 동시에 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 37 항에 있어서,상기 게이트 전극을 마스크로 이용하여 제 4 이온주입을 실시하여 상기 한쌍의 제 1 서브 채널영역과 인접한 상기 셀 활성영역 내에 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 35 항에 있어서,상기 제 1 포토레지스트 패턴은 상기 셀 활성영역의 일 단을 덮되, 상기 주변회로 활성영역은 모두 덮도록 형성되고, 상기 제 1 및 제 2 채널영역들은 상기 셀 활성영역 내에 서로 인접하도록 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 39 항에 있어서,상기 제 2 포토레지스트 패턴을 제거한 후,상기 반도체기판 상에 절연막 및 게이트 전극막을 차례로 형성하고,상기 게이트 전극막, 상기 절연막, 상기 보호막, 상기 전하트랩층 및 상기 터널링층을 차례로 패터닝하여 상기 제 1 채널영역 상에 차례로 적층된 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하되, 상기 차폐층 패턴은 상기 절연막 및 상기 보호막으로 구성되며, 상기 제 2 채널영역 상에 게이트 절연막을 형성하며, 이와 동시에 상기 차폐층 패턴 및 상기 게이트 절연막을 동시에 덮는 게이트 전극을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 40 항에 있어서,상기 게이트 전극을 마스크로 이용하여 제 4 이온주입을 실시하여 상기 제 1 채널영역 및 제 2 채널영역과 인접한 상기 셀 활성영역 내에 각각 소오스 영역 및 드레인 영역을 형성하는 것을 더 포함하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 35 항에 있어서,상기 제 2 채널영역의 불순물 농도가 상기 제 1 채널영역의 불순물 농도 보다 낮게 형성되는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
- 제 35 항에 있어서,상기 제 3 이온주입의 불순물 도전형이 상기 제 1 이온주입의 불순물 도전형과 반대인 것을 사용하는 것을 특징으로 하는 비휘발성 플래시 메모리 소자 제조방법.
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