KR20090046999A - 불휘발성 메모리 소자의 형성방법 - Google Patents

불휘발성 메모리 소자의 형성방법 Download PDF

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이명식
홍영옥
박정우
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주식회사 하이닉스반도체
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Abstract

셀 영역 및 주변회로 영역으로 구분된 기판 상에 터널링층, 전하트랩층, 차폐층, 제1 게이트전극층을 형성하고, 주변회로 영역을 선택적으로 노출하는 마스크 패턴을 이용해 주변회로 영역의 제1 게이트전극층, 차폐층, 전하트랩층 및 터널링층을 식각하여 주변회로 영역의 기판을 노출한 후, 노출된 주변회로 영역의 기판 상에 선택적으로 게이트절연층을 형성한다. 셀 영역의 제1 게이트전극층 및 주변회로 영역의 게이트절연층 상에 제2 게이트전극층을 형성하는 불휘발성메모리 소자의 형성방법을 제시한다.
불휘발성 메모리, 트랜지스터, 셀 영역, 주변회로 영역,

Description

불휘발성 메모리 소자의 형성방법{Method of fabricating in non-volatile memory device}
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로는 불휘발성 메모리 소자의 형성방법에 관한 것이다.
불휘발성 메모리소자(Non-volatile memory device}는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보 유지가 요구되는 전자부품에서 폭 넓게 이용되고 있다. 불휘발성 메모리소자의 단위 셀은 기본적인 구성이 컨트롤게이트(control gate)와 플로팅게이트(floating gate)로 이루어지며, 특히, 플로팅게이트 내의 전하유무에 따라 정보의 기록 및 소거 기능을 수행한다.
불휘발성 메모리 소자를 형성하는 과정에서 셀 영역과 주변회로 영역에 형성되는 게이트들은 각 영역의 특성에 따라 형성물질 및 두께가 서로 다르게 형성된다. 예컨대, 셀 영역에는 소자의 정보를 저장하는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon), MANOS(Matal-Alumina-Nitride-Oxide-Silicon), TANOS(Tantalum-Alumina-Nitride-Oxide-Silicon) 구조의 메모리 소자가 형성되며, 주변회로 영역에 는 소자를 동작시키는 MOS(Metal Oxide Semicondutor) 트랜지스터가 형성된다.
따라서, 불휘발성 메모리 소자를 형성하기 위해서는 먼저, 반도체기판 전면에, 주변회로 영역의 MOS 트랜지스터를 형성한 후, 주변회로 영역을 차단하는 마스크막을 이용해 셀 영역에 불필요한 전극물질을 제거하고, 셀 영역 상에 SONOS, MANOS, TANOS 구조의 메모리 소자를 형성하기 위한 전극물질을 형성하는 과정으로 이루어진다.
이 방법은, 셀 영역의 불필요한 전극물질을 제거하기 위한 식각과정 시 셀 영역의 반도체기판이 손상되거나, 이온주입된 불순물이 손실되는 등의 결함이 발생되고 있다. 또한, 셀 영역과 주변회로 영역의 전극물질 차이로 인해 셀 영역의 부젼회로 영역의 단차 차이가 유발되고, 이러한 단차에 의해 후속 게이트 패터닝 시 패턴이 얇아지거나 끊어지는 문제점이 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 형성방법은, 셀 영역 및 주변회로 영역으로 구분된 기판 상에 터널링층, 전하트랩층, 차폐층, 제1 게이트전극층을 형성하는 단계; 상기 주변회로 영역을 선택적으로 노출하는 마스크 패턴을 이용해 주변회로 영역의 제1 게이트전극층, 차폐층, 전하트랩층 및 터널링층을 식각하여 주변회로 영역의 기판을 노출하는 단계; 상기 노출된 주변회로 영역의 기판 상에 선택적으로 게이트절연층을 형성하는 단계; 및 상기 셀 영역의 제1 게이트전극층 및 주변회로 영역의 게이트절연층 상에 제2 게이트전극층을 형성하는 단계를 포함한다.
상기 제2 게이트전극층을 형성하는 단계 이후에, 상기 셀 영역 및 주변회로 영역을 패터닝하여 셀 영역에는 전하트랩층을 갖는 메모리 소자를 형성하고, 주변회로 영역에는 트랜지스터를 형성하는 것이 바람직하다.
상기 터널링층은 산화막으로 형성하고, 상기 전하트랩층은 질화막으로 형성하고, 상기 차폐층은 산화막으로 형성하고, 그리고 상기 제1 게이트전극층은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 게이트절연막은 상기 터널링층보다 상대적으로 두꺼운 두께로 형성하는 것이 바람직하다.
상기 제2 게이트전극층은 폴리실리콘막 또는 금속막으로 형성하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 불휘발성 메모리 소자의 형성방법은, 셀 영역 및 주변회로 영역으로 구분된 반도체기판 상에 터널링층, 전하트랩층, 차폐층 및 제1 게이트전극층을 형성하는 단계; 상기 주변회로 영역을 선택적으로 노출하는 제1 마스크 패턴을 이용해 상기 주변회로 영역의 제1 게이트전극층, 차폐층 및 전하트랩층을 식각하는 단계; 상기 셀 영역의 제1 게이트전극층 및 주변회로 영역의 터널링층 상에 게이트절연막을 형성하는 단계; 상기 셀 영역을 선택적으로 노출하는 제2 마스크 패턴을 이용해 노출된 게이트절연막을 이방성 식각하여 셀 영역에 형성된 전하트랩층, 차폐층 및 제1 게이트전극층 측벽에 스페이서를 형성하면서, 셀 영역에 형성된 게이트절연막을 제거하는 단계; 및
상기 스페이서가 형성된 기판 상에 제2 게이트전극층을 형성하는 단계를 포함한다.
상기 제2 게이트전극층을 형성하는 이후에, 상기 셀 영역 및 주변회로 영역을 패터닝하여 셀 영역에는 전하트랩층을 갖는 메모리 소자를 형성하고, 주변회로 영역에는 트랜지스터를 형성하는 것이 바람직하다.
상기 터널링층은 산화막으로 형성하고, 상기 전하트랩층은 질화막으로 형성하고, 상기 차폐층은 산화막으로 형성하고, 그리고 상기 제1 게이트전극층은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 스페이서를 형성하는 단계는, 상기 셀 영역을 선택적으로 노출하는 제2 마스크 패턴을 형성하는 단계; 및 상기 제2 마스크 패턴에 의해 노출된 게이트절연막을 이방성 식각하여 셀 영역에 형성된 전하트랩층, 차폐층 및 제1 게이트전극층에 스페이서를 형성하는 단계로 이루어지는 것이 바람직하다.
상기 이방성 식각은 에치백 공정으로 수행하는것이 바람직하다.
상기 제2 게이트전극층은 폴리실리콘막 또는 금속막으로 형성하는 것이 바람직하다.
(실시예 1)
도 1을 참조하면, 반도체기판(100) 상에 터널링층(tunnerling layer)(110), 전하트랩층(charge trap layer)(120), 차폐층(blocking layer)(130) 및 제1 게이트전극층(140)을 형성한다. 여기서, 반도체기판(100)은 셀 영역(A)과 주변회로 영역(B)으로 구분되며, 주변회로 영역(B)은 셀 영역을 둘러싸도록 배치될 수 있다. 한편, 불휘발성 메모리 소자에서 셀 영역(A)에는 소자의 정보를 저장하는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon), MANOS(Matal-Alumina-Nitride-Oxide-Silicon), TANOS(Tantalum-Alumina-Nitride-Oxide-Silicon) 구조의 메모리 소자가 형성되며, 주변회로 영역(B)에는 소자를 동작시키는 MOS(Metal Oxide Silicon) 트랜지스터가 형성된다.
터널링층(110)은 실리콘옥사이드(SiO2)막과 같은 절연물질을 포함하여 형성할 수 있다. 터널링층(110)을 형성하기 이전에, 반도체기판(100)에 웰(well) 또는 채널(channel) 형성을 위한 불순물 이온을 주입할 수 있다.
전하트랩층(120)은 Si3N4 또는 SixNy(x≥y)의 화학식을 갖는 실리콘나이트라이드막으로 형성할 수 있다. 전하트랩층(120)은 반도체기판(100)의 채널영역으로부 터 터널링층(110)을 관통한 전하를 포획하기 위한 트랩 사이트(trap site)를 포함한다. 전하트랩층(120)에 의해 트랩된 전하 유무에 따라, 정보의 기록 및 소거 기능을 수행할 수 있다.
차폐층(130)은 실리콘옥사이드막으로 형성할 수 있다. 또는 차페층(130)은 알루미나(Al2O3), 산화하프늄(HfO2) 및 지르코니아(ZrO2)등과 같은 고유전 물질(high-k)을 포함하는 절연막으로 형성할 수 있으나, 이에 한정되는 것은 아니다.차폐층(130)은 전하트랩층(120) 상에 포획된 전하가 상부층 예컨대, 컨트롤 게이트전극층으로 이동하는 것을 방지하는 역할을 한다.
제1 게이트전극층(140)은 폴리실리콘(polysilicon)막으로 형성할 수 있으며, 경우에 따라, 탄탈륨나이트라이드(TaN)막과 같은 금속막을 형성할 수 있다. 제1 게이트전극층(140)은 후속 형성되는 제2 게이트도전층과 함께 컨트롤게이트전극으로 이용될 수 있다.
도 2를 참조하면, 제1 게이트전극층(140) 상에 주변회로 영역(B)을 선택적으로 노출시키는 마스크 패턴(150)을 형성한다. 마스크 패턴(150)은 포토레지스트(photoresist)막으로 형성할 수 있다.
마스크 패턴(150)을 식각마스크로 주변회로 영역(A)에 형성된 제1 게이트전극층, 차폐층, 전하트랩층, 터널링층을 선택적으로 제거하여 주변회로 영역(B)의 반도체기판(100)을 노출시킨다. 이때, 주변회로 영역(B)의 반도체기판(100)이 노출되면서 식각소스 등에 의해 주변회로 영역(B)의 반도체기판(100)이 부분적으로 손 상(damage)될 수 있다. 그러나, 주변회로 영역(B)의 경우, 소자의 정보 저장에는 관여하지 않고, 소자의 동작 예컨대, on/ off 동작만을 수행하게 되므로 불휘발성 메모리 소자를 구현하는데 있어서 영향을 미치지 않는다.
도 3을 참조하면, 노출된 주변회로 영역(B)의 반도체기판(100) 상에 MOS 트랜지스터를 형성하기 위한 게이트절연막(160)을 형성한다.
구체적으로, 도면에는 상세하게 나타내지 않았지만, 셀 영역(A)의 제1 게이트 전극층(140) 상에 주변회로 영역(B)을 선택적으로 노출시키는 마스크 패턴을 형성한 후, 주변회로 영역(B)에만 선택적으로 게이트절연막(160)을 형성한다. 게이트절연막(160)은 실리콘옥사이드막으로 형성할 수 있으나, 상기 셀 영역(A)에 형성된 터널링층(110)보다 상대적으로 두꺼운 두께로 형성하는 것이 바람직하다.
도 4를 참조하면, 마스크 패턴을 제거한 후, 셀 영역(A)의 제1 게이트전극층(140) 및 주변회로 영역(B)의 게이트절연막(160) 상에 제2 게이트전극층(170)을 형성한다. 제2 게이트전극층(170)은 폴리실리콘막으로 형성할 수 있다. 제2 게이트 전극층(170)은 제1 게이트전극층(140) 형성 물질막과 동일한 물질막으로 형성할 수 있으나, 이에 한정되지 않는다. 이때, 주변회로 영역(B)에는 충분한 두께의 제2 게이트전극층(170)을 형성하여 셀 영역과 주변회로 영역의 단차를 제거한다.
한편, 도면에는 도시되지 않았지만, 주변회로 영역의 반도체기판 상에 게이트 절연막을 형성하기 위한 다른 방법은, 마스크 패턴을 제거한 후, 주변회로 영역이 노출된 기판 전면에 게이트절연막을 형성한 후, 셀 영역의 제1 게이트전극층 상부에 형성된 게이트절연막을 제거하여 형성할 수도 있다.
제2 게이트전극층(170) 상에 하드마스크막(180)을 형성한다. 하드마스크막(180)은 예컨대, 실리콘나이트라이드막을 포함하는 절연물질막으로 형성할 수 있다.
도 5를 참조하면, 게이트 식각공정을 수행하여 셀 영역(B)에는 전하트랩층을 갖는 메모리 소자를 형성하고, 주변회로 영역(B)에는 MOS 트랜지스터를 형성한다. 예컨대, 전하트랩층을 갖는 메모리 소자는 터널링층 패턴(111), 전하트랩층 패턴(121), 차폐층 패턴(131), 제1 게이트전극층 패턴(141) 및 제2 게이트전극층 패턴(171)으로 이루어진 컨트롤 게이트 전극 및 하드마스크막 패턴(181)으로 이루어진다. 제1 게이트전극층 패턴(141) 및 제2 게이트전극층 패턴(171)으로 이루어진 컨트롤 게이트전극은 반도체기판(100)의 전하들이 터널링층을 관통하여 전하트랩층 내의 트랩 사이트로 포획되도록 일정 크기의 바이어스를 인가하기 위한 층이며, 컨트롤 게이트 전극에 인가되는 바이어스에 따라 프로그램 및 소거 동작이 수행된다. MOS 트랜지스터는 게이트절연막 패턴(161), 제2 게이트전극층 패턴(171) 및 하드마스크막 패턴(181)으로 이루어진다.
이에 따라, 반도체소자의 제조 공정 회수 증가 없이 셀 영역의 반도체기판이 손상되는 것을 방지하면서, 셀 영역과 주변회로 영역의 구조가 다른 불휘발성 메모리 소자를 형성할 수 있다. 또한, 셀 영역과 주변회로 영역의 단차를 제거하여 게이트 패터닝 시 패턴이 얇아지거나 끊어지는 결함을 방지할 수 있다.
(실시예 2)
도 6을 참조하면, 반도체기판(200) 상에 터널링층(tunnerling layer)(210), 전하트랩층(charge trap layer)(220), 차폐층(blocking layer)(230) 및 제1 게이트전극층(240)을 형성한다. 여기서, 반도체기판(200)은 셀 영역(A)과 주변회로 영역(B)으로 구분되며, 주변회로 영역(B)은 셀 영역(A)을 둘러싸도록 배치될 수 있다. 한편, 불휘발성 메모리 소자에서 셀 영역(A)에는 소자의 정보를 저장하는 SONOS, MANOS, NANOS 구조 등의 메모리 소자가 형성되며, 주변회로 영역(B)에는 소자를 동작시키는 MOS 트랜지스터가 형성된다.
터널링층(210)은 실리콘옥사이드(SiO2)막과 같은 절연물질을 포함하여 형성할 수 있다. 터널링층(210)을 형성하기 이전에, 반도체기판에 웰 또는 채널 형성을 위한 불순물 이온을 주입할 수 있다.
전하트랩층(220)은 Si3N4 또는 SixNy(x≥y)의 화학식을 갖는 실리콘나이트라이드막으로 형성할 수 있다. 전하트랩층(220)은 반도체기판(200)의 채널영역으로부터 터널링층(210)을 관통한 전하를 포획하기 위한 트랩 사이트를 포함한다. 전하트랩층(220)에 의해 트랩된 전하 유무에 따라, 정보의 기록 및 소거 기능을 수행할 수 있다.
차폐층(230)은 실리콘옥사이드막으로 형성할 수 있다. 또는 차페층(230)은 알루미나(Al2O3), 산화하프늄(HfO2) 및 지르코니아(ZrO2)등과 같은 고유전 물질(high-k)을 포함하는 절연막으로 형성할 수 있으나, 이에 한정되는 것은 아니다.차폐층(230)은 전하트랩층(220) 상에 포획된 전하가 상부층 예컨대, 컨트롤 게이트전극층으로 이동하는 것을 방지하는 역할을 한다.
제1 게이트도전층(240)은 폴리실리콘(polysilicon)막으로 형성할 수 있으며, 경우에 따라, 탄탈륨나이트라이드(TaN)막과 같은 금속막을 형성할 수 있다. 제1 게이트도전층(240)은 후속 형성되는 제2 게이트도전층과 함께 컨트롤게이트전극으로 이용될 수 있다.
도 7을 참조하면, 제1 게이트전극층(240) 상에 주변회로 영역(B)을 선택적으로 노출시키는 제1 마스크 패턴(250)을 형성한다. 제1 마스크 패턴(250)은 포토레지스트(photoresist)막으로 형성할 수 있다.
제1 마스크 패턴(250)을 식각마스크로 주변회로 영역(B)에 형성된 제1 게이트전극층, 차폐층 및 전하트랩층을 선택적으로 제거하여 주변회로 영역(B)의 터널링층을 노출시킨다. 이에 따라, 주변회로 영역(A)에서 전하트랩층까지만 식각함으로써, 주변회로 영역(B)의 반도체기판(200)이 식각소스에 의해 손상되는 것을 방지할 수 있다. 주변회로 영역(B)에 남아있는 터널링층(210)은 후속 게이트절연막과 함께 절연물질로 이용되므로, MOS 트랜지스터의 절연특성을 보다 더 신뢰성있게 향상시킬 수 있다.
도 8을 참조하면, 제1 마스크 패턴을 제거한 후, 주변회로 영역(B)의 터널링층(210)이 노출된 반도체기판(100) 상에 MOS 트랜지스터를 형성하기 위한 게이트절연막(260)을 형성한다. 게이트절연막(260)은 실리콘옥사이드막으로 형성할 수 있다. 이때, 주변회로 영역(B)에 남아있는 터널링층(210)은 게이트절연막(260)과 함께 MOS 트랜지스터 동작 시 절연물질로 이용되므로, 터널링층(210)의 두께를 고려하여 상대적으로 얇은 두께로 형성할 수 있다.
도 9를 참조하면, 주변회로 영역(B)의 게이트절연막(260) 상에 셀 영역(A)을 선택적으로 노출시키는 제2 마스크 패턴(251)을 형성한다. 제2 마스크 패턴(251)은 포토레지스트막으로 형성할 수 있다.
노출된 셀 영역(A)의 게이트절연막(260)에 이방성식각공정을 수행하여 셀 영역(A)의 반도체기판(100) 상에 형성된 전하트랩층(220), 차폐층(230) 및 제1 게이트전극층(240) 일측벽에 스페이서(260a)를 형성한다. 이방성 식각은 에치백(etch back)공정으로 수행할 수 있으나, 이에 한정되지 않는다. 이방성 식각공정에 의해 셀 영역(A) 상에 형성된 게이트절연막이 제거되면서, 셀 영역의 전하트랩층을 전기적으로 분리시키는 스페이서(260a)가 형성된다.
스페이서(260a)는 후속 주변회로 영역(B)에 MOS 트랜지스터를 위한 전극 물질 형성 시 셀 영역(A)의 전하트랩층(220)을 전기적으로 분리하는 역할을 한다. 따라서, 후속 공정과정에 의해 셀 영역(A)의 전하트랩층(220)이 손상되는 것을 방지할 수 있다.
도 10을 참조하면, 제2 마스크 패턴을 제거한 후, 셀 영역(A)의 제1 게이트전극층(240) 및 주변회로 영역(B)의 게이트절연막(260) 상에 제2 게이트전극층(270)을 형성한다. 제2 게이트전극층(270)은 폴리실리콘막으로 형성할 수 있다. 제2 게이트 전극층은 제1 게이트전극층(270) 형성 물질막과 동일한 물질막으로 형성할 수 있으나, 이에 한정되지 않는다. 이때, 주변회로 영역(B)에는 충분한 두께의 제2 게이트전극층(270)을 형성함으로써, 셀 영역(A)과 주변회로 영역(B) 간의 단차를 제거할 수 있다.
한편, 도면에는 도시되지 않았지만, 주변회로 영역의 반도체기판 상에 게이트 절연막을 형성하기 위한 다른 방법은, 마스크 패턴을 제거한 후, 주변회로 영역이 노출된 기판 전면에 게이트절연막을 형성한 후, 셀 영역의 제1 게이트전극층 상부에 형성된 게이트절연막을 제거하여 형성할 수도 있다.
제2 게이트전극층(270) 상에 하드마스크막(280)을 형성한다. 하드마스크막(280)은 예컨대, 실리콘나이트라이드막을 포함하는 절연물질막으로 형성할 수 있다.
도 11 참조하면, 게이트 식각공정을 수행하여 셀 영역(A)에는 전하트랩층을 갖는 메모리 소자를 형성하고, 주변회로 영역(B)에는 MOS 트랜지스터를 형성한다. 예컨대, 전하트랩층을 갖는 메모리 소자는 터널링층 패턴(211), 전하트랩층 패턴(221), 차폐층 패턴(231), 제1 게이트전극층 패턴(241) 및 제2 게이트전극층 패턴(271)으로 이루어진 컨트롤 게이트 전극 및 하드마스크막 패턴(281)으로 이루어진다. 제1 게이트전극층 패턴(241) 및 제2 게이트전극층 패턴(271)으로 이루어진 컨트롤 게이트전극은 반도체기판(200)의 전하들이 터널링층을 관통하여 전하트랩층 내의 트랩 사이트로 포획되도록 일정 크기의 바이어스를 인가하기 위한 층이며, 컨트롤 게이트 전극에 인가되는 바이어스에 따라 프로그램 및 소거 동작이 수행된다. MOS 트랜지스터는 터널링층 패턴(211), 게이트절연막 패턴(261), 제2 게이트전극층 패턴(271) 및 하드마스크막 패턴(281)으로 이루어진다.
이에 따라, 반도체소자의 제조 공정 회수 증가 없이 셀 영역의 반도체기판이 손상되는 것을 방지하면서, 셀 영역과 주변회로 영역의 구조가 다른 불휘발성 메모 리 소자를 형성할 수 있다. 또한, 셀 영역과 주변회로 영역의 단차를 제거하여 게이트 패터닝 시 패턴이 얇아지거나 끊어지는 결함을 방지할 수 있다.
이상 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 형성방법을 설명하기 위해 나타내 보인 단면도들이다.
도 6 내지 도 11은 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자의 형성방법을 설명하기 위해 나타내 보인 단면도들이다.

Claims (11)

  1. 셀 영역 및 주변회로 영역으로 구분된 기판 상에 터널링층, 전하트랩층, 차폐층, 제1 게이트전극층을 형성하는 단계;
    상기 주변회로 영역을 선택적으로 노출하는 마스크 패턴을 이용해 주변회로 영역의 제1 게이트전극층, 차폐층, 전하트랩층 및 터널링층을 식각하여 주변회로 영역의 기판을 노출하는 단계;
    상기 노출된 주변회로 영역의 기판 상에 선택적으로 게이트절연층을 형성하는 단계; 및
    상기 셀 영역의 제1 게이트전극층 및 주변회로 영역의 게이트절연층 상에 제2 게이트전극층을 형성하는 단계를 포함하는 불휘발성메모리 소자의 형성방법.
  2. 제1항에 있어서,
    상기 제2 게이트전극층을 형성하는 단계 이후에,
    상기 셀 영역 및 주변회로 영역을 패터닝하여 셀 영역에는 전하트랩층을 갖는 메모리 소자를 형성하고, 주변회로 영역에는 트랜지스터를 형성하는 불휘발성 메모리 소자의 형성방법.
  3. 제1항에 있어서,
    상기 터널링층은 산화막으로 형성하고, 상기 전하트랩층은 질화막으로 형성 하고, 상기 차폐층은 산화막으로 형성하고, 그리고 상기 제1 게이트전극층은 폴리실리콘막으로 형성하는 불휘발성 메모리 소자의 형성방법.
  4. 제1항에 있어서,
    상기 게이트절연막은 상기 터널링층보다 상대적으로 두꺼운 두께로 형성하는 불휘발성 메모리 소자의 형성방법.
  5. 제1항에 있어서,
    상기 제2 게이트전극층은 폴리실리콘막 또는 금속막으로 형성하는 불휘발성 메모리 소자의 형성방법.
  6. 셀 영역 및 주변회로 영역으로 구분된 반도체기판 상에 터널링층, 전하트랩층, 차폐층 및 제1 게이트전극층을 형성하는 단계;
    상기 주변회로 영역을 선택적으로 노출하는 제1 마스크 패턴을 이용해 상기 주변회로 영역의 제1 게이트전극층, 차폐층 및 전하트랩층을 식각하는 단계;
    상기 셀 영역의 제1 게이트전극층 및 주변회로 영역의 터널링층 상에 게이트절연막을 형성하는 단계;
    상기 셀 영역을 선택적으로 노출하는 제2 마스크 패턴을 이용해 노출된 게이트절연막을 이방성 식각하여 셀 영역에 형성된 전하트랩층, 차폐층 및 제1 게이트전극층 측벽에 스페이서를 형성하면서, 셀 영역의 게이트절연막을 제거하는 단계;
    상기 스페이서가 형성된 기판 상에 제2 게이트전극층을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 형성방법.
  7. 제6항에 있어서,
    상기 제2 게이트전극층을 형성하는 이후에,
    상기 셀 영역 및 주변회로 영역을 패터닝하여 셀 영역에는 전하트랩층을 갖는 메모리 소자를 형성하고, 주변회로 영역에는 트랜지스터를 형성하는 불휘발성 메모리 소자의 형성방법.
  8. 제6항에 있어서,
    상기 터널링층은 산화막으로 형성하고, 상기 하트랩층은 질화막으로 형성하고, 상기 차폐층은 산화막으로 형성하고, 그리고 상기 제1 게이트전극층은 폴리실리콘막으로 형성하는 불휘발성 메모리 소자의 형성방법.
  9. 제6항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 셀 영역을 선택적으로 노출하는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴에 의해 노출된 게이트절연막을 이방성 식각하여 셀 영역에 형성된 전하트랩층, 차폐층 및 제1 게이트전극층에 스페이서를 형성하는 단계로 이루어지는 불휘발성 메모리 소자의 형성방법.
  10. 제6항에 있어서,
    상기 이방성 식각은 에치백 공정으로 수행하는 불휘발성 메모리 소자의 형성방법.
  11. 제6항에 있어서,
    상기 제2 게이트전극층은 폴리실리콘막 또는 금속막으로 형성하는 불휘발성 메모리 소자의 형성방법.
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