CN1713399A - 半导体器件 - Google Patents

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斋藤慎一
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Abstract

本发明提供一种半导体器件。以往，在完全耗尽型MISFET中，当单晶SOI层薄到数十纳米左右时，用杂质浓度进行的阈值电压Vth的控制在原理上存在极限，难以在互补型MISFET中同时实现p型和n型这两者所期望的Vth。为此，本发明使MISFET的栅极绝缘膜为金属氧化物(4)与氧氮化膜(3)的叠层，栅极电极(5)用导电类型与源极和漏极(6)相同的多晶硅半导体膜形成。利用在栅极绝缘膜和半导体膜的栅极电极上产生的平带电压的漂移，可以同时实现增强型的所期望的Vth。与利用杂质浓度控制Vth的情况相比，由于可以减小由对1个MISFET的杂质个数的统计上的波动导致的阈值电压Vth的差异，故可以把Vth、电源电压都设定得较低。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，特别是涉及具有SOI(绝缘体上硅)构造的MISFET(金属/绝缘体/半导体场效应晶体管)。
背景技术
近些年来，随着LSI的高集成化、高性能化，MISFST不断向微细化发展，栅极长度也按比例缩小，由此，阈值电压Vth降低的短沟道效应的问题就变得显著起来。该短沟道效应，是由于随着沟道长度的微细化，MISFET的源极和漏极部分的耗尽层的扩展影响到沟道部而造成的。为了防止该影响，人们考虑提高沟道部的杂质浓度，抑制源极和漏极部分的耗尽层的扩展。但是，若提高沟道部的杂质浓度，则会出现这样的问题：驱动电流因随杂质散射的增加而变化的载流子迁移率而劣化。此外，若提高杂质浓度，则衬底与源极、漏极间的寄生电容就会增大，从而阻碍MISFET的高速动作。
此外，以往这些MISFET的阈值电压Vth受沟道区域的杂质浓度控制。运用离子注入技术和短时间热处理技术，到100nm节点左右的设计规则的LSI为止，都可比较良好地进行沟道的杂质浓度的控制。
但是，在100nm节点或其以后的更微细的设计规则的MISFET中，对于利用沟道的杂质量控制阈值电压Vth的方法，随着沟道长度的变短，对每一个MISFET的阈值电压Vth作出贡献的杂质的绝对数量减少，因此不能无视由统计上的波动导致的阈值电压Vth的差异，从而变得不能控制阈值电压Vth(例如，参看非专利文献1)。
为了解决这样的问题，近些年来，人们一直在关注SOI构造。对于该构造，由于利用绝缘膜(例如，氧化硅膜)进行完全的元件间隔离，故软错误或闩锁(latch)受到抑制，不仅是在集成度高的LSI中可以得到高的可靠性，由于扩散层的结电容被减小，故伴随着开关动作的充放电减少，有利于高速化、低功耗化。
该SOI型MISFET，大致分为2个动作模式。1个是完全耗尽型(Full Deleption)SOI，在栅极电极正下方的体区域感应的耗尽层一直到达体区域的底面，即，到达与填入氧化膜之间的界面。另外一个是部分耗尽型(Partial Deleption)SOI，耗尽层留有中性区域，而不到达体区域的底面。
对于完全耗尽型SOI-MISFET，由于栅极正下方的耗尽层的厚度受填入氧化膜限制，故耗尽电荷量与部分耗尽型SOI-MISFET相比，大幅度地减少，换句话说，对漏极电流做出贡献的可动电荷增加。其结果是具有可以得到陡峻的亚阈值(sub-threshold)特性(S特性)的优点。
即，如果得到陡峻的S特性，则可以在抑制截止漏电流的同时还可以降低阈值电压Vth。其结果是即便是低的动作电压也可以确保漏极电流，从而可以制作在例如1V以下动作(阈值电压Vth在0.3V以下，在本说明书中，以0.1V为目标)的功耗极小的MISFET。
此外，对于通常的在半导体硅衬底上制作的MISFET，虽然有上述的短沟道效应的问题，但是，对于完全耗尽型SOI-MISFST，由于衬底与元件被氧化膜分离开，耗尽层不会扩展，故对于完全耗尽型SOI-MISFET，可以降低衬底浓度。因此，由于可以抑制伴随杂质散射的增加而来的载流子迁移率的降低，故可以谋求高驱动电流化。再有，与利用杂质浓度控制阈值电压Vth的方法相比，可以减小由对1个MISFET的杂质个数的统计上的波动导致的阈值电压Vth的差异。
另一方面，对于完全耗尽型SOI-MISFET，由于单晶SOI层薄到数十纳米左右，故由杂质浓度控制阈值电压Vth在原理上存在极限。此外，当使沟道部的杂质浓度为大于或等于例如1×1018cm-3的高浓度时，载流子的迁移率随着杂质散射的增加而降低，故除了电流驱动能力降低之外，也不能忽视阈值电压Vth对SOI层的膜厚依赖性的增加
因此，作为应对微细MISFET的工艺，人们迫切希望，除了沟道部的杂质浓度控制之外，也可以用栅极电极材料(除了以往使用的n型的半导体膜栅极电极材料和p型的半导体膜电极材料之外，还有金属电极材料)的功函数控制MISFET的Vth。
例如，有关于这样的情况的报告：在n沟道MISFET中使用n型的多晶硅栅极电极材料，在p沟道MISFET中使用p型的多晶硅栅极电极材料制作完全耗尽型SOI-MISFET(例如，参看非专利文献2)。
此外，也有关于这样的情况的报告：在n沟道MISFET中使用p型的多晶硅栅极电极材料，在p沟道MISFET中使用n型的多晶硅栅极电极材料制作完全耗尽型SOI-MISFET(例如，参看非专利文献3)。
此外，还有这样的报告：用金属材料形成栅极电极，利用金属材料的功函数，控制完全耗尽型SOI-MISFET的阈值电压Vth(例如，参看非专利文献4、5)。
再有，人们还知道作为金属氧化物栅极绝缘膜，使用高介电常数(high-K)材料的氧化铝(Al2O3)，在硅衬底与金属氧化物栅极绝缘膜界面上设置硅氧化膜(SiO2)或硅氧氮化膜(SiON)来控制漏电流的结构(例如，参看专利文献1)。
再有，人们还知道为了得到具有n型多晶硅栅极的增强型薄膜SOI器件，可以把n沟道MOSFET的栅极氧化膜浸到含有1000ppm的Al的Al水溶液内，由此在栅极氧化膜中形成由Al产生的负的固定电荷(例如，参看专利文献2)。
[专利文献1]日本特开2003-069011号公报
[专利文献2]日本特开平04-037168号公报
[非专利文献1]T.Mizuno et al.，“Performance Fluctuations of0.10μm MOSFETs-Limitation of 0.10μm ULSIs”，Symposium onVLSI Technology Digest of Technical Papers，pp.13-14，1994
[非专利文献2]B.Doris et al.，“Extreme Scaling with Ultra-ThinSi Channel MOSFETs”IEDM Tech.，pp.267-270，2002
[非专利文献3]T.Tanigawa et al.，“Enhancement of DataRetention Time for Giga-bit DRAMs Using SIMOX Technology”Symp.On VLSI Technology，pp.37-38，1994
[非专利文献4]J-M.Hwang et al.，“Novel Polysilicon/TiNStacked-Gate Structure for Fully-Depleted SOI/CMOS”IEDM Tech.Digest，pp.345-348，1992
[非专利文献5]H.Shimada et al.，“Threshold Voltage Adjustmentin SOI MISFETs by Employing Tantalum for Gate Material”，IEDM Tech.Digest，pp.881-884，1995
发明内容
但是，除了以往使用的n型的多晶硅栅极电极材料和p型的多晶硅栅极电极材料之外，对于金属电极材料的功函数控制，也存在不能同时实现n沟道MISFET和p沟道MISFET的阈值电压Vth这样的问题。
以下，详细地进行说明。另外，作为MISFET的栅极绝缘膜，虽然以使用氧化膜的MOSFET的情况为例进行说明，但是，理所当然，并不仅限于MOSFET。
图3A(相当于非专利文献2的图6)，是在n沟道MISFET中把氧化膜用做栅极绝缘膜、把n型的多晶硅用作栅极电极材料制作完全耗尽型SOI-n沟道MOSFET(以下，称为“nMOS”)的情况下的漏极-源极间电流(以下，简称为“漏极电流”)Ids对栅极-源极间电压(以下，简称为“栅极电压”)Vgs的静态特性(以下，称为Ids-Vgs特性)。在这里，示出了施加在漏极-源极间的电压Vds(以下，简称为“漏极电压”)为1.2V和0.05V时的特性。横轴是栅极电压Vgs(V)，纵轴是漏极电流Ids。图中用a表示的箭头，虽然示出的是在例如漏极电压Vds为1.2V时流过1nA漏极电流Ids时的作为目标的栅极电压(阈值电压)，但是，得不到具有0.1V阈值电压的增强型MOSFET，而是如箭头b所示，变成为阈值电压为耗尽型的nMOS。
图3B(相当于非专利文献2的图2)是在p沟道MOSFET(以下，叫做“pMOS”)中使用多晶硅栅极电极材料制作完全耗尽型SOI-pMOS的情况下的Ids-Vgs特性。与nMOS同样，得不到图中用a表示的具有作为目标的-0.1V的阈值电压的增强型pMOS的阈值电压，而是如箭头b所示，变成为耗尽型。
因此，从图3A和图3B可知，在使用多晶硅栅极电极材料的情况下，nMOS、pMOS都变成为耗尽型，变成为比通常电路所需要的期望阈值电压Vth小的值。其结果是会产生截止漏电流大幅度地增大这样的问题。
其次，在图4A和图4B中示出了在nMOS中使用p型的多晶硅栅极电极材料、在pMOS中使用n型的多晶硅栅极电极材料尝试进行完全耗尽型SOI-MOSFST的阈值电压控制的例子(参看非专利文献3)。在图4A和图4B中是制作出的MOSFET的Id-Vgs特性，此时，由于可以高阈值电压化，故nMOS和pMOS都可以制作成增强型的MOSFET。
在这里，对于n型的多晶硅栅极电极材料和p型的多晶硅栅极电极材料，存在约1.1V的功函数差。即，例如在nMOS的情况下，由于使用p型的多晶硅栅极电极材料，故与使用n型的多晶硅栅极电极材料的情况相比，阈值电压Vth高出约1.1V，向高阈值电压Vth一侧漂移。因此，变成比在通常电路中所需要的期望阈值电压Vth大的值，结果产生驱动电流降低这样的问题。
另一方面，还进行了各种各样的尝试，用金属材料形成栅极电极，要利用金属材料的功函数控制完全耗尽型SOI-MOSFET的阈值电压Vth，例如，在非专利文献4中，公开了把TiN用做金属栅极电极材料的SOI-CMOS。图5表示在非专利文献4的图2中所示的使用TiN的完全耗尽型SOI-MOSFET的漏极电流Ids-栅极电压Vgs特性。可知，在Ids＝1nA时nMOS的阈值电压为0.4V、pMOS的阈值电压为-0.5V，在该情况下，nMOS和pMOS也不能同时实现作为目标的绝对值为0.1V的阈值电压Vth。
这是因为这样的本质的问题：当栅极电极材料确定后，MOSFET的阈值电压Vth必然由MOSFET的器件构造(沟道杂质浓度、栅极绝缘膜的膜厚等)决定，所以在仅仅用金属形成栅极电极的情况下，不能制作具有1种阈值电压Vth的MOSFET。
因此，在要把nMOS和pMOS同时设定为目标的阈值电压的情况下，需要nMOS和pMOS分别应用具有不同的功函数的金属材料，存在工艺复杂这样的难点。此外，由于把金属材料用做栅极电极，故还存在缺乏与现有工艺之间的匹配性这样的根本性的问题。
如上所述，对于完全耗尽型SOI-MISFET，同时控制n沟道MISFET和p沟道MISFET的阈值电压Vth是困难的。
本发明就是鉴于上述现有课题而完成的，目的在于提供可以同时控制n沟道MISFET和p沟道MISFET的阈值电压Vth的半导体器件。
本发明人在使用包括Al2O3或HfO2在内的金属氧化物膜形成MISFET的栅极绝缘膜时产生下述新的现象，本发明就是以发现的结果为基础。以下对其进行说明。
图6A和图6B示出了使用Al2O3作为金属氧化物栅极绝缘膜制作的MISFET的、电容(C)-电压(V)的测量结果(以下，称为“C-V曲线”)。在这里，如专利文献1所述那样，在硅衬底与金属氧化物栅极绝缘膜的界面上，形成氧氮化膜，由此形成抑制了迁移率的劣化的栅极电极构造。此外，作为栅极电极材料，在n沟道MISFET(以下，称为“nMISFET”)中使用了n型的多晶硅，在p沟道MISFET(以下，称为“pMISFET”)中使用了p型的多晶硅。
由图6A和图6B可知，pMISFET和nMISFET的实测的C-V曲线(圆圈)，如箭头s1和s2所示，都偏离用计算结果所预测的C-V曲线(实线)，产生了大的漂移，pMISFET和nMISFE都发生了平带电压漂移。
把Al2O3/SiO2用做栅极绝缘膜时的平带电压VFB的漂移量的测量结果是：nMISFET为+0.44V，pMISFET为-0.22V。即，若把Al2O3用做栅极绝缘膜，则nMISFET的平带电压，如图7A所示，向正的方向(负充电)漂移，在pMISFET的情况下，则如图7B所示，向负的方向(正充电)漂移，分别向不同的方向漂移。另外，在图7A和图7B中，黑圆点表示以SiO2为栅极绝缘膜时的阈值电压Vth。
例如，如专利文献2所公开的那样，通过把栅极氧化膜浸在铝(Al)的溶液中，可以在膜中形成由Al产生的负的固定电荷-Qss(负充电)。即，可以使nMISFET的阈值电压Vth向正的方向(增强方向)漂移。但是，在把在膜中由Al产生的负的固定电荷-Qss(负充电)应用于pMISFET的情况下，pMISFET的阈值电压Vth，因负充电而向正的方向，即，向耗尽方向漂移，截止漏电流增大。这是与上述的本实验结果的pMISFET向负的方向漂移的举动相反的举动。
在这里，即便是改变作为金属氧化物栅极绝缘膜的Al2O3膜厚和作为界面的氧氮化膜的膜厚，平带电压的漂移量也不会变化，这已由实验结果得到了确认。
根据以上的结果，可以认为产生平带电压漂移的固定电荷，并不存在于金属氧化物中或氧氮化膜中，而是在金属氧化膜和存在于其上部的栅极电极之间的界面上产生的。此外，在该界面上产生的固定电荷，使nMISFET的平带电压向正的方向(负充电)漂移，在pMISFET的情况下向负的方向(正充电)漂移，分别向不同的方向漂移。因此，nMISFET和pMISFET的阈值电压Vth可以向同一增强方向漂移，从而可以同时控制nMISFET和pMISFET的阈值电压Vth。本发明就是根据本发明人所得到的实际知识完成的。
下面，说明实现上述的本发明的目的的有代表性的方案的一个例子。即，本发明的半导体器件具有场效应晶体管，该场效应晶体管包括半导体衬底、在上述半导体衬底上中间隔着绝缘膜形成的半导体层、在上述半导体层上形成的源极区域和漏极区域、在上述源极区域与漏极区域之间形成的沟道区域、在上述沟道区域上部形成的栅极绝缘膜、以及中间隔着栅极绝缘膜形成的栅极电极；上述栅极绝缘膜是用具有比硅氧化膜高的介电常数的金属氧化物形成的栅极绝缘膜，上述栅极电极具有依次重叠了导电类型与上述源极区域和漏极区域相同的半导体膜以及高熔点金属膜的构造。
在此，也可以使用高熔点金属硅化物膜来取代上述高介电金属膜。
此外，上述半导体膜优选多晶硅膜。
根据本发明，对于完全耗尽型的SOI-MISFET，利用在多晶硅栅极电极与金属氧化物之间产生的平带电压的漂移，可以在nMISFET和pMISFET这两者中，同时实现所期望的阈值电压Vth，可以同时实现半导体器件的低功率化和高速化。
附图说明
图1是表示本发明的半导体器件的实施例1的MISFET的剖面图。
图2A是说明实施例1的MISFET的制造工序的剖面图。
图2B是说明接着图2A的制造工序的MISFET的剖面图。
图2C是说明接着图2B的制造工序的MISFET的剖面图。
图3A是表示现有的nMOS的漏极电流与栅极电压的关系的特性曲线图。
图3B是表示现有的pMOS的漏极电流与栅极电压的关系的特性曲线图。
图4A是表示现有的另一nMOS的漏极电流与栅极电压的关系的特性曲线图。
图4B是表示现有的另一pMOS的漏极电流与栅极电压的关系的特性曲线图。
图5时表示现有的再一个nMOS的漏极电流与栅极电压的关系的特性曲线图。
图6A是用金属氧化物栅极绝缘膜制成的pMISFET的C-V曲线。
图6B是用金属氧化物栅极绝缘膜制成的nMISFET的C-V曲线。
图7A表示用金属氧化物栅极绝缘膜制成的nMISFET的阈值电压和平带电压漂移量。
图7B表示用金属氧化物栅极绝缘膜制成的pMISFET的阈值电压和平带电压漂移量。
图8是表示氧化膜换算膜厚与栅极漏电流的关系。
图9是表示本发明的半导体器件的实施例2的MISFET的剖面图。
图10是表示本发明的半导体器件的实施例3的互补型MISFET的剖面图。
图11是表示本发明的半导体器件的实施例4的互补型MISFET的剖面图。
具体实施方式
以下，参看附图详细地对本发明的半导体器件的优选的几个实施例进行说明。另外，在各个剖面图中，主要部分与其它部分相比，进行了放大表示。不言而喻，各个部分的材质、导电类型和制造条件等，并不限定于本实施例的记载，可进行各种的设计变更。
[实施例1]
图1是表示本发明的MISFET的实施例1的完成剖面图，图2A～图2C是表示其制造工序的剖面图。本实施例的特征在于：为了使薄膜SOI衬底的nMISFET的阈值电压Vth为增强型，使用作为高介电常数材料的金属氧化物栅极绝缘膜和n型多晶硅栅极电极来形成。
以下，用图2A～图2C说明本实施例的MISFET的制造方法。如图2A所示，使用在半导体衬底1上形成由绝缘性的SiO2构成的BOX(填入氧化物)层8，再在BOX层8上使用具有由薄的单晶Si层构成的SOI层13的衬底。另外，在后述的其它实施例中，虽然未对具有SOI层的衬底赋予参考符号来进行特别图示，但是，其构造是与本实施例的图2A所示的具有SOI层13的衬底是同样的。
为了使SOI-MISFET以完全耗尽型动作，需要把SOI层13的膜厚设定成栅极长度的1/3～1/4。因此，对于100nm节点以后的器件，理想的是使SOI层的膜厚小于或等于25nm。
作为在衬底1上使用了硅氧化膜的元件隔离区域，形成STI(浅沟隔离)2。接着，在氧气气氛中利用1000℃的热处理形成0.6nm的SiO2膜3。然后，以三甲基铝[Al(CH3)3]为原料气体，利用把H2O用做氧化气体的原子层淀积CVD法(ALCVD法)，在350℃下淀积1.0nm的Al2O3膜4。
通过以上的工序，可以形成由0.6nm的SiO2膜3和1.0nm的高电介质膜绝缘膜(在这里是金属氧化物Al2O3)4构成的栅极绝缘膜。接着，为了修复Al2O3膜中的缺陷，理想的是在1000℃的减压氧气气氛中进行30秒的退火处理。另外，也可以在形成了上述0.6nm的SiO2膜3之后，在Al2O3膜4的形成之前，在NO气氛中，进行例如900℃、10秒左右的热处理，把SiO2膜3置换成硅氧氮化膜(SiON)。
在这里，作为金属氧化物4，可以使用Al、Zr、Hf、Y、La等稀土类氧化物膜或稀土类硅酸盐膜，或者Al氧化膜和在Al氧化膜上形成的Zr、Hf、Y、La等稀土类氧化物膜或稀土类硅酸盐膜的层叠膜等，其膜厚也可以适当地变更。
接着，淀积多晶硅，然后再高浓度离子注入例如磷，接着，在例如900℃的氮气气氛中进行2分钟的热处理。在热处理后，对栅极电极构造进行加工，形成n型的低电阻多晶硅栅极电极5(参看图2A)。n型的低电阻多晶硅栅极电极5，即使不是如上所述进行高浓度离子注入来形成，而是使用单硅烷(SiH4)和磷化氢(PH3)在630℃的温度下进行淀积而形成的、不经处理的(In-Situ)掺磷多晶硅膜也不会有什么问题。
在形成了栅极电极5后，以该栅极电极5为掩膜，在例如加速能量为3keV、注入量为l×1015cm-2的条件下离子注入As离子，在源极和漏极区域的位置上形成n型杂质扩散层区域6(参看图2B)。
其次，利用CVD(化学气相淀积)法等淀积例如硅氧化膜，并对该绝缘膜进行回蚀(etch back)形成侧壁7。
接着，利用退火进行杂质的激活处理。该处理，虽然在例如1000℃下进行1秒左右，但是，理想的是尽可能地缩短处理时间、缩短热履历，由此抑制杂质的扩散。在退火处理后，在扩散层区域6和栅极电极5的表层上形成金属硅化物层9(参看图2C)。该硅化物层，例如，可以使用钛硅化物、钴硅化物、镍硅化物等金属硅化物。在形成了金属硅化物后，按照所要的电路方式形成层间绝缘膜10，再形成包括漏极和源极电极的布线用电极11，由此，得到图1所示的构造的nMISFET。
在本实施例中，作为形成MISFET的衬底使用SOI衬底，像完全耗尽型MISFET那样，使沟道区域12为小于或等于1018cm-3的低浓度，并利用因栅极电极5与金属氧化膜4的导入而产生的平带电压的漂移来控制阈值电压Vth。
由于使沟道区域12的杂质浓度保持为低浓度，因此可以抑制伴随杂质散射的增加而来的载流子迁移率的降低，故可以期待高驱动电流。此外，与利用沟道区域的杂质浓度控制MISFET的阈值电压Vth的情况相比，可以减小由对1个MISFET的杂质个数的统计上的波动导致的阈值电压Vth的差异，从而可以把阈值电压Vth、电源电压都设定得较低。
此外，作为栅极绝缘膜使用作为高电介质绝缘膜的Al2O3，而且，由于在与沟道区域12之间的界面上设置有氧化膜或氧氮化膜，故由图8的特性图可知，与仅仅是氧化膜的情况相比，也可以降低栅极漏电流ILK。为此，可以谋求半导体器件的低功率化、高速化。另外，在图8中，横轴TOX是氧化膜换算膜厚(EOT)，纵轴是施加了栅极电压VG＝1V时的单位面积的栅极漏电流。
此外，本实施例的MISFET的构造，也可以用于把在薄膜SOI衬底上形成的pMISFET的阈值电压Vth做成为增强型。此时，通过使用作为高介电常数材料的金属氧化物栅极绝缘膜和p型多晶硅栅极电极来形成，如图7B所示，可以进行pMISFET的阈值电压控制。
因此，在pMISFET中，也可以与本实施例的nMISFET同样地，使沟道区域的杂质浓度保持为低浓度，可以抑制伴随杂质散射的增加而来的载流子迁移率的降低，故可以期待高驱动电流。此外，与利用沟道区域的杂质浓度控制MISFET的阈值电压Vth的情况相比，可以减小由对1个MISFET的杂质个数的统计上的波动导致的阈值电压Vth的差异，从而可以把阈值电压Vth和电源电压都设定得较低。此外，由于在高电介质绝缘膜与沟道区域之间的界面上设置有氧化膜或SiON膜，故也可以减少栅极漏电流。因此，可以谋求半导体元件的低功率化、高速化。
[实施例2]
图9是表示本发明的MISFET的实施例2的剖面图。另外，在图9中，对于与实施例1的图1所示的结构要素相同的部分都赋予同一符号，省略其重复的说明。即，本实施例的构造与实施例1相比，在栅极电极5的侧壁上增加了偏置间隔物14，这一点与实施例1不同。
为了增加该构造，可以在形成了在实施例1中所说明的制造工序中的多晶硅栅极电极5后，利用CVD法淀积10nm左右的例如氧化硅膜或氮化硅、氧化钛膜等，并对该绝缘膜进行回蚀，由此，在栅极电极5的侧壁上形成偏置间隔物14。
接着，从该状态开始，以偏置间隔物14为掩膜，在例如加速能量为3keV、注入量为1×1015cm-2的条件下离子注入砷(As)离子，在源极和漏极区域的位置上形成n型杂质扩散层区域6。上述偏置间隔物14的淀积膜厚，可适当地变更。
从之后的侧壁7的形成工序开始，执行与实施例1完全同样的工序，由此，完成图9所示的构造。
本实施例的nMISFET，由于以偏置间隔物14为掩膜，形成成为源极和漏极区域的杂质扩散区6，故可以抑制扩散层区域向沟道区域12的横向扩展，可以减小栅极电极5与杂质扩散层区域6之间的重叠区域，确保大的实效沟道长度。为此，与实施例1相比，可以使MISFET进一步微细化，并且可以保持小的栅极电极与杂质扩散层区域6之间的重叠电容，故可以减小寄生电容，与实施例1相比，能进一步实现MISFET的高速化。
本实施例的MISFET构造，当然也可以应用于pMISFET，除了上述优点外，不言而喻，也同样具有实施例1所述的作用、效果。
[实施例3]
图10是表示本发明的MISFET的实施例3的剖面图，是在同一衬底上形成具有低阈值电压(绝对值小于或等于0.3V，目标Vth＝0.1V)的增强型nMISFET和pMISFET这两者的情况的实施例。
如图10所示，在半导体衬底1上形成由绝缘性的SiO2构成的BOX层8，再使用在BOX层8上具有由薄的Si层构成的SOI层的衬底。这时，为了使SOI-MISFET以完全耗尽型动作，需要把SOI层13的膜厚设定成栅极长度的1/3～1/4。因此，在100nm节点以后的器件中，理想的是使SOI层的膜厚小于或等于25nm。
作为在衬底1上使用了硅氧化膜的元件隔离区域，形成STI2。接着，在氧气气氛中利用1000℃的热处理形成0.6nm的SiO2膜3。然后，以三甲基铝[Al(CH3)3]为原料气体，利用把H2O用做氧化气体的原子层淀积CVD法(ALCVD法)，在350℃下淀积1.0nm的Al2O3膜4。
通过以上的工序，可以形成由0.6nm的SiO2膜3和1.0nm的高电介质膜绝缘膜(在这里是作为金属氧化物的Al2O3)4构成的栅极绝缘膜。接着，为了修复Al2O3膜中的缺陷，理想的是在1000℃的减压氧气气氛中进行30秒的退火处理。另外，也可以在形成了上述0.6nm的SiO2膜3之后，在Al2O3膜4的形成之前，在NO气氛中，进行例如900℃、10秒左右的热处理，把SiO2膜3置换成硅氧氮化膜(SiON)。
在这里，作为金属氧化物4，可以使用Al、Zr、Hf、Y、La等稀土类氧化物膜或稀土类硅酸盐膜，或者Al氧化膜和在Al氧化膜上形成的Zr、Hf、Y、La等稀土类氧化物膜或稀土类硅酸盐膜的层叠膜等，其膜厚也可以适当地变更。
其次，淀积多晶硅，向成为nMISFET的区域高浓度离子注入例如磷，向成为pMISFET的区域高浓度离子注入例如硼，接着，在例如900℃的氮气气氛中进行2分钟的热处理。在热处理后，对热处理后的栅极电极构造进行加工，形成n型的低电阻多晶硅栅极电极23和p型的低电阻多晶硅栅极电极24。
在形成了栅极电极23、24后，从该状态开始，对于nMISFET，以栅极电极23为掩膜，在加速能量为3keV、注入量为1×1015cm-2的条件下离子注入例如As离子，在源极和漏极区域的位置上形成n型杂质扩散层区域25。另外，在注入As离子时，预先用例如光致抗蚀剂覆盖在pMISFET区域上，使得不会注入As离子。
其次，对于pMISFET，以栅极电极24为掩膜，在加速能量为3keV、注入量为1×1015cm-2的条件下离子注入例如BF2离子，在源极和漏极区域的位置上形成p型杂质扩散层区域26。其次，在利用CVD法等淀积了例如硅氧化膜后，对该绝缘膜进行回蚀形成侧壁29、30。另外，在注入BF2离子时，除去在As离子注入时设置的pMISFET区域上的光致抗蚀剂，这一次，预先用例如光致抗蚀剂覆盖在nMISFET区域上，使得不会注入BF2离子。
接着，利用退火进行杂质的激活处理。该处理，虽然在例如1000℃下进行1秒左右，但是，理想的是尽可能地缩短处理时间、缩短热履历，由此抑制杂质的扩散。在退火处理后，在扩散层区域25、26和栅极电极23、24的表层形成金属硅化物层34。该硅化物层，例如，可以使用钛硅化物、钴硅化物、镍硅化物等金属硅化物。在形成了金属硅化物后，按照所要的电路方式，形成层间绝缘膜35，再形成包括漏极和源极电极的布线用电极36，由此，在同一SOI衬底上得到图10所示的构造的互补型MISFET。
在本实施例中，作为构成MISFET的衬底使用SOI衬底，像完全耗尽型MISFET那样，使沟道区域37、38为小于或等于1018cm-3的低浓度，并利用因栅极电极23和金属氧化膜4、以及n型多晶硅栅极电极24和金属氧化膜4的导入而产生的平带电压的漂移，在n沟道MISFET和p沟道MISFET这两者中，控制所期望的阈值电压Vth。
如果象这样利用平带电压的漂移，则不使用金属材料，而用以往一直广为使用的n型和p型多晶硅栅极电极，可以同时控制nMISFET和pMISFET这两者的阈值电压。
为此，可以消除以下这样的问题。即，在用金属材料形成栅极电极，利用金属材料的功函数，控制完全耗尽型SOI-MISFET的阈值电压Vth的情况下，当栅极电极的材料确定后，MISFET的阈值电压Vth必然由MISFET的器件构造(沟道杂质浓度、栅极绝缘膜的膜厚等)决定，故如果仅仅用金属形成栅极电极，只能制作具有1种阈值电压Vth的MISFET这样的问题。
此外，在要把nMISFET和pMISFET同时设定成目标的阈值电压的情况下，由于需要在nMISFET和pMISFET中分别使用具有不同的功函数的金属材料，因此存在工艺复杂化这样的问题。
再有，在应用金属材料的情况下，存在缺乏与现有工艺之间的匹配性的问题。
根据本实施例，由于已使沟道区域37、38的杂质浓度保持为低浓度，因此可以抑制伴随杂质散射的增加而来的载流子迁移率的降低，故可以期待互补型MISFET的高驱动电流化。
再有，与利用杂质浓度控制MISFET的阈值电压Vth的情况相比，可以减小由对1个MISFET的杂质个数的统计上的波动导致的阈值电压Vth的差异，从而可以把阈值电压Vth和电源电压都设定得较低。
此外，由于把高电介质绝缘膜4用做栅极绝缘膜，在该高电介质绝缘膜与沟道区域之间的界面上设置有氧化膜或SiON膜，故也可以减少栅极漏电流。因此，可以谋求半导体元件的低功率化、高速化。
[实施例4]
图11是表示本发明的MISFET的实施例4的剖面图，是在同一衬底上形成具有低阈值电压(绝对值小于或等于0.3V，目标Vth＝0.1V)的增强型nMISFET和pMISFET这两者的情况下的实施例。另外，在图11中，对于与实施例3的图10所示的结构要素相同的部分都赋予同一符号，省略其重复的说明。即，本实施例的构造与实施例3相比，在nMISFET的栅极电极23的侧壁增加了偏置间隔物27，在pMISFET的栅极电极24的侧壁增加了偏置间隔物28，这一点与实施例3不同。
为了增加该构造，可以在形成在实施例3中所说明的制造工序中的多晶硅栅极电极23、24后，利用CVD法淀积10nm左右的例如氧化硅膜或氮化硅、氧化钛膜等，并对该绝缘膜进行回蚀，在栅极电极23、24的侧壁上分别形成偏置间隔物27、28。
接着，从该状态开始，对于nMISFET，以栅极电极23和偏置间隔物27为掩膜，在加速能量为3keV、注入量为1×1015cm-2的条件下离子注入例如As离子，在源极和漏极区域的位置上形成n型杂质扩散层区域25。另外，在注入As离子时，预先用例如光致抗蚀剂覆盖在pMISFET区域上，使得不会注入As离子。
其次，对于pMISFET，以栅极电极24和偏置间隔物28为掩膜，在加速能量为3keV、注入量为1×1015cm-2的条件下离子注入例如BF2离子，在源极和漏极区域的位置上形成p型杂质扩散层区域26。另外，在注入BF2离子时，除去在As离子注入时设置的pMISFET区域上的光致抗蚀剂，这一次，预先用例如光致抗蚀剂覆盖在nMISFET区域上，使得不会注入BF2离子。
其次，在利用CVD法等淀积了例如硅氧化膜之后，从对该绝缘膜进行回蚀，形成侧壁29、30的工序开始，执行与实施例3完全同样的工序，由此，完成图11所示的构造。
在本实施例中，也与实施例3同样地，使用SOI衬底作为构成MISFET的衬底，像完全耗尽型MISFET那样，使沟道区域37、38为小于或等于1018cm-3的低浓度，并利用因栅极电极23和金属氧化膜4、以及n型多晶硅栅极电极24和金属氧化膜4的导入而产生的平带电压的漂移，在n沟道MISFET和p沟道MISFET这两者中，控制所期望的阈值电压Vth。
如果象这样利用平带电压的漂移，则不使用金属材料而利用以往一直广为使用的n型和p型多晶硅栅极电极，可以同时控制nMISFET和pMISFET这两者的阈值电压。
为此，在实施例3中所述的问题也同样地可以消除，并且，在本实施例中，还会得到如下的效果。即，由于以偏置间隔物27、28为掩膜，形成n型的杂质扩散层区域25和p型的杂质扩散层区域26，故可以抑制扩散层区域向沟道区域37和38进行的横向扩展。为此，可以减小n型多晶硅栅极电极23与n型的杂质扩散层区域25之间、以及p型多晶硅栅极电极24与p型的杂质扩散层区域26之间的重叠区域，确保大的实效沟道长度。因此，与实施例1相比，可以使MISFET进一步微细化。
此外，由于可以保持小的n型多晶硅栅极电极23与n型的杂质扩散层区域25之间、以及p型多晶硅栅极电极24与p型的杂质扩散层区域26之间的重叠电容，故可以减小寄生电容，与实施例3相比，能进一步实现MISFET的高速化。
而且，由于将沟道区域37和38的杂质浓度像完全耗尽型MISFET那样，保持为小于或等于1018cm-3的低浓度，因此可以抑制伴随杂质散射的增加而来的载流子迁移率的降低，故可以期待高驱动电流化。此外，与利用沟道区域的杂质浓度控制MISFET的阈值电压Vth的情况相比，可以减少由对1个MISFET的杂质个数的统计上的波动导致的阈值电压Vth的差异，从而可以把阈值电压Vth、电源电压都设定得较低。此外，由于应用高电介质绝缘膜4，在高电介质膜4与沟道区域之间的界面上设置有SiO2膜或SiON膜，故也会减少栅极漏电流。因此，可以谋求半导体元件的低功率化、高速化。
以上，虽然对本发明的优选实施例进行了说明，但是，本发明并不限于上述实施例，在不偏离本发明的精神的范围内，不言而喻，可以进行各种设计变更。

Claims (14)

1.一种半导体器件，具有场效应晶体管，该场效应晶体管包括：半导体衬底、在上述半导体衬底上中间隔着绝缘膜形成的半导体层、在上述半导体层上形成的源极区域和漏极区域、在上述源极区域与漏极区域之间形成的沟道区域、在上述沟道区域上部形成的栅极绝缘膜、以及中间隔着上述栅极绝缘膜形成的栅极电极，该半导体器件的特征在于：
上述栅极绝缘膜是使用具有比硅氧化膜高的介电常数的金属氧化物形成的栅极绝缘膜，
上述栅极电极，包括具有与上述源极区域和漏极区域相同的导电类型的半导体膜、或者依次重叠了上述半导体膜和高熔点金属膜的层叠构造、或者依次重叠了上述半导体膜和高熔点金属硅化物膜的层叠构造中的任意一种。
2.根据权利要求1所述的半导体器件，其特征在于：
上述金属氧化物是从Al、Zr、Hf、Y、La等稀土类氧化物膜或者稀土类硅酸盐膜中选择的任意一种膜。
3.根据权利要求1所述的半导体器件，其特征在于：
上述金属氧化物是Al氧化膜和从在该Al氧化膜上形成的Zr、Hf、Y、La等稀土类氧化物膜或稀土类硅酸盐膜中选择的任意一种膜的层叠膜。
4.根据权利要求1所述的半导体器件，其特征在于：
在上述半导体层与上述栅极绝缘膜之间，具有至少0.5nm厚的硅氧化膜或硅氮化膜。
5.根据权利要求1所述的半导体器件，其特征在于：
构成上述沟道区域的半导体层的厚度，最厚为25nm。
6.根据权利要求1所述的半导体器件，其特征在于：
上述沟道区域的杂质浓度小于或等于1×1018cm-3。
7.根据权利要求1所述的半导体器件，其特征在于：
在上述栅极电极的侧壁上，具有由绝缘膜构成的偏置间隔物和中间隔着上述偏置间隔物设置的由绝缘膜构成的侧壁。
8.一种半导体器件，包括：半导体衬底、在上述半导体衬底上中间隔着绝缘膜形成的半导体层、在上述半导体层上选择性地形成的第1源极区域和漏极区域、在上述半导体层上选择性地形成的第2源极区域和漏极区域、在上述第1源极区域与漏极区域之间形成的第1沟道区域、在上述第2源极区域与漏极区域之间形成的第2沟道区域、在上述第1沟道区域和第2沟道区域上形成的栅极绝缘膜、在上述第1沟道区域上部中间隔着上述栅极绝缘膜形成的第1栅极电极、以及在上述第2沟道区域上部中间隔着上述栅极绝缘膜形成的第2栅极电极，其特征在于：
上述栅极绝缘膜是使用具有比硅氧化膜高的介电常数的金属氧化物形成的栅极绝缘膜，
上述第1栅极电极是与上述第1源极区域和漏极区域相同的第1导电类型的半导体膜、或者依次重叠了上述第1导电类型的半导体膜和高熔点金属膜的层叠构造、或者依次重叠了上述第1导电类型的半导体膜和高熔点金属硅化物膜的层叠构造中的任意一种，
上述第2栅极电极是与上述第2源极区域和漏极区域相同的第2导电类型的半导体膜、或者依次重叠了上述第2导电类型的半导体膜和高熔点金属膜的层叠构造、或者依次重叠了上述第2导电类型的半导体膜和高熔点金属硅化物膜的层叠构造中的任意一种。
9.根据权利要求8所述的半导体器件，其特征在于：
上述金属氧化物是从Al、Zr、Hf、Y、La等稀土类氧化物膜或者稀土类硅酸盐膜中选择的任意一种膜。
10.根据权利要求8所述的半导体器件，其特征在于：
上述金属氧化物是Al氧化膜和从在上述Al氧化膜上形成的Zr、Hf、Y、La等稀土类氧化物膜或稀土类硅酸盐膜中选择的任意一种膜的层叠膜。
11.根据权利要求8所述的半导体器件，其特征在于：
在上述半导体层与上述栅极绝缘膜之间，具有至少0.5nm厚的硅氧化膜或硅氮化膜。
12.根据权利要求8所述的半导体器件，其特征在于：
构成上述第1沟道区域和第2沟道区域的半导体层的厚度，最厚为25nm。
13.根据权利要求8所述的半导体器件，其特征在于：
上述第1沟道区域和第2沟道区域的杂质浓度，小于或等于1×1018cm-3。
14.根据权利要求8所述的半导体器件，其特征在于：
在上述第1栅极电极和第2栅极电极的侧壁上，具有由绝缘膜构成的偏置间隔物、以及中间隔着上述偏置间隔物设置的由绝缘膜构成的侧壁。
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