KR20090048179A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 트렌치를 포함하고, 활성영역 상에 터널 절연막 및 도전막이 적층된 반도체 기판이 제공되는 단계, 트렌치를 포함한 반도체 기판의 표면을 따라 제1 절연막을 형성하는 단계, 제1 절연막이 형성된 트렌치의 내부에 유동성 물질인 제2 절연막을 채우는 단계, 제2 절연막의 높이를 낮추는 단계, 하프 공정으로 제3 절연막을 형성하여 도전막의 사이를 제3 절연막으로 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
HDP, SOD, PSZ, O3-TEOS, 갭필, 스텝 커버리지, 소자 분리막

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming a isolation layer in semiconductor device}
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 산화막, SOD막 및 O3-TEOS막을 이용하여 갭필(gap fill) 공정을 용이하게 실시할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 소자는 데이터를 저장하기 위한 다수개의 메모리 셀들을 포함한다. 일반적으로, 메모리 셀들의 개수가 많을수록 데이터의 저장 용량은 증가하는데, 메모리 셀들의 개수를 늘리기 위해서는 메모리 셀들의 크기 또한 작아져야 한다.
이에 따라, 반도체 소자는 점차 고집적화되고 있으며, 이에 대응하여 제조 방법 및 형성 방법들이 새로이 개발되고 있다.
그 중에 하나로, 플래시 소자(flash device)의 소자 분리막(isolation layer)을 예를 들어 설명하면 다음과 같다.
플래시 소자에 포함되는 메모리 셀들은 다수개의 스트링(string) 단위로 배 열된다. 스트링은 직렬 연결된 다수개의 메모리 셀들을 포함하며, 메모리 셀들의 양 단에 셀렉트 트랜지스터(select transistor)들을 포함한다. 이러한 스트링들의 집합을 메모리 셀 어레이(memory cell array)라 할 수 있다.
한편, 집적도의 증가로 인하여 메모리 셀들의 크기가 작아지면서 스트링의 폭도 좁아지게 되었다. 스트링뿐만 아니라, 스트링과 스트링 사이의 소자 분리 영역(이하 트렌치라 칭함)의 폭도 좁아지게 되면서, 트렌치의 종횡비(aspect ratio)도 증가하게 되었다. 트렌치의 종횡비가 증가하게 되면 트렌치의 내부를 소자 분리막으로 채우는 갭필(gap fill) 공정이 어려워진다. 예를 들면, 소자 분리막 내에 보이드(void) 및 심(seam)이 발생할 수가 있다. 사진을 참조하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체 소자의 보이드 및 심 발생을 설명하기 위한 사진이다. 도 1을 참조하면, (a)는 소자 분리막 내에 보이드(void)가 발생한 사진이고, (b)는 소자 분리막 내에 심(seam)이 발생한 사진이다. (a)의 경우를 설명하면, 트렌치(trench)를 형성한 후, 소자 분리막용 절연막을 화학적 기상 증착법(CVD) 또는 물리적 기상 증착법(PVD)으로 형성하는 경우이다. 이러한 기상 증착법은 트렌치의 저면에서부터 순차적으로 절연막(예를 들면 HDP막)을 적층시키는 방식으로 진행한다. 하지만, 트렌치의 종횡비가 증가할수록 트렌치의 폭이 좁아지게 되어 트렌치의 하부가 완전히 채워지기 이전에 상부가 덮여 보이드가 발생할 수 있다. (b)의 경우를 설명하면, 도 1 (a)에서처럼 보이드의 발생을 방지하기 위한 방법으로써, 트렌치(trench)를 형성한 후, 소자 분리막용 절연막으로 O3-TEOS막을 형 성하는 경우이다. O3-TEOS막은 증착 속도를 늦추어서 형성하기가 용이하여 스텝 커버리지(step coverage)를 향상시킬 수 있다. 하지만, 매우 우수한 스텝 커버리지 특성으로 인하여, 트렌치의 경사각이 수직과 가까운 각을 이룰 때, 트렌치의 측벽으로 형성되는 O3-TEOS막이 서로 마주보게 형성되면서 맞닿게 되어, 소자 분리막의 사이로 틈이 발생할 수 있게 되었는데, 이러한 틈을 심(seam)이라 한다. 특히, 소자 분리막에 심이 발생한 경우, 후속 실시하는 식각 공정 시(특히 습식 식각 공정) 식각액이 심을 통해 침투하기가 매우 쉽기 때문에 소자 분리막이 손상될 수 있다. 즉, 스텝 커버리지가 우수한 O3-TEOS막은 트렌치의 급격한 경사각으로 인해 심(seam)을 유발하기가 쉽다.
또 다른 소자 분리막 형성 방법으로, 유동성 물질인 SOD(spin on delectric)막을 이용하여 소자 분리막을 형성할 수도 있다. SOD막으로 PSZ(polysilazane)막을 사용할 수 있다. PSZ막은 유동성 물질이기 때문에, 반도체 기판 상에 코팅(coating)을 한 이후에 열처리 공정을 실시하여 PSA막을 경화시킨다. 이에 대하여, 다음의 반응 구조식 1을 참조하여 설명하도록 한다.
[반응 구조식 1]
Figure 112007080643574-PAT00001
반응 구조식 1을 참조하면, 반도체 기판 상에 PSZ막을 코팅한 후에, O2 또는 H2O 분위기에서 열처리 공정을 수행하는데, O2 또는 H2O와의 반응에 의해 PSZ막이 SiOx의 산화막으로 변형되면서 부산물로 NH3 또는 H2가 발생하게 된다. 이러한 부산물은 기상으로 모두 배출된다. 하지만, PSZ막은 HDP막이나 O3-TEOS막에 비하여 식각 선택비가 매우 크게 되어(특히, 습식 식각 공정) 식각 공정에 취약할 수 있다.
또한, PSZ막은 유동성 물질의 특성으로 인해 반도체 기판(웨이퍼) 중에서, 메모리 셀들이 형성된 중앙 영역과 가장자리 영역에 형성되는 두께가 다를 수가 있다. 구체적으로, PSZ막은 반도체 기판의 중앙 영역보다 가장자리 영역에서 더 얇게 형성될 수 있다.
이에 대하여, 도 2를 참조하면, (a)는 PSZ막을 코팅한 후의 사진이고, (b)는 PSZ막을 코팅하고 식각 공정을 수행한 후의 사진이다. 도 2의 (a) 및 (b)에서 볼 수 있듯이, 반도체 기판의 위치에 따라(중앙 및 가장자리) PSZ막의 두께가 다르게 형성되면 후속 실시하는 EFH(effective field height) 조절시 위치에 따라 단차가 발생하여 반도체 소자의 전기적 특성이 달라질 수 있다.
이를 해결하기 위하여, 트렌치 내에 PSZ막을 형성한 후에, PSZ막의 높이를 낮추고 그 상부에 HDP막을 더 형성하기도 한다. 이에 대하여, 도 3을 참조하면 다음과 같다.
도 3은 종래 기술에 따른 반도체 소자의 손상을 설명하기 위한 사진이다. 도 3을 참조하면, (a)는 PSZ막을 형성하고, 높이를 낮춘 후의 사진이고, (b)는 (a) 이후에 절연막을 더 형성한 사진이다. PSZ막을 형성한 후, PSZ막의 높이를 낮추는 식각 공정 시, 터널 절연막(31)이 드러나면서 터널 절연막(31)이 손상(F)될 수 있다(a). 그리고, 이러한 손상(F)이 발생한 상태에서 후속 절연막의 형성 공정을 진행하면, 플로팅 게이트용 도전막(32)보다 터널 절연막(31)의 폭이 더 좁으므로 절연막(33)이 완전히 채워지지 못하고 터널 절연막(31) 부근에 보이드(F')를 유발시킬 수가 있다.
상술한 바와 같이, 소자 분리막 내에 보이드(void) 및 심(seam)이 발생하거나, 터절 절연막이 손상되면 후속 수행하는 식각 공정에 의해 반도체 소자가 소가 손상을 입거나 전기적 특성 열화를 유발할 수 있으므로, 반도체 소자의 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 소자 분리 영역을 구획하는 트렌치 내에 산화막, SOD막 및 O3-TEOS막을 순차적으로 형성함으로써 갭필 공정 시 보이드 및 심의 발생을 방지할 수 있으며, 터널 절연막의 손상을 줄일 수 있다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 트렌치를 포함하고, 활성영역 상에 터널 절연막 및 도전막이 적층된 반도체 기판이 제공된다. 트렌치를 포함한 반도체 기판의 표면을 따라 제1 절연막을 형성한다. 제1 절연막이 형성된 트렌치의 내부에 유동성 물질인 제2 절연막을 채운다. 제2 절연막의 높이를 낮춘다. 하프 공정으로 제3 절연막을 형성하여 도전막의 사이를 제3 절연막으로 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법으로 이루어진다.
제1 절연막은 HDP막으로 형성하며, HDP막은 100Å 내지 2000Å의 두께로 형성한다.
제2 절연막은 SOD막(spin on dielectric)으로 형성하며, SOD막으로 PSZ(polysilazane)막을 형성한다.
제2 절연막을 채우는 단계는, 제1 절연막이 모두 덮이도록 SOD막을 형성하고, 도전막이 노출되도록 평탄화 공정을 실시하는 단계를 포함한다.
SOD막을 형성하는 단계에서, SOD막은 1000Å 내지 8000Å의 두께로 형성한 다.
평탄화 공정을 실시하는 단계 이전에, SOD막을 경화시키는 단계를 포함하며, 경화시키는 단계는 열처리 공정으로 실시한다. 이때, 열처리 공정은 300℃ 내지 1200℃의 온도를 가하여 실시한다.
제2 절연막의 높이를 낮추는 단계는 제2 절연막과 제1 절연막의 식각 선택비가 서로 다른 식각 공정으로 실시하며, 식각 선택비가 서로 다른 식각 공정은 습식 식각 공정으로 실시한다.
제2 절연막의 높이를 낮추는 단계는, 제2 절연막의 상부로부터 300Å 내지 2000Å의 깊이만큼 높이를 낮춘다.
제2 절연막의 높이를 낮추는 단계에서, 노출되는 제1 절연막의 상부가 일부 식각되어 트렌치의 상부 폭이 중간 폭보다 넓게 형성된다.
하프(HARP) 공정은 제3 절연막으로 O3-TEOS막을 형성하며, 제3 절연막은 1000Å 내지 6000Å의 두께로 형성한다.
본 발명은, 소자 분리 영역을 구획하는 트렌치 내에 산화막, SOD막 및 O3-TEOS막을 순차적으로 형성함으로써 갭필 공정 시 보이드 및 심의 발생을 방지할 수 있으며, 터널 절연막의 손상을 줄일 수 있다. 이로 인해, 반도체 소자의 전기적 특성 열화를 방지할 수 있으며, 수율 증가 및 반도체 소자의 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4a 내지 도 4g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 플래시 소자를 예를 들어 설명하면 다음과 같다. 반도체 기판(400) 상에 터널 절연막(402), 플로팅 게이트용 도전막(404) 및 소자 분리 마스크막(406)을 순차적으로 적층한다. 터널 절연막(402)으로 산화막을 형성할 수 있으며, 플로팅 게이트용 도전막(404)으로는 폴리실리콘막을 형성할 수 있으며, 도전막(404) 대신에 질화막을 형성할 수도 있다. 폴리실리콘막을 형성할 경우, 언도프트(undoped polysilicon)막 및 도프트(doped polysilicon)막의 적층형 구조로 형성할 수도 있다. 소자 분리 마스크막(406)은 질화막으로 형성할 수 있다.
이어서, 소자 분리 마스크막(406)의 상부에 소자 분리 영역이 개방된 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴(미도시)에 따라 식각 공정을 실시하여 소자 분리 마스크막(406), 도전막(404) 및 터널 절연막(402)을 순차적으로 패터닝하고, 노출된 반도체 기판(400)을 식각하여 트렌치(trench; 407)를 형성 한다. 이로써, 활성영역 상에 패터닝된 터널 절연막(402), 도전막(404) 및 소자 분리 마스크막(404)이 형성된다.
트렌치(405)를 형성한 후, 포토레지스트 패턴(미도시)을 제거한다.
도 4b를 참조하면, 트렌치(407)의 내부와 터널 절연막(402) 및 도전막(404)의 표면을 따라 제1 절연막(408)을 형성한다. 제1 절연막(408)은 산화막(oxide)으로 형성하는 것이 바람직하다. 예를 들면, 제1 절연막(408)은 HDP(high density plasma)막으로 형성할 수 있으며, 라이너 산화막으로 형성하기 위하여 100Å 내지 2000Å의 두께로 형성할 수 있다.
도 4c를 참조하면, 트렌치(407)의 내부가 채워지도록 제1 절연막(408)의 상부에 제2 절연막(410)을 형성한다. 제2 절연막(410)은 갭필 특성이 우수한 SOD막(spin on dielectric)으로 형성하는 것이 바람직하다. SOD막은 유동성(flowable) 막으로써, 예를 들면 PSZ(polysilazane)막으로 형성할 수 있다. 이때, 제2 절연막(410)은 트렌치(407)의 내부를 충분히 채우기 위해 제1 절연막(408)이 완전히 덮이도록 형성하는 것이 바람직하며, 예를 들면, 1000Å 내지 8000Å의 두께로 형성할 수 있다. 제2 절연막(410)으로 SOD막을 형성한 이후에는 유동성인 SOD막을 경화시키기 위한 열처리 공정을 실시한다.
이를 구체적으로 설명하면, 열처리 공정은 300℃ 내지 1200℃의 온도를 가하여 실시할 수 있다. 특히, 열처리 공정은 SOD막(예를 들면, PSZ막)을 반도체 기판 상에 코팅한 후에 O2 또는 H2O 분위기에서 수행한다. 이때, O2 또는 H2O에 의하여 SOD막은 SiOx의 산화막으로 변형되면서 부산물로 NH3 또는 H2를 발생하며, 이러한 부산물은 기상으로 모두 배출된다. 하지만, 부산물의 배출로 인해 PSZ막은 HDP막이나 O3-TEOS막에 비해 식각 선택비가 매우 증가하여(특히, 습식 식각 공정) 후속 실시하는 식각 공정에 취약할 수 있다. 이를 보상하기 위하여 다음의 공정을 수행한다.
도 4d를 참조하면, 평탄화 공정을 실시하여 소자 분리 마스크막(406)이 드러나도록 제2 절연막(410)을 연마한다. 평탄화 공정은 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정으로 실시할 수 있다. 구체적으로 설명하면, 화학적 기계적 연마(CMP) 공정은 슬러리(slurry)를 이용하는데, 슬러리는 HSS(high selective slurry)를 사용할 수 있다. 한편, HSS는 질화막 대비 산화막의 식각 선택비가 크기 때문에 제2 절연막(410)의 두께에 상관없이 질화막으로 형성된 소자 분리 마스크막(406)에 도달하게 되면 화학적 기계적 연마(CNP) 공정을 멈출 수가 있다. 이로써, 소자 분리 마스크막(406)이 드러날 때까지 평탄화 공정을 실시할 수 있다. 이로써, 반도체 기판(400)의 중앙 영역 및 가장자리 영역에 형성된 제2 절연막(410)의 두께를 균일하게 할 수 있다.
도 4e를 참조하면, 식각 공정을 실시하여 제2 절연막(410)의 높이를 낮춘다. 이때, 제2 절연막(410)의 높이를 낮춘 후에 소자 분리 마스크막(도 4d의 406)을 제거할 수 있으며, 또는 소자 분리 마스크막(도 4d의 406)을 제거한 후에 제2 절연막(410)의 높이를 낮출 수도 있다.
식각 공정은 제2 절연막(410)과 제1 절연막(410) 간의 식각 선택비가 서로 다른 공정으로 실시할 수 있다. 바람직하게는, 식각 공정은 제1 절연막(408)보다 제2 절연막(410)에 대한 식각 선택비가 큰 습식 식각 공정으로 실시한다. 이는, 습식 식각 공정 시, 식각액에 대한 식각 선택비는 HDP막에 비하여 SOD막이 6배 내지 10배 정도 크기 때문이다. 예를 들면, 습식 식각 공정은 BOE 또는 HF를 이용하여 실시할 수 있다. 습식 식각 공정을 실시하여 제2 절연막(410)은 상부로부터 300Å 내지 2000Å의 깊이만큼 제거할 수 있다.
또한, 제2 절연막(410)의 식각 공정 시, 제2 절연막(410)의 상부가 제거되면서 제1 절연막(408)이 드러나게 되는데, 제1 절연막(408)의 상부(①)가 하부(②)보다 식각액에 노출되는 시간이 길기 때문에 제거되는 양에도 차이가 발생한다. 이처럼, 제1 절연막(408)의 식각 속도의 차이로 인하여 노출된 트렌치(407)의 측벽 기울기가 낮아지게 되어, 트렌치(407)의 중간 폭(W2)보다 상부 폭(W1)이 더 넓어진다.
도 4f를 참조하면, 트렌치(407)의 상부를 완전히 채우기 위하여 제3 절연막(412)을 형성한다. 제3 절연막(412)은 1000Å 내지 6000Å의 두께로 형성할 수 있다. 또한, 제3 절연막(412)은 하프(High Aspect Ratio Process; HARP) 공정을 실시하여 형성할 수 있다.
하프 공정은 트렌치(407)의 내부를 스텝 커버리지(step coverage)가 우수한 절연물질(제3 절연막)로 채우는 공정으로써, 제3 절연막(412)은 O3-TEOS막으로 형성하는 것이 바람직하다. 한편, 제3 절연막(412)으로 HDP막을 사용할 수도 있으나, O3-TEOS막이 HDP막에 비하여 스텝 커버리지 특성이 우수하고, 또한 HDP막은 반도체 소자의 집적도가 증가할수록 트렌치의 종횡비가 증가하기 때문에 갭필 공정에 한계가 있다. 이에 따라, 제3 절연막(412)으로 O3-TEOS막을 형성하는 것이 바람직하다.
특히, O3-TEOS막은 우수한 스텝 커버리지 특성 때문에 트렌치(407)의 측벽 각도가 너무 가파르면 심(seam)을 유발할 수 있으나, 상술한 바와 같이(도 4e 참조), 제1 절연막(408)으로 트렌치(407)의 측벽 경사각을 낮출 수 있으므로 심(seam) 유발을 억제할 수 있다.
도 4g를 참조하면, 평탄화 공정을 실시하여 트렌치(407)내에만 제1 절연막(408), 제2 절연막(410) 및 제3 절연막(412)이 잔류하도록 하여 소자 분리막(413)을 형성한다.
상술한 바와 같이, 소자 분리막(413)을 산화막, SOD막 및 O3-TEOS막을 순차적으로 적층하여 형성하여 트렌치(407) 내에 보이드(void) 또는 심(seam)의 발생을 억제시킬 수 있다. 또한, SOD막의 높이를 낮추는 공정 시, 식각 선택비 차이를 이용하여 산화막의 경사를 완만하게 형성함으로써 후속 O3-TEOS막의 형성 공정을 용이하게 수행할 수 있으므로, 집적도가 증가하여도 소자 분리막(413)을 용이하게 형성할 수 있다. 이에 따라, 반도체 소자의 전기적 특성 열화를 억제할 수 있으며, 수율을 증가시킬 수 있고, 반도체 소자의 신뢰도를 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 보이드 및 심 발생을 설명하기 위한 사진이다.
도 2는 종래 기술에 따른 반도체 소자의 소자 분리막 두께의 불균형을 설명하기 위한 사진이다.
도 3은 종래 기술에 따른 반도체 소자의 손상을 설명하기 위한 사진이다.
도 4a 내지 도 4g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설멍>
400 : 반도체 기판 402 : 터널 절연막
404 : 도전막 406 : 소자 분리 마스크막
408 : 제1 절연막 410 : 제2 절연막
412 : 제3 절연막 413 : 소자 분리막

Claims (16)

  1. 트렌치를 포함하고, 활성영역 상에 터널 절연막 및 도전막이 적층된 반도체 기판이 제공되는 단계;
    상기 트렌치를 포함한 상기 반도체 기판의 표면을 따라 제1 절연막을 형성하는 단계;
    상기 제1 절연막이 형성된 상기 트렌치의 내부에 유동성 물질인 제2 절연막을 채우는 단계;
    상기 제2 절연막의 높이를 낮추는 단계; 및
    하프 공정으로 제3 절연막을 형성하여 상기 도전막의 사이를 상기 제3 절연막으로 채우는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막은 HDP막으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 2 항에 있어서,
    상기 HDP막은 100Å 내지 2000Å의 두께로 형성하는 반도체 소자의 소자 분 리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제2 절연막은 SOD막(spin on dielectric)으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 4 항에 있어서,
    상기 SOD막으로 PSZ(polysilazane)막을 형성하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서, 상기 제2 절연막을 채우는 단계는,
    상기 제1 절연막이 모두 덮이도록 상기 SOD막을 형성하는 단계; 및
    상기 도전막이 노출되도록 평탄화 공정을 실시하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 6 항에 있어서,
    상기 SOD막을 형성하는 단계에서, 상기 SOD막은 1000Å 내지 8000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 5 항에 있어서,
    상기 평탄화 공정을 실시하는 단계 이전에, 상기 SOD막을 경화시키는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  9. 제 8 항에 있어서,
    상기 경화시키는 단계는 열처리 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  10. 제 9 항에 있어서,
    상기 열처리 공정은 300℃ 내지 1200℃의 온도를 가하여 실시하는 반도체 소자의 소자 분리막 형성 방법.
  11. 제 1 항에 있어서,
    상기 제2 절연막의 높이를 낮추는 단계는 상기 제2 절연막과 상기 제1 절연막의 식각 선택비가 서로 다른 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  12. 제 11 항에 있어서,
    상기 식각 선택비가 서로 다른 식각 공정은 습식 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
  13. 제 1 항에 있어서,
    상기 제2 절연막의 높이를 낮추는 단계는, 상기 제2 절연막의 상부로부터 300Å 내지 2000Å의 깊이만큼 높이를 낮추는 반도체 소자의 소자 분리막 형성 방법.
  14. 제 1 항에 있어서,
    상기 제2 절연막의 높이를 낮추는 단계에서, 노출되는 상기 제1 절연막의 상부가 일부 식각되어 상기 트렌치의 상부 폭이 중간 폭보다 넓게 형성되는 반도체 소자의 소자 분리막 형성 방법.
  15. 제 1 항에 있어서,
    상기 하프(HARP) 공정은 상기 제3 절연막으로 O3-TEOS막을 형성하는 반도체 소자의 소자 분리막 형성 방법.
  16. 제 1 항에 있어서,
    상기 제3 절연막은 1000Å 내지 6000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
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