CN113192959A - 分栅式快闪存储器的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 171
- 238000003860 storage Methods 0.000 claims abstract description 109
- 238000005530 etching Methods 0.000 claims abstract description 64
- 238000000034 method Methods 0.000 claims description 67
- 230000002093 peripheral effect Effects 0.000 claims description 41
- 229920002120 photoresistant polymer Polymers 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 24
- 238000002955 isolation Methods 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 10
- 238000004380 ashing Methods 0.000 claims description 8
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 6
- 239000000460 chlorine Substances 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 5
- 230000005641 tunneling Effects 0.000 claims description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 4
- 229910052801 chlorine Inorganic materials 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- QYSGYZVSCZSLHT-UHFFFAOYSA-N octafluoropropane Chemical compound FC(F)(F)C(F)(F)C(F)(F)F QYSGYZVSCZSLHT-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229960004065 perflutren Drugs 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
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Abstract
本发明提供一种分栅式快闪存储器的制造方法，利用各向同性刻蚀去除存储区上的前端结构的顶面和侧面的逻辑栅材料层，可使所述前端结构的顶面和侧面的逻辑栅材料层具有相同的刻蚀速度，并可避免逻辑栅材料层残留在所述前端结构的侧面。后续刻蚀所述介质层时，可避免因前端结构的侧面存在逻辑栅材料层的残留而导致的介质层被刻蚀过多，以及后续刻蚀字线材料层时，可避免因前端结构侧面的介质层被刻蚀过多而导致的字线边缘的高度过低。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种分栅式快闪存储器的制造方法。
背景技术
现有的分栅式快闪存储器存在列穿通串扰失效(PTC，column punch through)的问题。造成该PTC问题的原因是在分栅式快闪存储器的制造过程中，对源漏极(S/D)进行离子注入(IMP)时，由于字线边缘的高度过低，会使IMP注入穿透字线，从而导致PTC问题的产生。具体的，参考图1～3，其为现有的分栅式快闪存储器的制造方法中形成的结构示意图，现有的分栅式快闪存储器的制造方法包括：如图1所示，步骤一，提供衬底10，所述衬底10包括存储区I和外围区II，所述存储区I上形成有存储单元的前端结构11，所述衬底10上依次形成有字线材料层20、氧化层30和逻辑栅材料层40，由于存储区I上形成有存储单元的前端结构11，使得存储区上I的逻辑栅材料层40的顶面高度不同。步骤二，参考图2，采用各向异性刻蚀所述逻辑栅材料层40以去除所述存储区I的逻辑栅材料层40，并形成逻辑栅于所述外围区II上，以及暴露出所述存储区的所述氧化层30。步骤三，参考图3，刻蚀所述氧化层30，暴露出所述字线材料层20。步骤四，去除所述前端结构11顶面的所述字线材料层20，以形成字线。
但在上述步骤中，在执行步骤二时，由于存储区I上的逻辑栅材料层40的表面高度不同，且采用各向异性刻蚀同时对存储区I与外围区II的逻辑栅材料层40进行刻蚀，刻蚀前端结构11顶面的逻辑栅材料层40与刻蚀前端结构11侧面的逻辑栅材料层40的刻蚀速度不同，因此导致在刻蚀所述逻辑栅材料层40以后，前端结构11的侧面残留有逻辑栅材料层40，特别是前端结构11侧面与存储区I表面的拐角处较易残留有逻辑栅材料层40(如图2虚线框中所示)。在刻蚀所述氧化层30(步骤三)时，残留的逻辑栅材料层40会导致氧化层30中位于前端结构11侧面且靠近前端结构11顶面的部分被刻蚀过多，即导致前端结构11侧面的氧化层(或者说剩余的氧化层)分布不均匀(如图3虚线框中所示)，甚至会暴露出字线材料层20中位于前端结构11侧面的一部分。后续对字线材料层20进行刻蚀时(步骤四中)，剩余的氧化层30无法对前端结构11侧面的字线材料层20(或者说字线材料层的侧壁)进行保护，从而导致形成的字线边缘的高度过低，后续容易被穿透，造成PTC的问题。
发明内容
本发明的目的在于提供一种分栅式快闪存储器的制造方法，以解决字线边缘的高度过低的问题。
为解决上述技术问题，本发明提供一种分栅式快闪存储器的制造方法，包括：
提供一衬底，所述衬底包括存储区和外围区，所述存储区上形成有至少两个存储单元的前端结构，每个所述前端结构覆盖部分所述存储区；
在所述衬底上依次形成字线材料层、介质层和逻辑栅材料层，所述字线材料层形成于所述前端结构的顶面和侧面，并延伸至所述存储区的表面，所述介质层覆盖所述字线材料层并延伸覆盖所述外围区，所述逻辑栅材料层覆盖所述介质层；
刻蚀所述外围区上的所述逻辑栅材料层，以形成逻辑栅层，所述逻辑栅层覆盖所述外围区上的部分所述介质层；
利用各向同性刻蚀去除所述存储区上的所述逻辑栅材料层，以暴露出所述存储区上的所述介质层；
去除所述存储区上的部分所述介质层，以暴露出所述存储区表面和所述前端结构顶面的所述字线材料层；
以剩余的所述介质层为掩膜刻蚀暴露出的所述字线材料层，以形成字线，所述字线的顶面与所述前端结构的顶面平齐。
可选的，在所述的分栅式快闪存储器的制造方法中，所述逻辑栅层的形成方法包括：
在所述逻辑栅材料层上形成图形化的第一光刻胶层，所述图形化的第一光刻胶层中具有开口，所述开口暴露出所述外围区的部分所述逻辑栅材料层；
以所述图形化的第一光刻胶层为掩膜刻蚀暴露出的所述逻辑栅材料层，以形成所述逻辑栅层；以及，
利用灰化工艺和/或湿法清洗工艺去除所述图形化的第一光刻胶层。
可选的，在所述的分栅式快闪存储器的制造方法中，利用各向同性刻蚀去除所述存储区上的所述逻辑栅材料层的方法包括：
形成图形化的第二光刻胶层，所述图形化的第二光刻胶层覆盖所述逻辑栅层，并暴露出所述存储区上的所述逻辑栅材料层；
以所述图形化的第二光刻胶层为掩膜，对所述存储区上的所述逻辑栅材料层进行各向同性刻蚀，并刻蚀停止在所述字线材料层表面，以去除所述存储区上的所述逻辑栅材料层。
可选的，在所述的分栅式快闪存储器的制造方法中，所述各向同性刻蚀采用的刻蚀气体包括氯气和和溴化氢。
可选的，在所述的分栅式快闪存储器的制造方法中，去除所述存储区上的部分所述介质层的方法包括：
利用各向异性刻蚀去除所述前端结构顶面的所述介质层，以暴露出所述前端结构顶面的所述字线材料层，并去除所述存储区表面的所述介质层，以暴露出所述存储区表面的所述字线材料层。
可选的，在所述的分栅式快闪存储器的制造方法中，所述字线的形成方法包括：
利用干法刻蚀工艺刻蚀所述字线材料层，以去除所述前端结构顶面和所述存储区表面的所述字线材料层，并保留所述前端结构侧面的所述字线材料层以形成所述字线。
可选的，在所述的分栅式快闪存储器的制造方法中，在形成所述字线材料层之前，还在所述存储区上形成遂穿氧化层，所述遂穿氧化覆盖所述前端结构的侧面并延伸覆盖所述存储区的表面；
以及，在形成所述字线材料层之后，所述字线材料层覆盖所述遂穿氧化层；
以及，在刻蚀暴露出的所述字线材料层之后，还刻蚀所述遂穿氧化层，以去除所述存储区表面的所述遂穿氧化层。
可选的，在所述的分栅式快闪存储器的制造方法中，所述字线形成于所述遂穿氧化层远离所述前端结构的一侧。
可选的，在所述的分栅式快闪存储器的制造方法中，每一所述前端结构包括形成于所述存储区上的浮栅层、隔离层、第一侧墙和源线；其中，所述浮栅层覆盖部分所述存储区；所述第一侧墙位于所述浮栅层上；所述隔离层位于所述浮栅层与所述第一侧墙之间；所述源线依次贯穿所述第一侧墙、所述隔离层和所述浮栅层。
可选的，在所述的分栅式快闪存储器的制造方法中，所述前端结构还包括第二侧墙，所述第二侧墙形成于所述源线与所述第一侧墙之间，并延伸至所述源线与所述浮栅层之间。
在本发明提供的分栅式快闪存储器的制造方法中，通过先刻蚀外围区上的逻辑栅材料层，然后在利用各向同性刻蚀去除存储区上的所述逻辑栅材料层，与现有技术中的利用各向异性刻蚀工艺刻蚀外围区与逻辑区上的逻辑栅材料层相比，本发明中利用各向同性刻蚀去除所述前端结构的顶面和侧面的逻辑栅材料层，可使所述前端结构的顶面和侧面的逻辑栅材料层具有相同的刻蚀速度，可避免逻辑栅材料层残留在所述前端结构的侧面。后续去除存储区上的部分所述介质层时，可避免因前端结构的侧面存在的逻辑栅材料层残留而导致的介质层被刻蚀过多。后续刻蚀字线材料层时，从而可避免因前端结构侧面的介质层被刻蚀过多而导致的字线边缘的高度过低。
附图说明
图1～3是现有的分栅式快闪存储器的制造方法中形成的结构示意图；
图4是本发明实施例提供的快闪存储器的制造方法的流程示意图；
图5～13是本发明实施例提供的快闪存储器的制造方法中形成的结构示意图；
其中，附图标记说明如下：
10-衬底；11-前端结构；20-字线材料层；30-氧化层；40-逻辑栅材料层；
100-衬底；
110-前端结构；111-浮栅层；112-隔离层；113-第一侧墙；114-第二侧墙；115-源线；116-源区；
120-遂穿氧化层；
130-字线材料层；130a-字线
140-介质层；
150-逻辑栅材料层；151-逻辑栅层；
160-图形化的第一光刻胶层；160a-开口；
170-图形化的第二光刻胶层。
具体实施方式
以下结合附图和具体实施例对本发明提出的分栅式快闪存储器的制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种分栅式快闪存储器的制造方法，参考图4，其为本发明实施例提供的分栅式快闪存储器的制造方法的流程示意图。如图4所示，所述闪存器件的制造方法包括：
步骤S1：提供一衬底，所述衬底包括存储区和外围区，所述存储区上形成有至少两个存储单元的前端结构，每个所述前端结构覆盖部分所述存储区；
步骤S2：在所述衬底上依次形成字线材料层、介质层和逻辑栅材料层，所述字线材料层形成于所述前端结构的顶面和侧面，并延伸至所述存储区的表面，所述介质层覆盖所述字线材料层并延伸覆盖所述外围区，所述逻辑栅材料层覆盖所述介质层；
步骤S3：刻蚀所述外围区上的所述逻辑栅材料层，以形成逻辑栅层，所述逻辑栅层覆盖部分所述外围区；
步骤S4：利用各向同性刻蚀去除所述存储区上的所述逻辑栅材料层，以暴露出所述存储区上的所述介质层；
步骤S5：去除所述存储区上的部分所述介质层，以暴露出所述存储区表面和所述前端结构顶面的所述字线材料层；
步骤S6：以剩余的所述介质层为掩膜刻蚀暴露出的所述字线材料层，以形成字线，所述字线的顶面与所述前端结构的顶面平齐。
下文将结合图3～13更为详细的介绍本实施例提供的分栅式快闪存储器的制造方法。图3～13是本发明实施例提供的分栅式快闪存储器的制造方法中形成的结构示意图。
首先，执行步骤S1，参考图5，提供一衬底100，所述衬底100包括存储区I和外围区II，所述存储区I上形成有至少两个存储单元的前端结构110，每个所述前端结构110覆盖部分所述存储区I。其中，所述存储区I上后续会形成分栅式快闪存储器的存储晶体管，外围区II上后续会形成外围电路晶体管，例如多晶硅电阻、逻辑晶体管或者高压晶体管等。所述衬底100可以是单晶硅或硅锗，也可以是绝缘体上硅(Silicon on insulator，SOI)，或者还可以包括是其它的材料，例如砷化镓等III-V族化合物。本实施例中，所述衬底100为硅衬底。所述衬底100中还可以具有一定的隔离结构，比如浅沟槽隔离(STI)或局部场氧化隔离(LOCOS)，用于隔离存储区II与外围区II以及隔离存储区II上的相邻存储晶体管以及隔离外围区II中的相邻晶体管。
所述存储区I上相邻的两个所述前端结构110相间隔，并且相邻的两个所述前端结构110之间暴露出部分所述存储区I。每一所述前端结构110包括形成于所述存储区I上的浮栅层111、隔离层112、第一侧墙113和源线115；其中，所述浮栅层111覆盖部分所述存储区I，所述浮栅层111的材质可以为多晶硅。所述第一侧墙113位于所述浮栅层111上，所述第一侧墙113的材质可以为氧化硅。所述隔离层112位于所述浮栅层111与所述第一侧墙113之间，其材质可以为氧化层或者氧化层与氮化层的层叠结构。所述源线115依次贯穿所述第一侧墙113、所述隔离层112和所述浮栅层111。所述源线115的材质可以为掺杂的多晶硅。所述前端结构110还包括第二侧墙114，所述第二侧墙114形成于所述源线115与所述第一侧墙113之间，并延伸至所述源线115与所述浮栅层111之间。
本实施例中，所述存储区I的半导体衬底100中还形成有源区116，所述源区116可采用离子注入工艺形成。进一步的，所述源线115对准所述源区116。此外，所述浮栅层111与所述第一侧墙113之间还形成有控制栅层，所述控制栅层与所述浮栅层111之间通过所述隔离层112进行隔离，即所述隔离层112位于所述控制栅层与所述浮栅层111之间。本实施例中，为了更好地理解本发明的主旨，省略了对各步骤中控制栅层的变化的描述，同时也在图3至图13中省略了控制层的图示。
接着，参考图6，在所述存储区I上形成遂穿氧化层120，所述遂穿氧化层120覆盖所述前端结构110的侧面，并延伸覆盖所述存储区I的表面。所述遂穿氧化层120用于电性隔离浮栅层111与后续形成的字线材料层130，以及电性隔离字线材料层130与衬底100。所述隧穿氧化层120的形成工艺可以为热氧化工艺。在本发明的其他实施例中，所述隧穿氧化层120的形成工艺还可以是高温沉积工艺(HTO)或者TEOS(正硅酸乙酯)沉积工艺。其中，所述高温沉积工艺的反应气体包括二氯二氢硅(SiH2Cl2)和一氧化二氮(N2O)，所述高温沉积的温度可以为700℃～900℃。如果沉积温度如果太高，会使设备受到高温的限制以及容易使工艺热能过量、使电阻值增高和载流子渗透太深，易增加漏电流等现象。沉积温度如果太低，形成的隧穿氧化层的质量不高。所述高温沉积工艺的反应气体比例、流量和工艺反应时间可以根据工艺反应的情况随时进行调整，属于本领域的现有技术，在此不再赘述。
接着，执行步骤S2，继续参考图6，在所述衬底100上依次形成字线材料层130、介质层140和逻辑栅材料层150。所述字线材料层130形成于所述前端结构110的顶面和侧面，并延伸至所述存储区I的表面，即所述字线材料层130覆盖所述遂穿氧化层120。所述介质层140覆盖所述字线材料层130并延伸覆盖所述外围区II，所述逻辑栅材料层150覆盖所述介质层140。即在具有隧穿氧化层的整个器件表面依次沉积字线材料层130、介质层140和逻辑栅材料层150。其中，所述字线材料层130的材质可以为多晶硅，其可以通过化学气相沉积工艺、低压化学气相沉积工艺或者等离子化学气相沉积工艺形成。
所述介质层140的材质可以为氧化硅，其用于隔离字线材料层130与所述前端结构110，以及用于隔离所述逻辑栅材料层150与所述外围区II。进一步的，所述介质层140的形成工艺可以为炉管热氧化工艺、原子层沉积工艺(ALD)或等离子体增强型化学气相沉积工艺(PECVD)，本实施例采用炉管热氧化工艺。进一步的，所述介质层140的厚度可以为埃100埃～300埃。所述逻辑栅材料层150用于后续形成外围区II的逻辑栅层。所述逻辑栅材料层150的材质可以为多晶硅，其可以通过化学气相沉积工艺(CVD)、低压化学气相沉积工艺(LPCVD)或者等离子体化学气相沉积工艺(PCVD)形成。
接着，执行步骤S3，参考图7～9，刻蚀所述外围区II上的所述逻辑栅材料层150，以形成逻辑栅层151，所述逻辑栅层151覆盖所述外围区II上的部分所述介质层140。具体的，所述逻辑栅层151的形成方法包括：首先，如图7所示，在所述逻辑栅材料层150上旋涂光刻胶(图未示)，然后对所述光刻胶进行曝光并显影，以形成图形化的第一光刻胶层160(即在所述逻辑栅材料层150上形成图形化的第一光刻胶层160)。所述图形化的光刻胶层中具有开口160a，所述开口160a暴露出所述外围区II上的部分所述逻辑栅材料层150，以定义外围区II上的所述逻辑栅材料层150中需去除的部分。即所述图形化的第一光刻胶层160覆盖所述存储区I的逻辑栅材料层150，并暴露出所述外围区II的部分所述逻辑栅材料层150。
所述图形化的第一光刻胶层160可以保护所述存储区I上的所述逻辑栅材料层130，在后续刻蚀所述逻辑栅材料层130时，可以仅刻蚀所述外围区II上的所述逻辑栅材料层150，不会刻蚀到所述存储区I上的所述逻辑栅材料层150。进一步的，所述图形化的第一光刻胶层160中可以具有一个、两个或者两个以上的开口160a，其可以根据所述形成的逻辑栅层151的数量限定。
然后，如图8所示，以所述图形化的第一光刻胶层160为掩膜刻蚀暴露出的所述逻辑栅材料层150，以形成所述逻辑栅层151，所述逻辑栅层151覆盖所述外围区II上的部分所述介质层140。其中，可以采用各向异性刻蚀所述外围区II上的所述逻辑栅材料层150，具体可采用等离子体物理刻蚀方法进行刻蚀，从而形成所述逻辑栅层151。其中，所述逻辑栅层151的数量可以为一个、两个或者两个以上，其数量可以根据工艺需求设定。此外，在刻蚀所述逻辑栅材料层150的过程中，会刻蚀掉所述存储区I与外围区II之间的介质层140。以及，会暴露出所述外围区II上未被所述逻辑栅层151覆盖的介质层140。
接着，参考图9，利用灰化工艺去除所述图形化的第一光刻胶层160。其中，所述灰化工艺可以为低温灰化工艺，采用的工艺温度可以小于120℃，以避免光刻胶层在较高的温度下发生固化。采用的气体可以为氧气、氮气、氢气、含氟气体中的一种或几种组合。或者，也可以采用湿法清洗工艺去除所述图形化的第一光刻胶层160，所述湿法清洗工艺采用的清洗液例如为酸溶液或臭氧水。在本发明的其它实施例中，可以采用灰化工艺结合湿法清洗的方法去除所述图形化的第一光刻胶层160，以避免光刻胶残留。本实施例中，采用所述灰化工艺去除所述图形化的第一光刻胶层160。
接着，执行步骤S4，参考图10并结合图11所示，利用各向同性刻蚀去除所述存储区I上的所述逻辑栅材料层150，以暴露出所述存储区I上的所述介质层140。具体的，去除所述存储区I上的所述逻辑栅材料层150的方法包括：首先，在衬底100的全局表面涂布光刻胶。然后，如图10所示，对所述光刻胶进行曝光及显影处理，以形成图形化的第二光刻胶层170，所述图形化的第二光刻胶层170覆盖所述逻辑栅层151，以及覆盖所述外围区II的所述介质层140，并暴露出所述存储区I的所述逻辑栅材料层150。接着，如图11所示，以所述图形化的第二光刻胶层170为掩膜，利用各向同性刻蚀所述存储区I的所述逻辑栅材料层150(即刻蚀暴露出的所述逻辑栅材料层150)，从而去除所述存储区I的所述逻辑栅材料层150。
较佳的，所述各向同性刻蚀可以为等离子体刻蚀，以使得所述前端结构110顶面的所述逻辑栅材料层150与所述前端结构110侧面的逻辑栅材料层150的刻蚀速度相同，从而可以避免逻辑栅材料层150残留在所述存储区I。与现有技术中的利用各向异性刻蚀工艺同时刻蚀外围区II与逻辑区I上的逻辑栅材料层150相比，各向同性刻蚀所述前端结构110的顶面和侧面的逻辑栅材料层150，可以使所述前端结构110的顶面和侧面的逻辑栅材料层150具有相同的刻蚀速度，从而可以避免逻辑栅材料层150残留在所述存储区I。进一步的，所述各向同性蚀刻采用的刻蚀气体可以为氯气(Cl2)和溴化氢(HBr)。更进一步的，可以采用到达时间停止的方法控制所述存储区I的所述逻辑栅材料层150的刻蚀，以更好的控制对所述逻辑栅材料层150的刻蚀，避免刻蚀过多而损伤所述前端结构110侧面的所述介质层140。其中，刻蚀时间可以根据需去除的所述逻辑栅材料层的厚度设定。
此外，在去除所述存储区I上的所述逻辑栅材料层150以后，可以先保留所述图形化的第二光刻胶层170，以将其用于后续刻蚀介质层140的掩膜，从而节省工艺成本。
接着，执行步骤S5，参考图12，去除所述存储区I上的部分所述介质层140，以暴露出所述存储区I表面和所述前端结构110顶面的所述字线材料层130。具体的，继续以所述图形化的第二光刻胶层170为掩膜，利用各向异性刻蚀去除所述前端结构110顶面的所述介质层140，以暴露出所述前端结构110顶面的所述字线材料层130，并去除所述存储区I表面的所述介质层140，以暴露出所述存储区I表面的所述字线材料层130。即保留所述前端结构110侧面的所述介质层140，保留的所述前端结构110侧面的所述介质层140，在后续刻蚀字线材料层130时可以保护所述字线材料层130的侧壁，避免后续形成的字线130a边缘的高度过低。其中，所述各向异性刻蚀采用的气体包括四氟化碳(CF)、八氟丙烷(CF8)和三氟甲烷(CHF3)中的至少一种。
进一步的，在刻蚀所述存储区I的所述介质层140时，可以采用到达时间停止刻蚀方式进行刻蚀，即限定刻蚀时间，以达到所需的效果，从而可以使得所述前端结构110侧面得所述介质层的分布较均匀。其中，刻蚀时间例如可以为50s～80s。较佳的，在刻蚀所述存储区I的所述介质层140时，可以选择对介质层140和字线材料层130的刻蚀选择比较大的刻蚀气体，例如四氟化碳，以使得介质层140和字线材料层130具有较高的刻蚀选择比。进一步的，可以通过调节刻蚀气体中的气体比例，调节刻蚀选择比。其刻蚀选择比例如可以为8:1～12:1，例如9:1，从而避免损伤所述前端结构110侧面的所述字线材料层130。
接着，执行步骤S6，参考图13，以剩余的所述介质层140为掩膜刻蚀暴露出的所述字线材料层130，以形成字线130a，所述字线130a的顶面与所述前端结构110的顶面平齐。具体的，利用干法刻蚀工艺刻蚀所述字线材料层130，以去除所述前端结构110顶面和所述存储区I表面的所述字线材料层130，并保留所述前端结构110侧面的所述字线材料层130以形成所述字线130a。其中，所述干法刻蚀工艺例如可以为等离子体刻蚀工艺，其刻蚀气体可以采用氯气(Cl2)和溴化氢(HBr)。在刻蚀过程中，剩余的所述介质层140能够保护所述字线材料层130的侧壁，从而可以避免所述字线材料层130的侧壁被刻蚀，进而可以避免后续形成的字线边缘的高度过低，从而解决分栅式快闪存储器存在的列穿通串扰失效(PTC，columnpunch through)的问题。
进一步的，在刻蚀所述字线材料层130以后，暴露出所述存储区I表面的遂穿氧化层140。以及，在刻蚀所述字线材料层130以后，还刻蚀暴露出的所述遂穿氧化层120，以暴露出部分所述存储区I表面，后续可以在暴露出的所述存储区I表面上制备接触结构，以通过所述接触结构实现存储区与外部电路的电性连接。
接着，参考图11，利用灰化工艺去除所述图形化的第二光刻胶层170，所述灰化工艺采用的工艺温度可以小于120℃。
综上可见，在本发明实施例提供的分栅式快闪存储器的制造方法中，通过先刻蚀外围区上的逻辑栅材料层，然后在利用各向同性刻蚀去除存储区上的所述逻辑栅材料层，即分开刻蚀所述外围区与所述存储区上的所述逻辑栅材料层，可以使所述前端结构的顶面和侧面的逻辑栅材料层具有相同的刻蚀速度，从而可以避免逻辑栅材料层残留在所述存储区。然后，去除所述存储区上的部分所述介质层，以暴露出所述存储区表面和所述前端结构顶面的所述字线材料层，由于避免了所述逻辑栅材料层残留在所述存储区，在刻蚀所述介质层时，不会损伤所述前端结构侧面的介质层，所述前端结构侧面的介质层在后续刻蚀所述字线材料层时，可以保护所述前端结构侧面的所述字线材料层，从而可以避免字线边缘的高度过低。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种分栅式快闪存储器的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括存储区和外围区，所述存储区上形成有至少两个存储单元的前端结构，每个所述前端结构覆盖部分所述存储区；
在所述衬底上依次形成字线材料层、介质层和逻辑栅材料层，所述字线材料层形成于所述前端结构的顶面和侧面，并延伸至所述存储区的表面，所述介质层覆盖所述字线材料层并延伸覆盖所述外围区，所述逻辑栅材料层覆盖所述介质层；
刻蚀所述外围区上的所述逻辑栅材料层，以形成逻辑栅层，所述逻辑栅层覆盖所述外围区上的部分所述介质层；
利用各向同性刻蚀去除所述存储区上的所述逻辑栅材料层，以暴露出所述存储区上的所述介质层；
去除所述存储区上的部分所述介质层，以暴露出所述存储区表面和所述前端结构顶面的所述字线材料层；
以剩余的所述介质层为掩膜刻蚀暴露出的所述字线材料层，以形成字线，所述字线的顶面与所述前端结构的顶面平齐。
2.如权利要求1所述的分栅式快闪存储器的制造方法，其特征在于，所述逻辑栅层的形成方法包括：
在所述逻辑栅材料层上形成图形化的第一光刻胶层，所述图形化的第一光刻胶层中具有开口，所述开口暴露出所述外围区的部分所述逻辑栅材料层；
以所述图形化的第一光刻胶层为掩膜刻蚀暴露出的所述逻辑栅材料层，以形成所述逻辑栅层；以及，
利用灰化工艺和/或湿法清洗工艺去除所述图形化的第一光刻胶层。
3.如权利要求1所述的分栅式快闪存储器的制造方法，其特征在于，利用各向同性刻蚀去除所述存储区上的所述逻辑栅材料层的方法包括：
形成图形化的第二光刻胶层，所述图形化的第二光刻胶层覆盖所述逻辑栅层，并暴露出所述存储区上的所述逻辑栅材料层；
以所述图形化的第二光刻胶层为掩膜，对所述存储区上的所述逻辑栅材料层进行各向同性刻蚀，并刻蚀停止在所述字线材料层表面，以去除所述存储区上的所述逻辑栅材料层。
4.如权利要求3所述的分栅式快闪存储器的制造方法，其特征在于，所述各向同性刻蚀采用的刻蚀气体包括氯气和和溴化氢。
5.如权利要求1所述的分栅式快闪存储器的制造方法，其特征在于，去除所述存储区上的部分所述介质层的方法包括：
利用各向异性刻蚀去除所述前端结构顶面的所述介质层，以暴露出所述前端结构顶面的所述字线材料层，并去除所述存储区表面的所述介质层，以暴露出所述存储区表面的所述字线材料层。
6.如权利要求5所述的分栅式快闪存储器的制造方法，其特征在于，所述字线的形成方法包括：
利用干法刻蚀工艺刻蚀所述字线材料层，以去除所述前端结构顶面和所述存储区表面的所述字线材料层，并保留所述前端结构侧面的所述字线材料层以形成所述字线。
7.如权利要求1所述的分栅式快闪存储器的制造方法，其特征在于，在形成所述字线材料层之前，还在所述存储区上形成遂穿氧化层，所述遂穿氧化覆盖所述前端结构的侧面并延伸覆盖所述存储区的表面；
以及，在形成所述字线材料层之后，所述字线材料层覆盖所述遂穿氧化层；
以及，在刻蚀暴露出的所述字线材料层之后，还刻蚀所述遂穿氧化层，以去除所述存储区表面的所述遂穿氧化层。
8.如权利要求7所述的分栅式快闪存储器的制造方法，其特征在于，所述字线形成于所述遂穿氧化层远离所述前端结构的一侧。
9.如权利要求1所述的分栅式快闪存储器的制造方法，其特征在于，每一所述前端结构包括形成于所述存储区上的浮栅层、隔离层、第一侧墙和源线；其中，所述浮栅层覆盖部分所述存储区；所述第一侧墙位于所述浮栅层上；所述隔离层位于所述浮栅层与所述第一侧墙之间；所述源线依次贯穿所述第一侧墙、所述隔离层和所述浮栅层。
10.如权利要求9所述的分栅式快闪存储器的制造方法，其特征在于，所述前端结构还包括第二侧墙，所述第二侧墙形成于所述源线与所述第一侧墙之间，并延伸至所述源线与所述浮栅层之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110466674.0A CN113192959B (zh) | 2021-04-27 | 2021-04-27 | 分栅式快闪存储器的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110466674.0A CN113192959B (zh) | 2021-04-27 | 2021-04-27 | 分栅式快闪存储器的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113192959A true CN113192959A (zh) | 2021-07-30 |
| CN113192959B CN113192959B (zh) | 2023-11-03 |
Family
ID=76979897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110466674.0A Active CN113192959B (zh) | 2021-04-27 | 2021-04-27 | 分栅式快闪存储器的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113192959B (zh) |
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| CN113192959B (zh) | 2023-11-03 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |