KR100420178B1 - 반도체 금속 박막 형성 방법 - Google Patents

반도체 금속 박막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 제조 공정이 진행되는 동안 금속식각 또는 패시베이션 공정후에 금속박막의 벗겨짐(Peeling)을 예방하기 위한 반도체 금속 박막 형성 방법에 관한 것이다.
이를 위한 구성은, 산화막과 폴리막이 형성된 반도체 기판위에 트랜지스터가 형성되고 PMD층으로 TEOS층과 BPSG층이 증착되는 단계와; 상기 BPSG층 위에 베리어 금속층을 형성하는 단계와; 상기 베리어 금속층에 어닐 공정이 진행되고 그 위에 제 1 금속층을 형성하여 베리어 금속층이 BPSG막과 필드 산화막에 동시에 접촉되도록 하는 단계와; 제 1 IMD층으로 PE-TEOS층을 형성하고, 그 위에 SOG층을 형성한 후 평탄화시키는 단계와; 평탄화된 상기 SOG층의 수분흡수를 방지하기 위해 제 2 IMD층인 USG층이 증착되는 단계와; 상기 제 2 IMD층 위에 산화아연층을 형성하는 단계; 그리고, 상기 산화아연층 위에 제 2 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 금속 박막 형성 방법{Method of forming metal layers on semiconductor devices}
본 발명은 반도체 금속 박막 형성 방법에 관한 것으로, 보다 상세하게는, 반도체 제조 공정이 진행되는 동안 금속식각 또는 패시베이션 공정후에 금속박막의 벗겨짐(Peeling)을 예방할 수 있도록 한 반도체 금속 박막 형성 방법에 관한 것이다.
반도체 장치 제조를 위한 공정을 진행하는 중, 특히 금속 식각이나 그 후의 패시베이션 공정에서 자주 나타나는 금속박막의 벗겨짐 현상으로 인하여 칩의 오류(Fail)가 발생된다. 또한 이는 수율에 있어서 손실유발 원인으로 작용한다.
그러면, 종래의 반도체 장치의 제조의 예로서 0.5㎛ 1 폴리 2 메탈 플랫 셀 제조 공정에서 COT 제조에 관하여 설명한다. 이는 BN(Buried N-channel) 공정방식이 적용되는 제품이다.
제품의 특성상 공정의 단축을 위해 첫번째 금속층 형성 공정에서 진행이 가능하게 설계하였으나, 디램(DRAM)과는 달리 로직(Logic) 제품은 각기 특성을 나타내는 유니트를 연결하는 금속라인이 있으므로 인해, 와이드 메탈(Wide Metal)이 무수하게 존재하게 된다.
로직 제품은 블록별로 다양한 용도로 사용되고 있으며, 이로 인하여 약간의 플랫 셀 블록만을 삽입하고 MCU(Main Control Unit) 또는 PDA(Personal Digital Assistants) 등의 용도로 사용가능하게 하기 위해 DLM(Double Layer Metal) 또는 TLM(Triple Layer Metal) 등의 디자인 옵션을 적용하고 있다. 그리고, SLM(Single Layer Metal) 제품의 형성 과정에서는 필드 산화막이나 더미 폴리(Dummy Poly) 패턴 등을 형성하는 공정이 있으므로 금속 벗겨짐을 예방하는 방지책이 있지만, DLM이상에서는 IMD 물질의 특성상 기존의 SLM 구조에서 일어나는 금속 벗겨짐과 유사한 형태의 금속 벗겨짐이 자주 발생된다.
이와 같은 예가 이루어지는 예는 도 4를 통해 설명된다.
먼저,반도체 기판위에 산화막(10)과 폴리막(12)이 형성되고 그 위에 트랜지스터가 형성되며 PMD 층으로 TEOS층(14)과 BPSG층(16)이 증착되고, BPSG 플로우 공정을 통해 평탄화가 이루어진다.
컨택 마스크를 형성한 후, 습식과 건식에 의한 컨택 식각 공정으로 컨택 패턴이 형성되고, 컨택 형성을 위해 사용된 포토레지스트 스트립에 의해 잔존하는 포토레지스트가 제거된다. 그 위에 Ti/TiN 등의 베리어 금속층(18)이 증착되고, Al-Si 등의 금속라인(20) 및 ARC TiN이 증착된다. 금속라인을 패터닝 하기 위해 마스크 형성 및 금속 식각을 해서 패턴을 형성한 후 포토레지스트를 제거한다.
IMD층으로 IMD1 증착 공정인 PE-TEOS층(22)과 SOG층(24)이 코팅되고, SOG층(24)을 안정화시키기 위해 SOG 큐어링(Curing)을 진행한다.
안정화된 SOG층(24)을 평탄화시키기 위해 SOG 에치백(Etchback) 공정을 진행하고, 평탄화된 IMD층 위에 SOG층(24)의 수분흡수를 방지하기 위해 IMD2 증착 공정으로 USG층(26)이 증착된다. 그리고, 비아 마스크(Via Mask), 건식과 습식의 비아 식각 공정을 통해 비아 홀(Via Hole)을 형성하고 포토레지스트를 제거한다.
DLM 금속 증착공정인 약간의 습식 Ti층, 금속2(Al-Si) 라인(28) 및 Arc TiN을 증착한다. DLM 금속라인(28)을 패터닝 하기 위해 금속 마스크, 금속 식각을 실시해서 패턴을 형성한 후 포토레지스트를 제거한다.
그리고, 도시하지는 않았지만, 패시베이션 막을 USG 층과 PE 나이트라이드 층으로 증착하고, 패시베이션막 증착시 금속 공간부분도 증착되며, 얼로이 공정으로 막을 보호하게 된다. 패드 패턴 형성을 위해 패드 마스크, 패드 식각 공정으로 패드 패턴을 형성하고, 남은 포토레지스트를 제거한다.
이상의 과정을 거친 후 패드의 품질을 검사한 후에 전기적인 특성을 검사하고 결국 패키지화하여 제품으로 출하하게 된다.
그런데, 초기 제품에는 패드 영역에서 IMD2층인 USG층(26) 위에 금속2층(28)이 적층되는 구조로 진행을 했지만, IMD2 증착공정시 캡핑막 역할을 하는 물질이 없기 때문에 IMD2층인 USG층(26)과 금속2층(28) 간의 접합이 좋지 않게 된다. 이로 인해 금속층 식각공정시 금속층 벗겨짐 형상이 발생하게 된다. 이와 같은 현상은 도 1을 참조하면 쉽게 파악될 수 있다. 도 1은 0.5㎛ 1 폴리 2 금속 플랫 셀의 금속2가 벗겨지는 현상을 보여주는 사진이다.
로직 제품은 디램 제품과는 달리 금속라인 설계에 마진이 없고, 금속 패턴도 복잡하다. 그러므로 금속 패턴이 많은 지역은 금속라인이 취약하게 되어 금속의 건식 식각시 플라즈마 식각작용으로 인해 상부금속의 라인이 언더컷(Undercut)이 되는 경향이 간혹 일어나고 있으며, 패시베이션 증착시 열이 제공되므로 취약한 패턴의 상부금속 라인이 벗겨지곤 하는 것이다.
이와 같은 공정으로 제품을 양산하는 경우에 IMD 공정시 캐핑막(Capping Layer)을 추가해서 진행할 때 IMD와 상부금속간의 접착이 좋아져서 금속 벗겨짐이 잘 일어나지 않았으나, 양산하면서 간혹 발생하는 경우가 있었다. 전체적으로 안정된 프로브 수율 결과를 가져왔지만, 도 2의 컨택 홀을 정의하는 방법을 도용한 1 폴리 2 금속 플랫 셀 단면도를 통해 확인할 수 있듯이, 일부 샘플 웨이퍼에서 금속 벗겨짐이 발생하는 결과가 나오게 되는 것이다.
이와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, IMD2 막과 상부금속간의 접착이 견고하게 이루어지도록 하기 위한 반도체 금속 박막 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은, 상부금속 증착시 IMD 산화막이나 옥시나이트라이드 물질을 대체할 수 있는 산화아연을 사용하여 자연산화막에 접착이 용이하게 이루어지도록 하는 반도체 금속 박막 형성 방법을 제공하는 것이다.
도 1 내지 도 3은 종래의 금속라인의 필링(Peeling) 상태를 보여주기 위한 도면이다.
도 4는 종래의 반도체 금속 박막을 형성하는 과정을 보여주는 공정 단면도이다.
도 5는 본 발명에 의한 반도체 금속 박막 형성을 위한 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 산화막 102 : 폴리막
104 : TEOS층 106 : BPSG층
108 : 베리어 금속층 110 : 금속층
112 : PE-TEOS층 114 : SOG층
116 : USG층 118 : 산화아연층
120 : 상부금속층
상기 목적을 달성하기 위한 본 발명에 의한 반도체 금속 박막 형성 방법은, 산화막과 폴리막이 형성된 반도체 기판위에 트랜지스터가 형성되고 PMD층으로 TEOS층과 BPSG층이 증착되는 단계와; 상기 BPSG층 위에 베리어 금속층을 형성하는 단계와; 상기 베리어 금속층에 어닐 공정이 진행되고 그 위에 제 1 금속층을 형성하여 베리어 금속층이 BPSG막과 필드 산화막에 동시에 접촉되도록 하는 단계와; 제 1 IMD층으로 PE-TEOS층을 형성하고, 그 위에 SOG층을 형성한 후 평탄화시키는 단계와; 평탄화된 상기 SOG층의 수분흡수를 방지하기 위해 제 2 IMD층인 USG층이 증착되는 단계와; 상기 제 2 IMD층 위에 산화아연층을 형성하는 단계; 그리고, 상기 산화아연층 위에 제 2 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 예에 의한 상기 제 1 금속층은 Al-Si으로 구성되며, 여기에 금속 마스크 디파인(Define)을 위해 아크(Arc) TiN을 더 증착하는 것이 바람직하다. 이때 상기 제 1 금속층은 금속 언더컷 등의 현상을 방지하기 위해 슬로프 식각 특성을 갖도록 식각공정이 이루어지도록 하며, 상기 제 2 금속층의 벗겨짐 방지를 위해 금속 FICD(Final Inspection Critical Dimension)를 더 크게 형성하는 것이 바람직하다.
그리고, 상기 산화아연막은 100 내지 500Å의 두께로 형성될 수 있으며, 바람직하게는 200Å으로 될 수 있다.
이하, 본 발명의 실시예에 대한 설명은 첨부된 도면을 참조하여 더욱 상세하게 설명한다. 아래에 기재된 본 발명의 실시예는 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것에 불과한 것으로, 본 발명의 권리범위가 여기에 한정되는 것으로 이해되어서는 안될 것이다. 아래의 실시예로부터 다양한 변형, 변경 및 수정이 가능함은 이 분야의 통상의 지식을 가진 자에게 있어서 명백한 것이다.
본 발명의 금속 박막 형성 방법의 구체적인 예는 도 5를 참조하여 설명한다. 도 5를 참조하면, 먼저, 산화막(100)과 폴리막(102)을 형성한 후에 트랜지스터를 형성하고 PMD층으로 TEOS층(104)과 BPSG층(106)이 증착되고, BPSG 플로우 공정으로 평탄화를 이루게 된다.
구체적으로 도시되지는 않았지만, 컨택 마스크를 진행한 후에 습식 및 건식방식의 식각공정으로 컨택홀을 형성하고 잔존하는 포토레지스트를 제거한다.
베리어 금속층(108)을 형성한 후에 금속층(110)을 형성하여 베리어금속층(108)이 BPSG막(106)과 필드 산화막(100)에 동시에 접촉하게 되고, 접촉면적도 훨씬 증가하게 되어 접착이 개선된다. 구체적으로, Ti/TiN으로 증착한 베리어 금속층(108) 위에 베리어 금속 어닐을 진행하고, Al-Si으로 구성된 금속층(110)을 증착하고 금속 마스크 디파인이 잘 되게 하기 위해 Arc TiN을 증착한다.
금속라인을 패터닝 하기 위해 금속 마스크, 금속 식각을 실시해서 패턴을 형성한 후 금속층(110) 형성을 위한 포토레지스트를 제거한다.
IMD층으로 IMD1 증착인 PE-TEOS층(112)과 SOG층(114)이 코팅되고 SOG층(114)을 안정화시키기 위해 SOG 큐어링을 실시한다. 안정화된 SOG층(114)을 평탄화시키기 위해 SOG1 에치백 공정을 진행하고, 평탄화된 IMD층 위에 SOG층(114)의 수분흡수를 방지하기 위해 IMD2 증착인 USG층(116)이 증착된다. 이때 IMD2층 증착 이후에 자연산화막이 존재함으로 인해 차후 금속 증착시에 자연산화막이 형성될 소지를 만들 수 있다.
상부금속 증착시 자연산화막에 착안하여 기존 IMD 산화막이나 옥시나이트라이드 물질을 대체할 수 있는 산화아연(ZnO) 물질을 사용하는데, 산화아연층(118)은 일반적으로 광소자에서 많이 사용되는 사파이어 기판(Al2O3)에 대해 접착이 좋으므로, IMD층과 금속층간 구조에서 응용할 수 있다. IMD2 증착시 잔존해 있는 02가 상부 금속층 증착과 동시에 반응하여 자연산화막을 형성하는 것에 비추어 ZnO 물질을 200Å 정도 증착하여 산화아연층(118)과 상부금속층(120)간의 접착을 우수하게 해준다.
IMD2층 위에 산화아연층(118)을 형성시키면 기존의 IMD2 계열의 산화막이나옥시나이트라이드 물질보다는 상부금속층(120)과 IMD층(116)간의 경계면에서 좋은 접착 특성을 지니므로, 유전체 소자특성을 감안하는 리키지(Leakage)나 전압 계수(Voltage Coefficient)를 개선할 수 있다.
그리고, 비아 마스크, 비아 식각 공정으로 비아 홀을 형성하고, 비아 포토레지스트 스트립으로 남은 포토레지스트를 제거한다.
DLM(Double Layer Metallization) 금속 증착인 약간의 습식 Ti층, 금속2 라인(Al-Si)인 상부금속층(120) 및 ARC TiN을 증착하게 된다. 그리고, DLM 금속라인을 패터닝 하기 위해 금속 마스크, 금속 식각을 해서 패턴을 형성한 후 포토레지스트를 제거한다.
금속 식각시 금속 언더컷 등의 현상을 방지하기 위해 수직식각 특성을 갖는 것보다는 슬로프 식각 특성을 갖는 장비를 이용하여 식각공정을 진행하며, 금속 프로파일이 경사진 것을 감안하여 상부 금속 벗겨짐 방지책의 방안으로 금속 FICD(Final Inspection Critical Dimension)를 좀 더 크게 정의하여 진행한다.
패시베이션 막을 USG층과 PE 나이트라이드층으로 증착하고, 패시베이션막 증착시 금속 공간 부분도 증착되며, 얼로이 공정으로 막을 보호하게 된다.
패드 패턴 형성을 위해 패드 마스크, 패드 식각 공정으로 패드 패턴을 형성하고 포토레지스트를 제거한다. 패드 포토레지스트를 제거한 후 IMD층의 ZnO막(118)과 상부금속층(120)은 상당히 좋은 접합을 갖기 때문에 접합 패드와 패드가 오픈된 금속 패드간의 금속 벗겨짐이 일어나지 않는다.
이상과 같은 연속적인 공정이 마무리되면 이후 웨이퍼 상에 형성된 개별소자를 절단하는 등 후공정이 진행되어 반도체 장치로서 제조된다.
상술한 바와 같이 본 발명의 실시예에 의하면, USG로 이루어지는 IMD2 막과 상부금속층간의 접착이 산화아연막에 의해 이루어지므로 후속공정에 있어서도 금속층의 벗겨짐 현상이 발생되지 않고, 반도체 장치의 수율이 향상되는 이점이 있다.
따라서, 본 발명에 의하면, IMD2 막과 상부금속간의 접착이 견고하게 이루어지므로 이후의 금속 디자인 마진을 확보할 수 있으며, 그에 따른 높은 수율을 구현할 수 있다. 그와 더불어 금속마진을 확보할 수 있으므로 셀 및 페리 영역의 크기를 작게 구현할 수 있으므로 셀의 크기가 축소되는 효과가 있다.
그리고, 종래의 IMD2 계열의 산화막이나 옥시나이트라이드 물질보다는 금속층과 IMD2층간의 경계면에서 좋은 접착특성을 가지므로 유전체 소자의 특성인 리키지(Leakage) 또는 전압 계수가 개선되며, 결국 신뢰성을 확보할 수 있는 효과가 있다.

Claims (5)

  1. 산화막과 폴리막이 형성된 반도체 기판위에 트랜지스터가 형성되고 PMD층으로 TEOS층과 BPSG층이 증착되는 단계와;
    상기 BPSG층 위에 베리어 금속층을 형성하는 단계와;
    상기 베리어 금속층에 어닐 공정이 진행되고 그 위에 제 1 금속층을 형성하여 베리어 금속층이 BPSG막과 필드 산화막에 동시에 접촉되도록 하는 단계와;
    제 1 IMD층으로 PE-TEOS층을 형성하고, 그 위에 SOG층을 형성한 후 평탄화시키는 단계와;
    평탄화된 상기 SOG층의 수분흡수를 방지하기 위해 제 2 IMD층인 USG층이 증착되는 단계와;
    상기 제 2 IMD층 위에 산화아연층을 형성하는 단계; 그리고,
    상기 산화아연층 위에 제 2 금속층을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 금속 박막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속층은,
    Al-Si으로 구성되며, 여기에 금속 마스크 디파인을 위해 아크(Arc) TiN을 더 증착하는 것을 특징으로 하는 반도체 금속 박막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 금속층의 형성은,
    금속 언더컷 등의 현상을 방지하기 위해 슬로프 식각 특성을 갖도록 식각공정이 이루어지는 것을 특징으로 하는 반도체 금속 박막 형성 방법.
  4. 제 3 항에 있어서,
    상기 제 1 금속층은,
    상기 제 2 금속층의 벗겨짐 방지를 위해 금속 FICD(Final Inspection Critical Dimension)를 더 크게 형성하는 것을 특징으로 하는 반도체 금속 박막 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화아연막은,
    그 두께가 100 내지 500Å인 것을 특징으로 하는 반도체 금속 박막 형성 방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980043737A (ko) * 1996-12-04 1998-09-05 김영환 반도체 장치의 층간 절연막 형성방법
KR19980049750A (ko) * 1996-12-20 1998-09-15 김영환 반도체 소자 제조 방법
KR19990002278A (ko) * 1997-06-19 1999-01-15 문정환 반도체소자의 배선형성방법
KR20000001401A (ko) * 1998-06-11 2000-01-15 윤종용 반도체 메모리 장치의 금속 배선 방법
US6020273A (en) * 1998-01-12 2000-02-01 Taiwan Semiconductor Manufacturing Company Method of stabilizing low dielectric constant films
US6221786B1 (en) * 1998-10-26 2001-04-24 Nanya Technology Corporation Methods for isolating interconnects

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980043737A (ko) * 1996-12-04 1998-09-05 김영환 반도체 장치의 층간 절연막 형성방법
KR19980049750A (ko) * 1996-12-20 1998-09-15 김영환 반도체 소자 제조 방법
KR19990002278A (ko) * 1997-06-19 1999-01-15 문정환 반도체소자의 배선형성방법
US6020273A (en) * 1998-01-12 2000-02-01 Taiwan Semiconductor Manufacturing Company Method of stabilizing low dielectric constant films
KR20000001401A (ko) * 1998-06-11 2000-01-15 윤종용 반도체 메모리 장치의 금속 배선 방법
US6221786B1 (en) * 1998-10-26 2001-04-24 Nanya Technology Corporation Methods for isolating interconnects

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