KR20000001401A - 반도체 메모리 장치의 금속 배선 방법 - Google Patents
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Abstract
본 발명은 금속 배선과 절연막 간의 리프팅을 억제하는 반도체 메모리 장치의 금속 배선 방법에 관한 것으로, 도전막 상에 글루막(glue layer)을 형성하기 위해 플라즈마 처리를 하거나 도전막이 형성된다. 글루막 상에 절연막이 형성된다. 절연막 상에 도전막이 형성되어 배선이 형성된다. 이와 같은 반도체 메모리 장치의 금속 배선 방법에 의해서, 금속 배선인 텅스텐막과 절연막 사이에 글루막(glue layer)을 형성함으로써, 텅스텐막과 절연막의 접착력을 향상시킬 수 있고, 후속 열처리 시에도 리프팅 발생을 억제시킬 수 있으며 따라서, 소자의 신뢰성을 확보할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 금속 배선 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 금속 배선 공정에서 콘택을 채우는데 있어서, 높은 종횡비(high aspect ratio)를 얻기 위해 스텝 커버리지(step coverage)가 우수한 CVD(chemical vapor deposition) 공정이 사용된다. 이때, 텅스텐(W)이 일반적으로 사용된다.
CVD 공정으로 텅스텐 증착 후 에치 백(etch back) 공정을 통하여 콘택 플러그 내의 텅스텐만 남기고 추가로 알루미늄(Al)과 같은 저항이 낮은 물질을 배선으로 형성하는 경우와 텅스텐(W)을 바로 배선으로 사용하는 경우가 있다.
텅스텐을 제 1 금속 배선으로 사용하는 경우에 있어서, 텅스텐 배선 형성 후 IMD(interlayer-metal-dielectric)막이 형성되고, 상기 IMD막을 식각하여 비아(via)가 형성 된 후 제 2 금속 배선으로 알루미늄(Al)이 리플로우(reflow) 공정으로 증착된다.
도 1은 종래의 반도체 메모리 장치의 금속 배선에서 리프팅이 발생된 모습을 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 제 1 절연막(12)이 형성된다. 상기 제 1 절연막(12)은 ILD(inter-layer-dielectric)막이다. 상기 ILD막(12)은 층간 절연을 위한 막으로써 BPSG막으로 형성되고, 5000Å의 두께를 갖는다.
상기 제 1 절연막(12) 상에 제 1 도전막(14)이 형성된다. 상기 제 1 도전막(14)은 배리어막(barrier layer)으로 사용되며 Ti/TiN막이 각각 900Å/600Å의 두께로 형성된다. 상기 제 1 도전막(14)의 형성은 PVD(physical vapor deposition) 공정으로 수행된다. 상기 제 1 도전막(14) 상에 제 2 도전막(16)이 형성된다. 상기 제 2 도전막(16)은 제 1 금속 배선으로서 텅스텐(W)으로 형성되고, 4000Å의 두께를 갖는다.
상기 제 2 도전막(16) 상에 제 2 절연막(18)이 형성된다. 상기 제 2 절연막(108)은 IMD(interlayer-metal-dielectric)막이다. 상기 제 2 도전막(106)의 표면이 노출될 때까지 상기 제 2 절연막(18)이 식각되어 비아가 형성된다. 상기 비아가 리플로우(reflow) 공정으로 제 3 도전막(20)으로 채워진다. 상기 제 3 도전막(20)은 제 2 금속 배선으로서, 알루미늄(Al)으로 형성된다. 상기 리플로우 공정은 520℃에서 120초 동안 수행된다.
그러나, 웨이퍼 칩 내의 로우 디코더(row decoder) 부분과 패턴(pattern)이 없는 플랫 존(flat zone) 부분에서 알루미늄(Al) 리플로우(reflow) 공정이 진행될 때 상기 제 2 도전막(16)과 상기 제 2 절연막(18) 사이에서 리프팅(ligfting)(22)이 발생되는 문제가 생긴다.
제 1 금속 배선을 알루미늄으로 사용할 경우에는 알루미늄막 상에 캡핑막(capping layer)이 형성되어 상기 캡핑막이 상부 절연막과의 글루막(glue layer) 역할을 했으나, 상기 텅스텐의 경우는 상부 절연막과의 사이에 글루막이 없이 바로 접하고 있기 때문에 후속 리플로우 공정에서 열처리시 서로 다른 열 팽창 계수(thermal expansion coefficient) 값에 의해 리프팅(22)이 발생되는 것이다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 후속 열처리 공정시 금속 배선인 텅스텐막과 절연막 사이에 발생되는 리프팅을 억제할 수 있는 반도체 메모리 장치의 금속 배선 방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 메모리 장치의 금속 배선에서 리프팅이 발생된 모습을 보여주는 단면도;
도 2 및 도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 금속 배선 방법에 의한 금속 배선을 보여주는 단면도;
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 제 1 절연막
14, 104 : 제 1 도전막 16, 106 : 제 2 도전막
108 : 글루막(glue layer) 18, 110 : 제 2 절연막
20, 112 : 제 3 도전막 22 : 리프팅(lifting)
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 금속 배선 방법은, 반도체 기판 상에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막 상에 제 1 도전막을 형성하는 단계와; 상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계와; 상기 제 2 도전막 상에 플라즈마 처리를 하여 글루막(glue layer)을 형성하는 단계와; 상기 글루막 상에 제 2 절연막을 형성하는 단계와; 상기 제 2 절연막 상에 리플로우(reflow) 공정으로 제 3 도전막을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 금속 배선 방법은, 반도체 기판 상에 제 1 절연막을 형성하는 단계와; 상기 제 1 절연막 상에 제 1 도전막을 형성하는 단계와; 상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계와; 상기 제 2 도전막 상에 제 2 절연막을 형성하되, 상기 제 2 도전막과 제 2 절연막 사이에 상기 제 2 도전막과 제 2 절연막을 접착시키기 위한 글루막(glue layer)을 형성하는 단계와; 상기 제 2 절연막 상에 리플로우 공정으로 제 3 도전막을 형성하는 단계를 포함한다.
(작용)
도 2를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 금속 배선 방법은, 도전막 상에 글루막(glue layer)을 형성하기 위해 플라즈마 처리를 하거나 도전막이 형성된다. 글루막 상에 절연막이 형성된다. 절연막 상에 도전막이 형성되어 배선이 형성된다. 이와 같은 반도체 메모리 장치의 금속 배선 방법에 의해서, 금속 배선인 텅스텐막과 절연막 사이에 글루막을 형성함으로써, 텅스텐막과 절연막의 접착력을 향상시킬 수 있고, 후속 열처리 시에도 리프팅 발생을 억제시킬 수 있으며 따라서, 소자의 신뢰성을 확보할 수 있다.
(제 1 실시예)
이하, 도 2 및 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 금속 배선 방법에 의한 금속 배선을 보여주는 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 제 1 절연막(102)이 형성된다. 상기 제 1 절연막(102)은 BPSG막이고 5000Å의 두께로 형성된다. 상기 제 1 절연막(102) 상에 제 1 도전막(104)이 형성된다. 상기 제 1 도전막(104)은 Ti/TiN막이고, PVD 공정으로 각각 900Å/600Å의 두께로 형성된다. 그리고, 상기 제 1 도전막(104)은 배리어막이 사용된다.
상기 제 1 도전막(104) 상에 제 2 도전막(106)이 형성된다. 상기 제 2 도전막(106)은 제 1 금속 배선으로서 텅스텐(W)으로 형성되고, 4000Å의 두께를 갖는다. 상기 제 2 도전막(106)은 CVD 공정으로 형성된다. 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 도전막(106)이 식각되어 상기 제 2 도전막(106)이 패터닝된다.(도면에 미도시)
상기 제 2 도전막(106) 상에 글루막(glue layer)(108)이 형성된다. 상기 글루막(108)은 상부 절연막과의 응착력(ashesion)을 향상시키기 위한 막이다. 상기 글루막(108)은 제 2 도전막(106)을 플라즈마 처리함으로써 형성된다.
상기 플라즈마 처리는 NH3, N2, O2가스들의 조합으로 수행된다. 상기 플라즈마 처리를 하는 이유는 첫째, 상기 제 2 도전막(106) 즉, 텅스텐 표면을 나이트라이데이션(nitridation)시켜 글루막의 특성과 같이 상부 절연막과의 접착 효과를 향상시키기 위한 목적이다. 둘째, 상기 제 2 도전막(106) 식각시 발생된 폴리머를 제거하여 소자의 신뢰성을 향상시키기 위함이다.
상기 글루막(108) 상에 제 2 절연막(110)이 형성된다. 상기 제 2 절연막(110)은 금속간의 절연을 위한 IMD막이다. 예를 들어, 상기 글루막(108) 상에 플라즈마-TEOS막이 1000Å의 두께로 형성된다. 상기 플라즈마-TEOS막 상에 USG막이 5000Å의 두께로 형성된다. 상기 USG막 상에 SOG막이 2400Å의 두께로 형성된다.
상기 SOG막은 상기 USG막 표면에 홈이 파진 부분을 채워주기 위한 막으로써 증착 후에 에치 백 공정으로 제거된다. 상기 에치 백 공정시 3200Å의 두께가 식각되어 상기 USG막의 일부가 제거된다.(도면에 미도시) 상기 USG막 상에 플라즈마-TEOS막이 4000Å의 두께로 형성되어 상기 IMD막이 형성된다.
그리고, 상기 제 2 절연막(110)으로 상기 USG막과 플라즈마-TEOS막 외에 SiO2, BPSG, PSG막들 중 어느 하나로 형성될 수 있다.
마지막으로, 비아(via) 형성용 마스크를 사용하여 상기 글루막(108)의 표면이 노출될 때까지 상기 제 2 절연막(110)이 식각되어 비아가 형성된다.(도면에 미도시) 상기 비아가 제 3 도전막(112)으로 채워져 제 2 금속 배선이 형성된다.
상기 제 3 도전막(112)은 리플로우 공정으로 형성된다. 상기 제 3 도전막(112)은 알루미늄(Al)이고, 8000Å의 두께로 형성된다. 상기 리플로우 공정은 520℃에서 120초 동안 수행된다.
상기 제 2 도전막(106)을 포토레지스트 패턴을 사용하여 패터닝한 후 글루막(108)이 형성된 단면이 도 3에 도시되어 있다. 패턴닝된 상기 제 2 도전막(106) 상에 상술한 공정들이 똑같이 적용될 수 있다.
(제 2 실시예)
도 2를 참조하면, 반도체 기판(100) 상에 제 1 절연막(102)이 형성된다. 상기 제 1 절연막(102)은 BPSG막이고 5000Å의 두께로 형성된다. 상기 제 1 절연막(102) 상에 제 1 도전막(104)이 형성된다. 상기 제 1 도전막(104)은 Ti/TiN막이고, PVD 공정으로 각각 900Å/600Å의 두께로 형성된다. 그리고, 상기 제 1 도전막(104)은 배리어막으로 사용된다.
상기 제 1 도전막(104) 상에 제 2 도전막(106)이 형성된다. 상기 제 2 도전막(106)은 제 1 금속 배선으로서 텅스텐으로 형성되고, 4000Å의 두께를 갖는다. 상기 제 2 도전막(106)은 CVD 공정으로 형성된다. 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 도전막(106)이 식각되어 상기 제 2 도전막(106)이 패터닝된다.(도면에 미도시)
제 1 금속 배선인 상기 제 2 도전막(106) 상에 글루막(108)이 형성된다. 상기 글루막(108)은 Ti, TiN, Ti/TiN, TiW, TiSi막 중 어느 하나로 형성되며, 500Å 이하의 두께를 갖는다. 예를 들면, Ti/TiN막의 경우에는 각각 100Å의 두께로 형성된다.
상기 글루막(108) 상에 제 2 절연막(110)이 형성된다. 상기 제 2 절연막(110)은 IMD막으로써 USG막과 플라즈마-TEOS막, SiO2, BPSG 그리고, PSG막들 중 어느 하나로 형성된다.
상기 글루막(108)은 플라즈마 처리에 의한 글루막(108)과 같이 상기 제 1 금속 배선(106)과 상부 제 2 절연막(110)과의 접착 효과를 향상시키는 역할을 하게 된다.
마지막으로, 비아 형성용 마스크를 사용하여 상기 글루막(108)의 표면이 노출될 때까지 상기 제 2 절연막(110)이 식각되어 비아가 형성된다.(도면에 미도시) 상기 비아가 제 3 도전막(112)으로 채워져 제 2 금속 배선이 형성된다.
상기 제 3 도전막(112)은 리플로우 공정으로 형성된다. 상기 제 3 도전막(112)은 알루미늄(Al)이고, 8000Å의 두께로 형성된다. 상기 리플로우 공정은 520℃에서 120초 동안 수행된다.
상술한 바와 같이, 본 발명에 의한 금속 배선 형성시 제 1 금속 배선과 상부 절연막 사이에 글루막(108)을 형성함으로써 상기 리플로우 공정에 의한 제 1 금속 배선과 절연막 사이의 리프팅(lifting)은 발생되지 않는다.
상기 제 2 도전막(106)을 포토레지스트 패턴을 사용하여 패터닝한 후 글루막(108)이 형성된 단면이 도 3에 도시되어 있다. 패턴닝된 상기 제 2 도전막(106) 상에 상술한 공정들이 똑같이 적용될 수 있다.
본 발명은 금속 배선인 텅스텐막과 절연막 사이에 글루막(glue layer)을 형성함으로써, 텅스텐막과 절연막의 접착력을 향상시킬 수 있고, 후속 열처리 시에도 리프팅 발생을 억제시킬 수 있으며 따라서, 소자의 신뢰성을 확보할 수 있는 효과가 있다.
Claims (9)
- 반도체 기판(100) 상에 제 1 절연막(102)을 형성하는 단계와;상기 제 1 절연막(102) 상에 제 1 도전막(104)을 형성하는 단계와;상기 제 1 도전막(104) 상에 제 2 도전막(106)을 형성하는 단계와;상기 제 2 도전막(106) 상에 플라즈마 처리를 하여 글루막(glue layer)(108)을 형성하는 단계와;상기 글루막(108) 상에 제 2 절연막(110)을 형성하는 단계와;상기 제 2 절연막(110) 상에 리플로우(reflow) 공정으로 제 3 도전막(112)을 형성하는 단계를 포함하는 반도체 메모리 장치의 금속 배선 방법.
- 제 1 항에 있어서,상기 제 2 도전막(106)은 텅스텐(W)이고, CVD(chemical vapor deposition) 공정으로 4000Å의 두께로 형성되는 반도체 메모리 장치의 금속 배선 방법.
- 제 1 항에 있어서,상기 플라즈마 처리는 NH3, N2, O2가스들의 조합으로 수행되는 반도체 메모리 장치의 금속 배선 방법.
- 제 1 항에 있어서,상기 제 2 절연막(110)은 플라즈마-TEOS, USG, SiO2, BPSG, PSG막 중 어느 하나로 형성되는 반도체 메모리 장치의 금속 배선 방법.
- 제 1 항에 있어서,상기 제 3 도전막(112)은 알루미늄(Al)이고, 8000Å의 두께로 형성되는 반도체 메모리 장치의 금속 배선 방법.
- 반도체 기판(100) 상에 제 1 절연막(102)을 형성하는 단계와;상기 제 1 절연막(102) 상에 제 1 도전막(104)을 형성하는 단계와;상기 제 1 도전막(104) 상에 제 2 도전막(106)을 형성하는 단계와;상기 제 2 도전막(106) 상에 제 2 절연막(110)을 형성하되,상기 제 2 도전막(106)과 제 2 절연막(110) 사이에 상기 제 2 도전막(106)과 제 2 절연막(110)을 접착시키기 위한 글루막(glue layer)(108)을 형성하는 단계와;상기 제 2 절연막(110) 상에 리플로우 공정으로 제 3 도전막(112)을 형성하는 단계를 포함하는 반도체 메모리 장치의 금속 배선 방법.
- 제 6 항에 있어서,상기 제 2 도전막(106)은 텅스텐(W)이고, CVD 공정으로 4000Å의 두께로 형성되는 반도체 메모리 장치의 금속 배선 방법.
- 제 6 항에 있어서,상기 글루막(108)은 Ti, TiN, Ti/TiN, TiW, TiSi 중 어느 하나로 형성되는 반도체 메모리 장치의 금속 배선 방법.
- 제 8 항에 있어서,상기 글루막(108)은 500Å 이하의 두께로 형성되는 반도체 메모리 장치의 금속 배선 방법.
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| KR1019980021660A KR20000001401A (ko) | 1998-06-11 | 1998-06-11 | 반도체 메모리 장치의 금속 배선 방법 |
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| KR (1) | KR20000001401A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420178B1 (ko) * | 2002-04-29 | 2004-03-02 | 주식회사 하이닉스반도체 | 반도체 금속 박막 형성 방법 |
-
1998
- 1998-06-11 KR KR1019980021660A patent/KR20000001401A/ko not_active Application Discontinuation
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| KR100420178B1 (ko) * | 2002-04-29 | 2004-03-02 | 주식회사 하이닉스반도체 | 반도체 금속 박막 형성 방법 |
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