JPH02219233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02219233A JPH02219233A JP4126389A JP4126389A JPH02219233A JP H02219233 A JPH02219233 A JP H02219233A JP 4126389 A JP4126389 A JP 4126389A JP 4126389 A JP4126389 A JP 4126389A JP H02219233 A JPH02219233 A JP H02219233A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、更に詳しく言えば、半導
体基板上に配線層を形成する方法に関し、配線層の腐食
の防止およびヒロックなどの突起物の発生の抑制を同時
に図ることができる配線層の形成方法の提供を目的とし
、 半導体基板上に導電膜と該導電膜を保護するための絶縁
膜とを順次形成する工程と、前記保護絶縁膜と導電膜と
を順次パターニングする工程と、カバー絶縁膜を第1の
温度で形成し、前記バターニングされた保護絶縁膜と導
電膜とを被覆する工程と、前記カバー絶縁膜の上に前記
第1の温度よりも高い第2の温度で層間絶縁膜を形成す
る工程とを含み構成する。
体基板上に配線層を形成する方法に関し、配線層の腐食
の防止およびヒロックなどの突起物の発生の抑制を同時
に図ることができる配線層の形成方法の提供を目的とし
、 半導体基板上に導電膜と該導電膜を保護するための絶縁
膜とを順次形成する工程と、前記保護絶縁膜と導電膜と
を順次パターニングする工程と、カバー絶縁膜を第1の
温度で形成し、前記バターニングされた保護絶縁膜と導
電膜とを被覆する工程と、前記カバー絶縁膜の上に前記
第1の温度よりも高い第2の温度で層間絶縁膜を形成す
る工程とを含み構成する。
半導体装置の製造方法に関し、更に詳しく言えば、半導
体基板上に配線層を形成する方法に関する。
体基板上に配線層を形成する方法に関する。
近時、半導体装置の微細化および多層化に伴い、配線層
の幅および、厚さも薄く形成するようになっているため
、エレクトロマイグレーションが、より発生し易くなっ
ている。このため、配線材料として、Mの代わりにAQ
/ Cu合金膜が用いられるようになっている。
の幅および、厚さも薄く形成するようになっているため
、エレクトロマイグレーションが、より発生し易くなっ
ている。このため、配線材料として、Mの代わりにAQ
/ Cu合金膜が用いられるようになっている。
〔従来の技術]
第3図は、従来例のAI2/Cu合金膜からなる配線層
の形成方法を説明する断面図である。
の形成方法を説明する断面図である。
同図(a)に示すように、まずシリコン基板8上にシリ
コン酸化膜9、AA / Cu合金膜10及びシリコン
酸化膜11を順次形成する。
コン酸化膜9、AA / Cu合金膜10及びシリコン
酸化膜11を順次形成する。
次に、シリコン酸化膜11をパターニングした後、パタ
ーニングされたこのシリコン酸化膜11a及びIlbを
マスクとして、塩素系の反応ガスによりAA/Cu合金
膜10をエツチングし、配線層としてのMl/Cu合金
膜10a及び10bをパターニングする(同図(b))
。
ーニングされたこのシリコン酸化膜11a及びIlbを
マスクとして、塩素系の反応ガスによりAA/Cu合金
膜10をエツチングし、配線層としてのMl/Cu合金
膜10a及び10bをパターニングする(同図(b))
。
ここで、酸化膜11a及びIlbを、形成した理由は、
残存した反応ガス中の塩素と半導体基板8上に付着する
水分との反応によって生成される塩酸などによって、A
A / Cu合金膜10a及び10bが腐食するのを防
止するためである。
残存した反応ガス中の塩素と半導体基板8上に付着する
水分との反応によって生成される塩酸などによって、A
A / Cu合金膜10a及び10bが腐食するのを防
止するためである。
次に、約400 ’Cの温度で、CV、D法によりPS
Gからなる層間絶縁膜12を形成する(同図(C))。
Gからなる層間絶縁膜12を形成する(同図(C))。
このとき、層間絶縁膜12は低温でも成長できるが、4
00°Cの高温で成長するのは、アニーリング効果によ
りAll / Cu合金膜10a及び10bのマイグレ
ーション耐性を強化することができるからである。
00°Cの高温で成長するのは、アニーリング効果によ
りAll / Cu合金膜10a及び10bのマイグレ
ーション耐性を強化することができるからである。
しかし、従来の製造方法によれば、層間絶縁膜12を4
00°Cという高温で成長するので、第2図に示すよう
にAA/Cu合金膜10a及びJobからヒロック13
が発生しやすく、ヒロック13が大きい場合には第4図
に示すように、隣接したAI2/Cu合金膜10a及び
10bが電気的にショートしたりする問題がある。
00°Cという高温で成長するので、第2図に示すよう
にAA/Cu合金膜10a及びJobからヒロック13
が発生しやすく、ヒロック13が大きい場合には第4図
に示すように、隣接したAI2/Cu合金膜10a及び
10bが電気的にショートしたりする問題がある。
本発明は、かかる問題に鑑みてなされたものであり、配
線層の腐食の防止とともに、ヒロックなどの突起物の発
生する抑制を図ることができる半導体装置の製造方法を
提供することを目的とするものである。
線層の腐食の防止とともに、ヒロックなどの突起物の発
生する抑制を図ることができる半導体装置の製造方法を
提供することを目的とするものである。
〔課題を解決するための手段]
上記課題は、半導体基板上に導電膜と該導電膜を保護す
るための絶縁膜とを順次形成する工程と、前記保護絶縁
膜と導電膜とを順次パターニングする工程と、カバー絶
縁膜を第1の温度で形成し、前記パターニングされた保
護絶縁膜と導電膜とを被覆する工程と、前記カバー絶縁
膜の上に前記第1の温度よりも高い第2の温度で層間絶
縁膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法によって解決される。
るための絶縁膜とを順次形成する工程と、前記保護絶縁
膜と導電膜とを順次パターニングする工程と、カバー絶
縁膜を第1の温度で形成し、前記パターニングされた保
護絶縁膜と導電膜とを被覆する工程と、前記カバー絶縁
膜の上に前記第1の温度よりも高い第2の温度で層間絶
縁膜を形成する工程とを含むことを特徴とする半導体装
置の製造方法によって解決される。
本発明の製造方法によれば、まず最初に保護絶縁膜を導
電膜の上に形成して表面を保護しているので、パターニ
ング中、およびパターニング工程後の導電膜表面の腐食
を防止できる。更に、パターニング後に低温の第1の温
度でカバー絶縁膜を形成しているので、ヒロックの発生
を抑制することができる。
電膜の上に形成して表面を保護しているので、パターニ
ング中、およびパターニング工程後の導電膜表面の腐食
を防止できる。更に、パターニング後に低温の第1の温
度でカバー絶縁膜を形成しているので、ヒロックの発生
を抑制することができる。
第2図はこれを示す図で、本願発明者の実験により得た
ものである。すなわち、処理温度(成長温度)と、導電
膜に発生するヒロックの密度及び大きさの関係を示した
図で、導電膜としてAl1 / Cu合金膜を用いてい
る。
ものである。すなわち、処理温度(成長温度)と、導電
膜に発生するヒロックの密度及び大きさの関係を示した
図で、導電膜としてAl1 / Cu合金膜を用いてい
る。
図のように、処理温度が400°C以上になると、急激
にヒロック密度が大きくなり、また大きさも1μm以上
になるため実用に適さなくなる。一方、本発明のように
カバー絶縁膜の形成温度350 ’C以下の低温にする
と、導電膜に発生するヒロックの密度は50個/100
0μm2以下、大きさが0.5μm以下とそれぞれ小さ
くなり、実用上、問題は生じなくなる。
にヒロック密度が大きくなり、また大きさも1μm以上
になるため実用に適さなくなる。一方、本発明のように
カバー絶縁膜の形成温度350 ’C以下の低温にする
と、導電膜に発生するヒロックの密度は50個/100
0μm2以下、大きさが0.5μm以下とそれぞれ小さ
くなり、実用上、問題は生じなくなる。
次にエレクトロマイグレーション耐性向上を兼ねて、比
較的高温、例えば400°Cで層間絶縁膜を形成するが
、導電膜はカバー絶縁膜で被覆されているので、ヒロッ
クの更なる発生、およびカバー絶縁膜の形成のときに生
じたヒロックが更に大きくなるのを抑制できる。
較的高温、例えば400°Cで層間絶縁膜を形成するが
、導電膜はカバー絶縁膜で被覆されているので、ヒロッ
クの更なる発生、およびカバー絶縁膜の形成のときに生
じたヒロックが更に大きくなるのを抑制できる。
〔実施例]
以下、図を参照しながら本発明の実施例について説明す
る。
る。
第1図は、本発明の実施例の半導体装置の製造方法を説
明する断面図である。
明する断面図である。
まず、同図(a)に示すように、シリコン基板1上に厚
さが約5000人のシリコン酸化膜2、厚さが7000
人のMl/Cu合金膜3及び保護絶縁膜としての厚さが
約1000人のシリコン酸化膜4を順次形成した後、全
面にレジスト膜5を形成する。
さが約5000人のシリコン酸化膜2、厚さが7000
人のMl/Cu合金膜3及び保護絶縁膜としての厚さが
約1000人のシリコン酸化膜4を順次形成した後、全
面にレジスト膜5を形成する。
次に、同図(b)−に示すように、レジスト膜5をパタ
ーニングした後、これをマスクとしてシリコン酸化膜4
をエツチングする。
ーニングした後、これをマスクとしてシリコン酸化膜4
をエツチングする。
次いで、パターニングされたレジスト膜5aとシリコン
酸化膜4aとをマスクとして、BCl3ガスによりAl
l/Cu合金l1%3をエツチング除去する(同図(C
))。
酸化膜4aとをマスクとして、BCl3ガスによりAl
l/Cu合金l1%3をエツチング除去する(同図(C
))。
次いで、残存したレジスト膜5aを除去した後、SiH
4と02との混合ガスを用いた熱CVD法により、全面
にカバー絶縁膜としての厚さ約1000人のシリコン酸
化膜6を、250 ’Cの温度で形成して、AI2/C
u合金膜3aを被覆する(同図(d))。
4と02との混合ガスを用いた熱CVD法により、全面
にカバー絶縁膜としての厚さ約1000人のシリコン酸
化膜6を、250 ’Cの温度で形成して、AI2/C
u合金膜3aを被覆する(同図(d))。
ここで、成長温度は250°Cの低温であるため、第2
図に示すように、AQ/Cu合金膜3合金膜3墨大きさ
も0.3μm程度とそれぞれ極めて小さい。
図に示すように、AQ/Cu合金膜3合金膜3墨大きさ
も0.3μm程度とそれぞれ極めて小さい。
次に、厚さ1μm程度のPSGからなる層間絶縁膜7を
CVD法により400°Cの温度で、シリコン酸化膜6
の上に形成する。
CVD法により400°Cの温度で、シリコン酸化膜6
の上に形成する。
このとき、AQ / C u合金膜3aは4 0 0
”Cの高温にさらされるが、シリコン酸化膜6によって
被覆されているので、AI2/Cu合金膜3aのヒロッ
クの発生、およびシリコン酸化膜6の形成のときに生じ
たヒロックが更に大きくなるのを抑制できる。
”Cの高温にさらされるが、シリコン酸化膜6によって
被覆されているので、AI2/Cu合金膜3aのヒロッ
クの発生、およびシリコン酸化膜6の形成のときに生じ
たヒロックが更に大きくなるのを抑制できる。
また、Ml / C u合金膜3aは、400°Cのア
ニーリング効果によってマイグレーション耐性も強化さ
れる。
ニーリング効果によってマイグレーション耐性も強化さ
れる。
なお、上記の実施例では低温の熱CVD法を用いてシリ
コン酸化膜6を形成する場合について説明したが、プラ
ズマCVD法やスパッタ法でもよい。
コン酸化膜6を形成する場合について説明したが、プラ
ズマCVD法やスパッタ法でもよい。
また、保護i縁膜およびカバー絶縁膜としてシリコン酸
化膜4及び6を用いているが、シリコン窒化膜などでも
よい。更にAI2/Cu合金膜3の代わりに、その他の
A2合金膜や導電膜でもよい。更に、層間絶縁膜7とし
てPSG膜の代わりにその他の絶縁膜を用いることもで
きる。
化膜4及び6を用いているが、シリコン窒化膜などでも
よい。更にAI2/Cu合金膜3の代わりに、その他の
A2合金膜や導電膜でもよい。更に、層間絶縁膜7とし
てPSG膜の代わりにその他の絶縁膜を用いることもで
きる。
以上のように、本発明の半導体装置の製造方法によれば
、配線層としての導電膜の上に保護絶縁膜を形成し、そ
の後、導電膜をパターニングした後、低温の第1の温度
でカバー絶縁膜を形成しているので、導電膜に発生する
ヒロックの密度を減少でき、かつ、その大きさも小さく
できる。
、配線層としての導電膜の上に保護絶縁膜を形成し、そ
の後、導電膜をパターニングした後、低温の第1の温度
でカバー絶縁膜を形成しているので、導電膜に発生する
ヒロックの密度を減少でき、かつ、その大きさも小さく
できる。
また、その後、導電膜のアニーリングをかねて、高温で
層間絶縁膜を形成するとき、導電膜は前記カバー絶縁膜
によって被覆されているので、ヒロックが更に発生する
のを抑制でき、かつカバー絶縁膜の形成のときに生じた
ヒロックが更に大きくなるのを抑制できる。
層間絶縁膜を形成するとき、導電膜は前記カバー絶縁膜
によって被覆されているので、ヒロックが更に発生する
のを抑制でき、かつカバー絶縁膜の形成のときに生じた
ヒロックが更に大きくなるのを抑制できる。
第1図は、本発明の実施例の半導体装置の製造方法を説
明する断面図、 第2図は、ヒロックの密度および大きさと処理温度との
関係を示す図、 第3図は、従来例の半導体装置の製造方法を説明する図
、 第4図は、従来例の問題点を説明する断面図である。 (符号の説明) 1、8・・・シリコン基板、 2、4.4a,6,9,11,Ila 1lb−・・
シリコン酸化膜、 3 、 1 0 a 、 1 0 b −AQ/C
u合金膜、5・・・レジスト膜、 7、12・・・層間絶縁膜、 13a,13b・・・ヒロック。 代理人弁理士 岡 本 啓 三 (u+rf)ぶSY乙八へ口] (zLUrfO(X)l/11) 銅層ふ千萎に乙A%口口 \
明する断面図、 第2図は、ヒロックの密度および大きさと処理温度との
関係を示す図、 第3図は、従来例の半導体装置の製造方法を説明する図
、 第4図は、従来例の問題点を説明する断面図である。 (符号の説明) 1、8・・・シリコン基板、 2、4.4a,6,9,11,Ila 1lb−・・
シリコン酸化膜、 3 、 1 0 a 、 1 0 b −AQ/C
u合金膜、5・・・レジスト膜、 7、12・・・層間絶縁膜、 13a,13b・・・ヒロック。 代理人弁理士 岡 本 啓 三 (u+rf)ぶSY乙八へ口] (zLUrfO(X)l/11) 銅層ふ千萎に乙A%口口 \
Claims (1)
- 【特許請求の範囲】 半導体基板上に導電膜と該導電膜を保護するための絶縁
膜とを順次形成する工程と、 前記保護絶縁膜と導電膜とを順次パターニングする工程
と、 カバー絶縁膜を第1の温度で形成し、前記パターニング
された保護絶縁膜と導電膜とを被覆する工程と、 前記カバー絶縁膜の上に前記第1の温度よりも高い第2
の温度で層間絶縁膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4126389A JPH02219233A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4126389A JPH02219233A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02219233A true JPH02219233A (ja) | 1990-08-31 |
Family
ID=12603565
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4126389A Pending JPH02219233A (ja) | 1989-02-20 | 1989-02-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02219233A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0681327A2 (en) * | 1994-04-28 | 1995-11-08 | Xerox Corporation | Dual dielectric capping layers for hillock suppression in metal layers in thin film structures |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58222538A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | アルミニウム配線形成法 |
JPS5954243A (ja) * | 1982-09-21 | 1984-03-29 | Nec Corp | 半導体集積回路装置 |
JPS61154047A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-02-20 JP JP4126389A patent/JPH02219233A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58222538A (ja) * | 1982-06-21 | 1983-12-24 | Hitachi Ltd | アルミニウム配線形成法 |
JPS5954243A (ja) * | 1982-09-21 | 1984-03-29 | Nec Corp | 半導体集積回路装置 |
JPS61154047A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0681327A2 (en) * | 1994-04-28 | 1995-11-08 | Xerox Corporation | Dual dielectric capping layers for hillock suppression in metal layers in thin film structures |
EP0681327A3 (en) * | 1994-04-28 | 1997-02-05 | Xerox Corp | Double dielectric covering layer to suppress protuberances in the metallic layers of thin film structures. |
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