JPS61154047A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61154047A JPS61154047A JP27726384A JP27726384A JPS61154047A JP S61154047 A JPS61154047 A JP S61154047A JP 27726384 A JP27726384 A JP 27726384A JP 27726384 A JP27726384 A JP 27726384A JP S61154047 A JPS61154047 A JP S61154047A
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- Japan
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- insulating film
- wiring
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- film
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線構
造を有する半導体装置の製造方法に関する。
造を有する半導体装置の製造方法に関する。
半導体装置の高集積化、高速化、あるいは設計工数の短
縮化のためには半導体装置の多層配線化は必要不可欠で
らる。今日まで多種多様な多層配線構造が提案されてい
るが、その中で最も簡単な構造の１つに、配線金属とし
てアルミニウムを層間絶縁膜としてプラズマＣＶＤ窒化
ａｒ用いるといりものがめる。
縮化のためには半導体装置の多層配線化は必要不可欠で
らる。今日まで多種多様な多層配線構造が提案されてい
るが、その中で最も簡単な構造の１つに、配線金属とし
てアルミニウムを層間絶縁膜としてプラズマＣＶＤ窒化
ａｒ用いるといりものがめる。
ところで、この構造に半導体装置の裏道歩留りや信頼性
に関わる重！！な問題と含んでいる。それＨＡＪ配線上
に層間絶縁膜であるプラズマ（、’ＶＬ）シリコン窒化
膜を形成するときＭ配線上にヒロック（ｈｉ ｌ １ｏ
ｃｋ）と呼ばれる突起物が発生し、これが下層ＡＪ配線
と上層ＡＩ配線との短絡の原因になるという問題である
。
に関わる重！！な問題と含んでいる。それＨＡＪ配線上
に層間絶縁膜であるプラズマ（、’ＶＬ）シリコン窒化
膜を形成するときＭ配線上にヒロック（ｈｉ ｌ １ｏ
ｃｋ）と呼ばれる突起物が発生し、これが下層ＡＪ配線
と上層ＡＩ配線との短絡の原因になるという問題である
。
これ１図面で用いて具体的に説明する。第１図は、８１
基板ｌに拡散層（図示せず）とシリコン酸化膜２を形成
し九上に、厚さＬＯμｍの第１鳩目のＡｌ配線３ｔ−形
成し友ところｔ示す。次に第９図のようなホットウォー
ル（Ｈｏｔ Ｗａｌｌ）型のプラズマＣＶＤ装置を用い
てプラズーｆＣｖＤ窒化膜Ｖｙ成長する。第９図におい
て９に石英反応管、１０は半導体基板を保持するグラフ
ァイト製のボート兼電極、１１はガスダイリ１−シ冒ン
、１１−ａは８ｔＨａ用配管、１１−ｂにＮＨｓ用配管
、１２扛排気ポンプ、１３な８１発振器、１４は７０ン
トエンドキャップ、１５はリアエンドキャップ、１６は
コネクターでろる。なお石英反応管のまわりにはヒータ
ーを配しているが、これに第９図では省略している。と
ころでグラファイト製ボー）１０１’！熱容量が大きい
ため、ボー）１０に設置した半導体基板が、石英反応管
９に入ってから設定温度に達するまで第１０図に示す１
うに３０分かかる。
基板ｌに拡散層（図示せず）とシリコン酸化膜２を形成
し九上に、厚さＬＯμｍの第１鳩目のＡｌ配線３ｔ−形
成し友ところｔ示す。次に第９図のようなホットウォー
ル（Ｈｏｔ Ｗａｌｌ）型のプラズマＣＶＤ装置を用い
てプラズーｆＣｖＤ窒化膜Ｖｙ成長する。第９図におい
て９に石英反応管、１０は半導体基板を保持するグラフ
ァイト製のボート兼電極、１１はガスダイリ１−シ冒ン
、１１−ａは８ｔＨａ用配管、１１−ｂにＮＨｓ用配管
、１２扛排気ポンプ、１３な８１発振器、１４は７０ン
トエンドキャップ、１５はリアエンドキャップ、１６は
コネクターでろる。なお石英反応管のまわりにはヒータ
ーを配しているが、これに第９図では省略している。と
ころでグラファイト製ボー）１０１’！熱容量が大きい
ため、ボー）１０に設置した半導体基板が、石英反応管
９に入ってから設定温度に達するまで第１０図に示す１
うに３０分かかる。
この間に装置内の半導体基板とその表面に形成されたＡ
Ｊ配線は熱を受けて膨張する。熱膨張係数の違イ（ａｔ
基板＝４．２ ｐｐｒｒｙ’Ｃ、ｋｌ ： ２３．ｘ
ｐｐｒｒｙ’Ｃ）からＡＪ配線扛強い圧縮応力を受ける
。この応力を緩和すべく Ａｌ原子が移動し、不特足の
場所に移動しｔＡＪ原子が集まりヒロック５が成長する
。この上にＰ−８ｉＮＭｉ４ を１．５μｍ成長し友の
が第２図である。１ＩＥ２図では平均的なヒロック５の
高さがα５μｍ、異常に大きいヒロック５の高さが１０
μｍあることを示している。次に、ｌ！１＃ＡＪ配線３
と第２膚ｐ、ｉ配線を接続するためのスルーホールを層
間絶縁膜でらるＰ−８ｉＮｐｓ４に形成する。Ｗ、３図
はレジスト６を１．５μｍ塗布したところで、第４図は
目合せ、無光、現象を行ないスルーホール部７のレジス
ト６を除去したところを示す。これらの図かられかるよ
つにレジスト６は粘性が低いため、塗布すると基板の形
状にかかわらず平坦になる性質がめり、凸部では薄く、
凹部では厚く塗布される。
Ｊ配線は熱を受けて膨張する。熱膨張係数の違イ（ａｔ
基板＝４．２ ｐｐｒｒｙ’Ｃ、ｋｌ ： ２３．ｘ
ｐｐｒｒｙ’Ｃ）からＡＪ配線扛強い圧縮応力を受ける
。この応力を緩和すべく Ａｌ原子が移動し、不特足の
場所に移動しｔＡＪ原子が集まりヒロック５が成長する
。この上にＰ−８ｉＮＭｉ４ を１．５μｍ成長し友の
が第２図である。１ＩＥ２図では平均的なヒロック５の
高さがα５μｍ、異常に大きいヒロック５の高さが１０
μｍあることを示している。次に、ｌ！１＃ＡＪ配線３
と第２膚ｐ、ｉ配線を接続するためのスルーホールを層
間絶縁膜でらるＰ−８ｉＮｐｓ４に形成する。Ｗ、３図
はレジスト６を１．５μｍ塗布したところで、第４図は
目合せ、無光、現象を行ないスルーホール部７のレジス
ト６を除去したところを示す。これらの図かられかるよ
つにレジスト６は粘性が低いため、塗布すると基板の形
状にかかわらず平坦になる性質がめり、凸部では薄く、
凹部では厚く塗布される。
従ってＭのヒロック５のＳ分ではレジスト６は薄くなる
。平坦部で１．５μｍになる条件で塗布してもＡＩ配ｌ
１Ｉａ上のヒロック５の高さが、ＬＯμｍ″Ｔ：メれば
、そこでのレジスト膜６の厚さは０．５μｍになりてし
まう。次にＣＦ４と０２ガスを用いてスルーホール部７
のＰ−８ｉＮ膜４をプラズマエツチングするが、この時
、同時に、エツチング速度は遅いが、レジスト６もエツ
チングされてしまう。第５図は１μｍの高さを有するヒ
ロック５上のレジスト６がほとんどなくなったにもかか
わらずスルーホール部７のＰ−８ｉＮ膜４がまだ少し残
っている状態を示す。更にエツチングを進めてスルーホ
ール部７のＰ−８ｉＮ膜４を完全に除去するとヒロック
５上のＰ−８ｉＮ膜４もエツチングされてしまう（８ｉ
！６図〕。第７図はレジスト除去後を示す。このような
状態で第２膚目のＭ配線８を形成すると、第８図のよう
に第１ＮＩＩ目のＡＩ配線３と、第２層目のＭ配線８と
が短絡する。
。平坦部で１．５μｍになる条件で塗布してもＡＩ配ｌ
１Ｉａ上のヒロック５の高さが、ＬＯμｍ″Ｔ：メれば
、そこでのレジスト膜６の厚さは０．５μｍになりてし
まう。次にＣＦ４と０２ガスを用いてスルーホール部７
のＰ−８ｉＮ膜４をプラズマエツチングするが、この時
、同時に、エツチング速度は遅いが、レジスト６もエツ
チングされてしまう。第５図は１μｍの高さを有するヒ
ロック５上のレジスト６がほとんどなくなったにもかか
わらずスルーホール部７のＰ−８ｉＮ膜４がまだ少し残
っている状態を示す。更にエツチングを進めてスルーホ
ール部７のＰ−８ｉＮ膜４を完全に除去するとヒロック
５上のＰ−８ｉＮ膜４もエツチングされてしまう（８ｉ
！６図〕。第７図はレジスト除去後を示す。このような
状態で第２膚目のＭ配線８を形成すると、第８図のよう
に第１ＮＩＩ目のＡＩ配線３と、第２層目のＭ配線８と
が短絡する。
以上説明したように下層Ｍ配線上にヒロックが発生する
と製造歩留りは大巾に低下してしまう。
と製造歩留りは大巾に低下してしまう。
本発明の目的は上層配線と上層配線の短絡の原因となる
下層配線上のヒロックの発生を防止するプラズマＣＶＤ
法による絶縁膜の成長方法を提供するものでろる。
下層配線上のヒロックの発生を防止するプラズマＣＶＤ
法による絶縁膜の成長方法を提供するものでろる。
即ち本発明は、プラズマ（、’ＶＬ）装置内に設置され
たＡｌ配線形成後の半導体基板が徐々にプラズマＣＶＤ
装置の設定温度に上昇する辿程において、半導体基板の
温度が２５０℃に遼するまでに第１の絶縁膜を形成して
Ｍ配線上にヒロックが発生することを防止し、次に半導
体基板の温度がｘｉの絶縁膜の成長開始温度より高いプ
ラズマＣＶＤ装置の設定温度に達してからＷｌ、２の絶
縁膜を形成することを特徴とする。
たＡｌ配線形成後の半導体基板が徐々にプラズマＣＶＤ
装置の設定温度に上昇する辿程において、半導体基板の
温度が２５０℃に遼するまでに第１の絶縁膜を形成して
Ｍ配線上にヒロックが発生することを防止し、次に半導
体基板の温度がｘｉの絶縁膜の成長開始温度より高いプ
ラズマＣＶＤ装置の設定温度に達してからＷｌ、２の絶
縁膜を形成することを特徴とする。
以下に、本発明を図面を用いて説明する。
第１図のように、第１層目のＡ／配線３が形成された８
１基板１上に、第９図のようなホット−ウオール（Ｈｏ
ｔ−Ｗａ ｌ ｌ ）型のプラズマＣＶＤ装置を用い
て、層間絶縁膜としてのＰ−８ｉＮ膜４ｔ−成長すると
きに、８１基板ｌを設置したボート１０を石英反応管９
に入れてから７分後（ｊｌ！１０図から８１基板が約１
７０℃であることがわかる）に４分間かけてα１μのＮ
１のＰ−８ｉＮＭを成長して、まずヒロックの発生をお
さえてから、装置内にＮ２雰囲気中で、約２０分間放置
し８１基板が設定温度である３５０℃に達してから０．
９μｍの第２０Ｐ−８ｉＮ膜を成長した。こうしてＡＩ
配線３上にヒロックを全く発生させることなく層間絶縁
膜であるＰ−８ｉＮ膜を成長することができた。
１基板１上に、第９図のようなホット−ウオール（Ｈｏ
ｔ−Ｗａ ｌ ｌ ）型のプラズマＣＶＤ装置を用い
て、層間絶縁膜としてのＰ−８ｉＮ膜４ｔ−成長すると
きに、８１基板ｌを設置したボート１０を石英反応管９
に入れてから７分後（ｊｌ！１０図から８１基板が約１
７０℃であることがわかる）に４分間かけてα１μのＮ
１のＰ−８ｉＮＭを成長して、まずヒロックの発生をお
さえてから、装置内にＮ２雰囲気中で、約２０分間放置
し８１基板が設定温度である３５０℃に達してから０．
９μｍの第２０Ｐ−８ｉＮ膜を成長した。こうしてＡＩ
配線３上にヒロックを全く発生させることなく層間絶縁
膜であるＰ−８ｉＮ膜を成長することができた。
ここでＰ−８ｉＮ膜を２回に分けて成長したのは８ｉ基
板が１７０℃になってから、１度にＬＯ，ａｍのＰ−８
ｉＮ膜を成長すると、このＰ−８律膜は１７０ｔ：から
３５０℃まで成長温度か変化する過程で成長した膜であ
るため、り２ツクが発生し易いからで、これを防ぐため
である。
板が１７０℃になってから、１度にＬＯ，ａｍのＰ−８
ｉＮ膜を成長すると、このＰ−８律膜は１７０ｔ：から
３５０℃まで成長温度か変化する過程で成長した膜であ
るため、り２ツクが発生し易いからで、これを防ぐため
である。
以上の説明では第ｌのＰ−８ｉＮｙＸを１７０’Ｃで底
長し、第２のＰ−８ｉＮ展を３５０’Ｃの設定温度で成
長したが、ヒロックとクラックを防止するためには、第
１のＰ−ＢｉＮ膜を２５０℃以下で成長すれば良い。ま
た層間絶縁膜としてはＰ−８ｉＮ換（ＩｉｘＮｙＨｚ）
以外にシリコン酸化膜（８ｉ ｘＯｙＨｚ ）やシリコ
ンオキシナイトライド（８ｉｘＮｙＯｚＨｗ）でも良い
。
長し、第２のＰ−８ｉＮ展を３５０’Ｃの設定温度で成
長したが、ヒロックとクラックを防止するためには、第
１のＰ−ＢｉＮ膜を２５０℃以下で成長すれば良い。ま
た層間絶縁膜としてはＰ−８ｉＮ換（ＩｉｘＮｙＨｚ）
以外にシリコン酸化膜（８ｉ ｘＯｙＨｚ ）やシリコ
ンオキシナイトライド（８ｉｘＮｙＯｚＨｗ）でも良い
。
またクラックを確実に防止するためには第１の絶縁膜の
厚さを総給縁膜の厚さのし３以下にすることが望ましい
。
厚さを総給縁膜の厚さのし３以下にすることが望ましい
。
以上８９明したように、本発明は、金属配線上にヒロッ
クを発生させることなく層間絶縁膜を成長する方法を提
供することにより製造歩留りが良く。
クを発生させることなく層間絶縁膜を成長する方法を提
供することにより製造歩留りが良く。
信頼性も高い多湘配線構造をする半導体装置を製造する
ことができる。
ことができる。
第１図乃至第８図は従来および本発明による半導体装置
の製造方法を工８）＠に示した断面図である。第９図は
プラズマＣＶＤ装置の構造図である。 ｗ、１０図はプラズマＣＶＤ装置内に設置し九牛褥体基
板の温度上昇の様子を示すグラフでるる。 第１図から第８因は半導体装置の断面図で製造工程１・
・・８１基板、２・・・シリコン酸化膜、３・・・第１
層目のＭ配線、４・・・シリコン酸化膜、５・・・ヒロ
ック、６・・・レジスト、７・・・スルーホール、８・
・・第２層目のＡ／配線、９・・・石英反応管、１０・
・・グラファイト製ボート、１１・・・ガスダイリエー
シ冒ン。 １１−！−−−８ｉＨ４配管ｅ １１ ｂ・−・Ｎ）
１ｇ配管、１２・・・排気ホン７”、１３・・・ＲＦ発
振器、１４・・・フロントエンドキャップ、１５・・・
リアエンドキャップ。 １６・・・コネクター 代理人 弁理士 内 原 晋 第１囚 奉３図 ５、仁り／２ 第７図 第８図 １０ ２ｏ ３゜［１
４Ｍ （げ） 第１０図
の製造方法を工８）＠に示した断面図である。第９図は
プラズマＣＶＤ装置の構造図である。 ｗ、１０図はプラズマＣＶＤ装置内に設置し九牛褥体基
板の温度上昇の様子を示すグラフでるる。 第１図から第８因は半導体装置の断面図で製造工程１・
・・８１基板、２・・・シリコン酸化膜、３・・・第１
層目のＭ配線、４・・・シリコン酸化膜、５・・・ヒロ
ック、６・・・レジスト、７・・・スルーホール、８・
・・第２層目のＡ／配線、９・・・石英反応管、１０・
・・グラファイト製ボート、１１・・・ガスダイリエー
シ冒ン。 １１−！−−−８ｉＨ４配管ｅ １１ ｂ・−・Ｎ）
１ｇ配管、１２・・・排気ホン７”、１３・・・ＲＦ発
振器、１４・・・フロントエンドキャップ、１５・・・
リアエンドキャップ。 １６・・・コネクター 代理人 弁理士 内 原 晋 第１囚 奉３図 ５、仁り／２ 第７図 第８図 １０ ２ｏ ３゜［１
４Ｍ （げ） 第１０図
Claims (1)
- プラズマＣＶＤ装置が設定温度に上昇する過程において
、該プラズマＣＶＤ装置内に設置された金属配線層形成
後の半導体基板に、該半導体基板の温度が２５０℃に達
するまでに第１の絶縁膜を形成し、次に該半導体基板の
温度が前記第１の絶縁膜の成長開始温度より高いプラズ
マＣＶＤ装置の設定温度に達してから前記第１の絶縁膜
上に第２の絶縁膜を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726384A JPS61154047A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726384A JPS61154047A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154047A true JPS61154047A (ja) | 1986-07-12 |
| JPH0531303B2 JPH0531303B2 (ja) | 1993-05-12 |
Family
ID=17581081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27726384A Granted JPS61154047A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154047A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219233A (ja) * | 1989-02-20 | 1990-08-31 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5653212A (en) * | 1979-10-01 | 1981-05-12 | Toray Ind Inc | Method of drawing around synthetic filament yarn |
-
1984
- 1984-12-26 JP JP27726384A patent/JPS61154047A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5653212A (en) * | 1979-10-01 | 1981-05-12 | Toray Ind Inc | Method of drawing around synthetic filament yarn |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219233A (ja) * | 1989-02-20 | 1990-08-31 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0531303B2 (ja) | 1993-05-12 |
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