JPH0531303B2 - - Google Patents
Info
- Publication number
- JPH0531303B2 JPH0531303B2 JP59277263A JP27726384A JPH0531303B2 JP H0531303 B2 JPH0531303 B2 JP H0531303B2 JP 59277263 A JP59277263 A JP 59277263A JP 27726384 A JP27726384 A JP 27726384A JP H0531303 B2 JPH0531303 B2 JP H0531303B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- insulating film
- film
- temperature
- plasma cvd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 18
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 239000010453 quartz Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910002804 graphite Inorganic materials 0.000 description 3
- 239000010439 graphite Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004124 hock Anatomy 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多
層配線構造を有する半導体装置の製造方法に関す
る。
層配線構造を有する半導体装置の製造方法に関す
る。
半導体装置の高集積化、高速化、あるいは設計
工数の短縮化のためには半導体装置の多層配線化
は必要不可欠である。今日まで多種多様な多層配
線構造が提案されているが、その中で最も簡単な
構造の１つに、配線金属としてアルミニウムを層
間絶縁膜としてプラズマCVD窒化膜を用いると
いうものがある。
工数の短縮化のためには半導体装置の多層配線化
は必要不可欠である。今日まで多種多様な多層配
線構造が提案されているが、その中で最も簡単な
構造の１つに、配線金属としてアルミニウムを層
間絶縁膜としてプラズマCVD窒化膜を用いると
いうものがある。
ところで、この構造は半導体装置の製造歩留り
や信頼性に関わる重要な問題を含んでいる。それ
はAl配線上に層間絶縁膜であるプラズマCVDシ
リコン窒化膜を形成するときAl配線上にヒロツ
ク（hillock）と呼ばれる突起物が発生し、これ
が下層Al配線と上層Al配線との短絡の原因にな
るという問題である。
や信頼性に関わる重要な問題を含んでいる。それ
はAl配線上に層間絶縁膜であるプラズマCVDシ
リコン窒化膜を形成するときAl配線上にヒロツ
ク（hillock）と呼ばれる突起物が発生し、これ
が下層Al配線と上層Al配線との短絡の原因にな
るという問題である。
これを図面を用いて具体的に説明する。第１図
は、Si基板１に拡散層（図示せず）とシリコン酸
化膜２を形成した上に、厚さ1.0μｍの第１層目の
Al配線３を形成したところを示す。次に第９図
のようなホツトウオール（Hot Wall）型のプラ
ズマCVD装置を用いてプラズマCVD窒化膜４を
成長する。第９図において９は石英反応管、１０
は半導体基板を保持するグラフアイト製のボート
兼電極、１１はガスダイリユーシヨン、１１−ａ
はSiH4用配管、１１−ｂはNH3用配管、１２は
排気ポンプ、１３はRF発振器、１４はフロント
エンドキヤツプ、１５はリアエンドキヤツプ、１
６はコネクターである。なお石英反応管のまわり
にはヒーターを配しているが、これは第９図では
省略している。ところでグラフアイト製ボート１
０は熱容量が大きいため、ボート１０に設置した
半導体基板が、石英反応管９に入つてから設定温
度に達するまで第１０図に示すように30分かか
る。この間に装置内の半導体基板とその表面に形
成されたAl配線は熱を受けて膨張する。熱膨張
係数の違い（Si基板：4.2PPm／℃、Al：
23.1PPm／℃）からAl配線は強い圧縮圧力を受
ける。この圧力を緩和すべくAl原子が移動し、
不特定の場所に移動したAl原子が集まりヒロツ
ク５が成長する。この上にＰ−SiN膜４を1.5μｍ
成長したのが第２図である。第２図では平均的な
ヒロツク５の高さが0.5μｍ、異常に大きいヒロツ
ク５の高さが1.0μｍあることを示している。次
に、第１層Al配線３と第２層Al配線を接続する
ためのスルーホールを層間絶縁膜であるＰ−SiN
膜４に形成する。第３図はレジスト６を1.5μｍ塗
布したところで、第４図は目合せ、露光、現象を
行ないスルーホール部７のレジスト６を除去した
ところを示す。これらの図からわかるようにレジ
スト６は粘性が低いため、塗布すると基板の形状
にかかわらず平坦になる性質があり、凸部では薄
く、凹部では厚く塗布される。従つてAlのヒロ
ツク５の部分ではレジスト６は薄くなる。平坦部
で1.5μｍになる条件で塗布してもAl配線３上のヒ
ロツク５の高さが、1.0μｍであれば、そこでのレ
ジスト膜６の厚さは0.5μｍになつてしまう。次に
CF4とO2ガスを用いてスルーホール部７のＰ−
SiN膜４をプラズマエツチングするが、この時、
同時に、エツチング速度は遅いが、レジスト６も
エツチングされてしまう。第５図は1μｍの高さ
を有するヒロツク５上のレジスト６がほとんどな
くなつたにもかかわらずスルーホール部７のＰ−
SiN膜４がまだ少し残つている状態を示す。更に
エツチングを進めてスルーホール部７のＰ−SiN
膜４を完全に除去するとヒロツク５上のＰ−SiN
膜４もエツチングされてしまう（第６図）。第７
図はレジスト除去後を示す。このような状態で第
２層目のAl配線８を形成すると、第８図のよう
に第１層目のAl配線３と、第２層目のAl配線８
とが短絡する。
は、Si基板１に拡散層（図示せず）とシリコン酸
化膜２を形成した上に、厚さ1.0μｍの第１層目の
Al配線３を形成したところを示す。次に第９図
のようなホツトウオール（Hot Wall）型のプラ
ズマCVD装置を用いてプラズマCVD窒化膜４を
成長する。第９図において９は石英反応管、１０
は半導体基板を保持するグラフアイト製のボート
兼電極、１１はガスダイリユーシヨン、１１−ａ
はSiH4用配管、１１−ｂはNH3用配管、１２は
排気ポンプ、１３はRF発振器、１４はフロント
エンドキヤツプ、１５はリアエンドキヤツプ、１
６はコネクターである。なお石英反応管のまわり
にはヒーターを配しているが、これは第９図では
省略している。ところでグラフアイト製ボート１
０は熱容量が大きいため、ボート１０に設置した
半導体基板が、石英反応管９に入つてから設定温
度に達するまで第１０図に示すように30分かか
る。この間に装置内の半導体基板とその表面に形
成されたAl配線は熱を受けて膨張する。熱膨張
係数の違い（Si基板：4.2PPm／℃、Al：
23.1PPm／℃）からAl配線は強い圧縮圧力を受
ける。この圧力を緩和すべくAl原子が移動し、
不特定の場所に移動したAl原子が集まりヒロツ
ク５が成長する。この上にＰ−SiN膜４を1.5μｍ
成長したのが第２図である。第２図では平均的な
ヒロツク５の高さが0.5μｍ、異常に大きいヒロツ
ク５の高さが1.0μｍあることを示している。次
に、第１層Al配線３と第２層Al配線を接続する
ためのスルーホールを層間絶縁膜であるＰ−SiN
膜４に形成する。第３図はレジスト６を1.5μｍ塗
布したところで、第４図は目合せ、露光、現象を
行ないスルーホール部７のレジスト６を除去した
ところを示す。これらの図からわかるようにレジ
スト６は粘性が低いため、塗布すると基板の形状
にかかわらず平坦になる性質があり、凸部では薄
く、凹部では厚く塗布される。従つてAlのヒロ
ツク５の部分ではレジスト６は薄くなる。平坦部
で1.5μｍになる条件で塗布してもAl配線３上のヒ
ロツク５の高さが、1.0μｍであれば、そこでのレ
ジスト膜６の厚さは0.5μｍになつてしまう。次に
CF4とO2ガスを用いてスルーホール部７のＰ−
SiN膜４をプラズマエツチングするが、この時、
同時に、エツチング速度は遅いが、レジスト６も
エツチングされてしまう。第５図は1μｍの高さ
を有するヒロツク５上のレジスト６がほとんどな
くなつたにもかかわらずスルーホール部７のＰ−
SiN膜４がまだ少し残つている状態を示す。更に
エツチングを進めてスルーホール部７のＰ−SiN
膜４を完全に除去するとヒロツク５上のＰ−SiN
膜４もエツチングされてしまう（第６図）。第７
図はレジスト除去後を示す。このような状態で第
２層目のAl配線８を形成すると、第８図のよう
に第１層目のAl配線３と、第２層目のAl配線８
とが短絡する。
以上説明したように下層Al配線上にヒロツク
が発生すると製造歩留りは大巾に低下してしま
う。
が発生すると製造歩留りは大巾に低下してしま
う。
本発明の目的は下層配線と上層配線の短絡の原
因となる下層配線上のヒロツクの発生を防止する
プラズマCVD法による絶縁膜の成長方法を提供
するものである。
因となる下層配線上のヒロツクの発生を防止する
プラズマCVD法による絶縁膜の成長方法を提供
するものである。
即ち本発明は、プラズマCVD装置内に設置さ
れたAl配線形成後の半導体基板が徐々にプラズ
マCVD装置の設定温度に上昇する過程において、
半導体基板の温度が250℃に達するまでに第１の
絶縁膜を形成してAl配線上にヒロツクが発生す
ることを防止し、次に半導体基板の温度が第１の
絶縁膜の成長開始温度より高いプラズマCVD装
置の設定温度に達してから第２の絶縁膜を形成す
ることを特徴とする。
れたAl配線形成後の半導体基板が徐々にプラズ
マCVD装置の設定温度に上昇する過程において、
半導体基板の温度が250℃に達するまでに第１の
絶縁膜を形成してAl配線上にヒロツクが発生す
ることを防止し、次に半導体基板の温度が第１の
絶縁膜の成長開始温度より高いプラズマCVD装
置の設定温度に達してから第２の絶縁膜を形成す
ることを特徴とする。
以下に、本発明を図面を用いて説明する。
第１図のように、第１層目のAl配線３が形成
されたSi基板１上に、第９図のようなホツトーウ
オール（Hot−Wall）型のプラズマCVD装置を
用いて、層間絶縁膜としてのＰ−SiN膜４を成長
するときに、Si基板１を設置したボート１０を石
英反応管９に入れてから７分後（第１０図からSi
基板が約170℃であることがわかる）に４分間か
けて0.1μの第１のＰ−SiN膜を成長して、まずヒ
ロツクの発生をおさえてから、装置内にN2雰囲
気中で、約20分間放置しSi基板が設定温度である
350℃に達してから0.9μｍの第２のＰ−SiN膜を
成長した。こうしてAl配線３上にヒロツクを全
く発生させることなく層間絶縁膜であるＰ−SiN
膜を成長することができた。
されたSi基板１上に、第９図のようなホツトーウ
オール（Hot−Wall）型のプラズマCVD装置を
用いて、層間絶縁膜としてのＰ−SiN膜４を成長
するときに、Si基板１を設置したボート１０を石
英反応管９に入れてから７分後（第１０図からSi
基板が約170℃であることがわかる）に４分間か
けて0.1μの第１のＰ−SiN膜を成長して、まずヒ
ロツクの発生をおさえてから、装置内にN2雰囲
気中で、約20分間放置しSi基板が設定温度である
350℃に達してから0.9μｍの第２のＰ−SiN膜を
成長した。こうしてAl配線３上にヒロツクを全
く発生させることなく層間絶縁膜であるＰ−SiN
膜を成長することができた。
ここでＰ−SiN膜を２回に分けて成長したのは
Si基板が170℃になつてから、１度に1.0μｍのＰ
−SiN膜を成長すると、このＰ−SiN膜は170℃
から350℃まで成長温度が変化する過程で成長し
た膜であるため、クラツクが発生し易いからで、
これを防ぐためである。
Si基板が170℃になつてから、１度に1.0μｍのＰ
−SiN膜を成長すると、このＰ−SiN膜は170℃
から350℃まで成長温度が変化する過程で成長し
た膜であるため、クラツクが発生し易いからで、
これを防ぐためである。
以上の説明では第１のＰ−SiN膜を170℃で成
長し、第２のＰ−SiN膜を350℃の設定温度で成
長したが、ヒロツクとクラツクを防止するために
は、第１のＰ−SiN膜を250℃以下で成長すれば
良い。また層間絶縁膜としてはＰ−SiN膜
（SixNyHz）以外にシリコン酸化膜（SixOyHz）
やシリコンオキシナイトライド（SixNyOzHw）
でも良い。
長し、第２のＰ−SiN膜を350℃の設定温度で成
長したが、ヒロツクとクラツクを防止するために
は、第１のＰ−SiN膜を250℃以下で成長すれば
良い。また層間絶縁膜としてはＰ−SiN膜
（SixNyHz）以外にシリコン酸化膜（SixOyHz）
やシリコンオキシナイトライド（SixNyOzHw）
でも良い。
またクラツクを確実に防止するためには第１の
絶縁膜の厚さを総絶縁膜の厚さの1/3以下にする
ことが望ましい。
絶縁膜の厚さを総絶縁膜の厚さの1/3以下にする
ことが望ましい。
以上説明したように、本発明は、金属配線上に
ヒロツクを発生させることなく層間絶縁膜を成長
する方法を提供することにより製造歩留りが良
く、信頼性も高い多層配線構造をする半導体装置
を製造することができる。
ヒロツクを発生させることなく層間絶縁膜を成長
する方法を提供することにより製造歩留りが良
く、信頼性も高い多層配線構造をする半導体装置
を製造することができる。
第１図乃至第８図は従来および本発明による半
導体装置の製造方法を工程順に示した断面図であ
る。第９図はプラズマCVD装置の構造図である。
第１０図はプラズマCVD装置内に設置した半導
体基板の温度上昇の様子を示すグラフである。 第１図から第８図は半導体装置の断面図で製造
工程１……Si基板、２……シリコン酸化膜、３…
…第１層目のAl配線、４……シリコン窒化膜、
５……ヒロツク、６……レジスト、７……スルー
ホール、８……第２層目のAl配線、９……石英
反応管、１０……グラフアイト製ボート、１１…
…ガスダイリユーシヨン、１１−ａ……SiH4配
管、１１−ｂ……NH3配管、１２……排気ポン
プ、１３……RF発振器、１４……フロントエン
ドキヤツプ、１５……リアエンドキヤツプ、１６
……コネクター。
導体装置の製造方法を工程順に示した断面図であ
る。第９図はプラズマCVD装置の構造図である。
第１０図はプラズマCVD装置内に設置した半導
体基板の温度上昇の様子を示すグラフである。 第１図から第８図は半導体装置の断面図で製造
工程１……Si基板、２……シリコン酸化膜、３…
…第１層目のAl配線、４……シリコン窒化膜、
５……ヒロツク、６……レジスト、７……スルー
ホール、８……第２層目のAl配線、９……石英
反応管、１０……グラフアイト製ボート、１１…
…ガスダイリユーシヨン、１１−ａ……SiH4配
管、１１−ｂ……NH3配管、１２……排気ポン
プ、１３……RF発振器、１４……フロントエン
ドキヤツプ、１５……リアエンドキヤツプ、１６
……コネクター。
Claims (1)
- １ プラズマCVD装置が設定温度に上昇する過
程において、該プラズマCVD装置内に設置され
た金属配線層形成後の半導体基板に、該半導体基
板の温度が250℃に達するまでに第１の絶縁膜を
形成し、次に該半導体基板の温度が前記第１の絶
縁膜の成長開始温度より高いプラズマCVD装置
の設定温度に達してから前記第１の絶縁膜上に第
２の絶縁膜を形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726384A JPS61154047A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27726384A JPS61154047A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154047A JPS61154047A (ja) | 1986-07-12 |
| JPH0531303B2 true JPH0531303B2 (ja) | 1993-05-12 |
Family
ID=17581081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27726384A Granted JPS61154047A (ja) | 1984-12-26 | 1984-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154047A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02219233A (ja) * | 1989-02-20 | 1990-08-31 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5653212A (en) * | 1979-10-01 | 1981-05-12 | Toray Ind Inc | Method of drawing around synthetic filament yarn |
-
1984
- 1984-12-26 JP JP27726384A patent/JPS61154047A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5653212A (en) * | 1979-10-01 | 1981-05-12 | Toray Ind Inc | Method of drawing around synthetic filament yarn |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154047A (ja) | 1986-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4804560A (en) | Method of selectively depositing tungsten upon a semiconductor substrate | |
| US5447884A (en) | Shallow trench isolation with thin nitride liner | |
| US4349584A (en) | Process for tapering openings in ternary glass coatings | |
| US5210054A (en) | Method for forming a contact plug | |
| US5180468A (en) | Method for growing a high-melting-point metal film | |
| US4420503A (en) | Low temperature elevated pressure glass flow/re-flow process | |
| JPH0531303B2 (ja) | ||
| JPH10214889A (ja) | シャロートレンチアイソレーション構造内に結晶質窒化珪素被膜の薄膜を形成する方法、サブミクロンの集積回路デバイス用のシャロートレンチアイソレーション構造及び結晶質窒化珪素被膜 | |
| JP3332063B2 (ja) | ＳｉＮｘ／ＰＳＧ積層構造の形成方法 | |
| US6177310B1 (en) | Method for forming capacitor of memory cell | |
| JP3219760B2 (ja) | 絶縁膜の形成方法 | |
| US4727048A (en) | Process for making isolated semiconductor structure | |
| JPH079893B2 (ja) | 半導体装置の製造方法 | |
| JP3149169B2 (ja) | 半導体装置の製造方法 | |
| JP2522389B2 (ja) | 半導体装置の製造方法 | |
| JPS6110233A (ja) | 半導体装置の製造方法 | |
| JPS59191354A (ja) | 半導体装置の製造方法 | |
| JPS60132341A (ja) | 半導体装置 | |
| JPS5928358A (ja) | 半導体装置の製造方法 | |
| JP3191477B2 (ja) | 配線構造およびその製造方法 | |
| JPH01185944A (ja) | 多層配線の形成方法 | |
| JP2674654B2 (ja) | 半導体装置の製造方法 | |
| JP2712450B2 (ja) | 半導体装置の製造方法 | |
| JPH0638456B2 (ja) | 半導体装置の製造方法 | |
| JPH03159124A (ja) | 半導体装置の製造方法 |