TWI570930B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係關於半導體裝置，且特別是關於一種具有空乏結構(depletion structure)之功率半導體裝置(power semiconductor device)及其製造方法。

高電壓應用(high-voltage application)之半導體裝置常使用垂直雙擴散金氧半導體場效電晶體(VDMOSFETs)或水平雙擴散金氧半導體場效電晶體(LDMOSFETs)。為了增加高電壓半導體裝置之崩潰電壓，常採用如降低深井區(或稱為漂移區，drift region)之摻雜濃度、增加漂移區之深度或增加位於閘極下之隔離結構(通稱為場氧化物層，field oxide layer)的長度等方法。

然而，當藉由前述方法以增加高電壓半導體裝置之崩潰電壓時，也會增加此電晶體之導通電阻(on-state resistance)與尺寸(size)，如此便會不期望地降低了裝置的表現或增加了半導體裝置的區域。

因此，便需要發展於不會增加導通電阻或裝置尺寸的前提下而具有增加的崩潰電壓之一種半導體裝置。

依據部分實施例，本發明提供了一種半導體裝 置，包括：一基板，具有一第一導電類型；一汲極區、一源極區與一井區，設置於該基板內，該井區係設置於該汲極區與該源極區之間且具有相反於該第一導電類型之一第二導電類型；一主體區，具有該第一導電類型，設置於該源極區之下；以及一第一摻雜區與一第二摻雜區，設置於該井區內，該第一摻雜區具有該第一導電類型，該第二摻雜區係堆疊於該第一摻雜區之上且具有該第二導電類型，而該第一摻雜區與該第二摻雜區係朝向該主體區而延伸至該井區之外。

依據部分實施例，本發明提供了一種半導體裝置，包括：一基板，具有一第一導電類型；一汲極區、一源極區與一井區，設置於該基板內，該井區係設置於該汲極區與該源極區之間且具有相反於該第一導電類型之一第二導電類型；一主體區，具有該第一導電類型，設置於該源極區之下；一第一摻雜區與一第二摻雜區，設置於該井區之內，該第一摻雜區具有該第一導電類型，而該第二摻雜區係堆疊於該第一摻雜區之上且具有該第二導電類型；以及一第三摻雜區與一第四摻雜區，設置以交疊於該主體區之一部以及介於該主體區與該井區之間之該基板之一部，該第三摻雜區具有該第一導電類型，而該第四摻雜區係堆疊於該第三摻雜區上且具有該第二摻雜類型，該第三摻雜區及該第四摻雜區係與該第一摻雜區及該第二摻雜區相分隔。

依據部分實施例，本發明提供了一種半導體裝置，包括：一基板，具有一第一導電類型；一磊晶結構，具有該第一導電類型，設置於該基板之上；一井區，具有一第二導 電類型之一第一摻雜濃度，設置於該磊晶結構與該基板之內；一汲極區與一源極區，設置於該磊晶結構內，且分別位於該井區之內與之外；一主體區，具有該第一導電類型，位於該源極區之下；以及一對第一摻雜區與第二摻雜區，設置於該汲極區與該源極區之間的該井區內。該些第一摻雜區與該第二摻雜區係為：分別具有該第一導電類型與該第二導電類型；垂直地由下向上堆疊；以及朝向該主體區而延伸至該井區之外。

依據部分實施例，本發明提供了一種半導體裝置，包括：一基板，具有一第一導電類型；一磊晶結構，具有該第一導電類型，設置於該基板上；一井區，具有一第二導電類型之一第一摻雜濃度，設置於該磊晶結構與該基板之內；一汲極區與一源極區，設置於該磊晶結構之內，且分別位於該井區之內與之外；一主體區，具有該第一導電類型，位於該源極區之下；一對第一摻雜區與第二摻雜區，設置於介於該汲極區與該源極區之間的該井區內，該對第一摻雜區與第二摻雜區分別具有該第一導電類型與該第二導電類型，且垂直地由下往上堆疊；以及一對第三摻雜區與第四摻雜區，設置以交疊於該主體區之一部以及介於該主體區與該井區之間之該磊晶結構之一部，該第三摻雜區具有該第一導電類型，而該第四摻雜區係堆疊於該第三摻雜區上且具有該第二摻雜導電類型，該第三摻雜區與該第四摻雜區係與該第一摻雜區與該第二摻雜區相分隔。

依據部分實施例，本發明提供了一種半導體裝置之製造方法，包括：形成一汲極區、一源極區、與一井區於具 有第一導電類型之一基板內，該井區係設置於該汲極區與該源極區之間且具有相反於該第一導電類型之一第二導電類型；形成具有該第一導電類型之一主體區於該源極區之下；以及佈植第一摻質與第二摻質於該井區內以及介於該井區與該主體區之間之該基板之一第一部之內，以形成一第一摻雜區與一第二摻雜區，該第一摻雜區具有該第一導電類型，而該第二摻雜區係堆疊於該第一摻雜區之上且具有該第二導電類型。

依據部分實施例，本發明提供了一種半導體裝置之製造方法，包括：形成一汲極區、一源極區、與一井區於具有第一導電類型之一基板內，該井區係設置於該汲極區與該源極區之間且具有相反於該第一導電類型之一第二導電類型；形成具有該第一導電類型之一主體區於該源極區之下；佈植第一摻質與第二摻質於該井區內以及介於該井區與該主體區之間之該基板之一第一部內，以形成一第一摻雜區與一第二摻雜區，該第一摻雜區具有該第一導電類型，該第二摻雜區係堆疊於該第一摻雜區之上且具有該第二導電類型；以及佈植該第一摻質與該第二摻質於該主體區內以及介於該井區與該主體區之間之一部內，以形成一第三摻雜區與一第四摻雜區，該第三摻雜區具有該第一導電類型，該第四摻雜區係堆疊於該第三摻雜區之上且具有該第二導電類型。

依據部分實施例，本發明提供了一種半導體裝置之製造方法，包括：形成具有第一導電類型之一磊晶結構於具有該第一導電類型之一基板上；形成具有一第二導電類型之一井區於該磊晶結構與該基板內；形成一汲極區與一源極區於該 井區之內與之外的該磊晶結構內；形成具有該第一導電類型之一主體區於該源極區之下；以及佈植第一摻質與第二摻植於該井區內以及介於該井區與該主體區之間之該磊晶結構之一第一部內，以形成一第一摻雜區與一第二摻雜區，該第一摻雜區與該第二摻雜區分別具有該第一導電類型與該第二導電類型，且由下往上垂直地堆疊。

依據部分實施例，本發明提供了一種半導體裝置之製造方法，包括：形成具有一第一導電類型之一磊晶結構於具有該第一導電類型之一半導體基板上；形成具有第二導電類型之一井區於該磊晶結構與該半導體基板內；形成一汲極區與一源極區於該井區之內與之外的該磊晶結構內；形成具有該第一導電類型之一主體區於該源極區之下；佈植第一摻質與第二摻植於該井區內，以形成一第一摻雜區與一第二摻雜區，該第一摻雜區與該第二摻雜區分別具有該第一導電類型與該第二導電類型，且垂直地由下往上堆疊；以及佈植該第一摻質與該第二摻質於該主體區以及介於該井區與該主體區之間之該磊晶結構之一部內，以形成一第三摻雜區與一第四摻雜區，該第三摻雜區與該第四摻雜區分別具有該第一導電類型與該第二導電類型，且垂直地由下往上堆疊。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

10、11、12、13、14、15、16、17、18‧‧‧功率半導體裝置

102‧‧‧半導體基板

104‧‧‧井區

106‧‧‧主體區

108‧‧‧接觸區

110‧‧‧接觸區

112‧‧‧接觸區

114‧‧‧場絕緣層

116‧‧‧閘極結構

118‧‧‧閘絕緣層

120‧‧‧導電源極電極

122‧‧‧導電閘極電極

124‧‧‧導電汲極電極

126‧‧‧層間介電層

130‧‧‧N+摻雜區

132‧‧‧P+摻雜區

140‧‧‧N+摻雜區

142‧‧‧P+摻雜區

150‧‧‧犧牲層

152‧‧‧佈植保護層

40、41、42、43、44、45‧‧‧功率半導體裝置

400‧‧‧半導體基板

402‧‧‧磊晶層

404‧‧‧井區

406‧‧‧主體區

408‧‧‧接觸區

410‧‧‧接觸區

412‧‧‧摻雜區

414‧‧‧場絕緣層

416‧‧‧閘極結構

418‧‧‧閘絕緣層

420‧‧‧導電源極電極

422‧‧‧導電閘極電極

424‧‧‧導電汲極電極

426‧‧‧層間介電層

430‧‧‧N+摻雜區

432‧‧‧P+摻雜區

440‧‧‧N+摻雜區

442‧‧‧P+摻雜區

第1a-1d圖顯示了依據本發明之部分實施例之數個功率半導體裝置；第2a-2h圖顯示了依據本發明之部分實施例之數個功率半導體裝置之製造方法；第3a-3d圖顯示了依據本發明之部分實施例之數個功率半導體裝置；第4a-4e圖顯示了依據本發明之部分實施例之數個功率半導體裝置；第5a-5h圖顯示了依據本發明之部分實施例之數個功率半導體裝置之製造方法；以及第6圖顯示了依據本發明之部分實施例之一種功率半導體裝置。

於下文中將參照相關圖式以解說本發明之數個實施例之範例。

請參照下述圖式，第1a圖顯示了依據本發明之一實施例之一種功率半導體裝置(power semiconductor device)10之範例。功率半導體裝置10為一N型裝置且包括P型之一半導體基板102。於半導體基板102上設置有一閘極結構(gate structure)116與一場絕緣層(field insulating layer)114。於閘極結構116與場絕緣層114之間則設置有一閘絕緣層118。閘絕緣層118之一部延伸以覆蓋場絕緣層114之一部。再者，於閘極結構116之兩側的半導體基板102內分別設置有P型之一主體區(body region)106與N型之一井區(well region)104。P型 之一接觸區108與鄰近之N型之一接觸區110共同形成了位於主體區106內之一源極區(source region)，而N型之一接觸區112形成了位於井區104內之一汲極區(drain region)。再者，於井區104內設置有一P+摻雜區132且其朝向主體區106而延伸至井區104之外。功率半導體裝置10更包括堆疊於P+摻雜區132上之一N+摻雜區130。此N+摻雜區130亦設置於井區104內且朝向主體區106而延伸至井區104之外。於部分實施例中，摻雜區130與132可經過延伸而交疊(overlap)於主體區106之一部但未接觸源極區。於部分實施例中，摻雜區130與132可延伸至井區104之外但並未交疊於主體區106，如第1b圖之功率半導體裝置11之範例所示。

再者，一導電源極電極120係電性連結於P型之接觸區108與N型之接觸區110。一導電汲極電極124係電性連結於N型之接觸區112。一導電閘極電極122係電性連結於閘極結構116。層間介電層126則設置以覆蓋此些電極120、122、124。

第1c圖顯示了一功率半導體裝置12之範例。功率半導體裝置12包括設置於井區104內之一第一對之N+摻雜區130與P+摻雜區132。功率半導體裝置12更包括一第二對之N+摻雜區140與P+摻雜區142的設置，以交疊於主體區106之一部以及介於井區104與主體區106之間之半導體基板102之一部。值得注意的是，此第一對之摻雜區130、132與第二對之摻雜區140、142之間可為相互分隔的。功率半導體裝置12之其他部分則相似於如第1a圖內功率半導體裝置10所示情 形，且基於簡化目的在此不再重覆描述。

第1d圖顯示了另一功率半導體裝置13之範例。功率半導體裝置13包括了設置於井區104內之一第一對之N+摻雜區130與P+摻雜區132。此第一對之摻雜區130與132朝向主體區106延伸至井區104之外，以覆蓋介於井區104與主體區106之間之半導體基板102之一部。功率半導體裝置13更包括一第二對之N+摻雜區140與P+摻雜區142的設置，以交疊主體區106之一部以及介於井區104與主體區106之間之半導體基板102之一部。值得注意的是，第一對之摻雜區130、132係與第二對之摻雜區140、142之間可為相互分隔的。功率半導體裝置13之其他部分則相似於如第1a圖內之功率半導體裝置10所示情形，且基於簡化目的在此不再重覆描述。

藉由前述之範例結構，便可以增加功率半導體裝置之崩潰電壓並同時降低導通電阻(on-resistance)。再者，由於功率半導體裝置10內包括有摻雜區130、132、140、142，因此便可能降低半導體裝置之整體尺寸，且因此增加了基板內單位面積內之裝置的數量。

接著，下文中將藉由對應圖式以解說上述功率半導體裝置10、11、12、13之製造方法。請參照第2a圖，提供具有一犧牲層150之P型之一半導體基板102。半導體基板102可為一矽基板、絕緣層上覆矽(SOI)基板、矽鍺基板、或其他適當之半導體基板。犧牲層150可為如氧化物、氮化物或氮氧化物(oxynitride)之一膜層。於犧牲層150上則形成如光阻層之一佈植保護層152。佈植保護層152經過圖案化以露出施行佈 植之一區域。接著，佈植一N型摻質進入半導體基板102之內以形成一井區(well region)104。用於井區104之N型摻質之摻雜濃度可設定為高於半導體基板102之摻雜濃度，例如為約1e11-1e13原子/平方公分或約1e11-5e12原子/平方公分。於形成井區104之後，移除犧牲層150上之佈植保護層152。

請參照第2b圖，形成P型之一主體區(body region)106。其形成包括，形成另一佈植保護層152且圖案化之以露出欲施行佈植之一區域，接著佈植P型摻質進入半導體基板102內以形成主體區106。用於主體區106之P型摻質之摻雜濃度可設定為，如為約1e11-1e14原子/平方公分。

第2c-2f圖分別顯示了用於功率半導體裝置10、11、12、13之摻雜區130、132、140、與142之形成步驟。請參照第2c圖，顯示了形成功率半導體裝置10之摻雜區130、132之範例步驟，藉由佈植方式以於半導體基板102內形成P+摻雜區132與N+摻雜區130。P+摻雜區132與N+摻雜區130係由下往上垂直地堆疊。即為，提供犧牲層150與保護層152之佈植，而P型與N型之摻質分別地佈植進入半導體基板102之內以形成P+摻雜區132與N+摻雜區130。然而，此佈植之順序並非限定。舉例來說，P型佈植可早於N型佈植施行，使得P+摻雜區132早於N+摻雜區130形成，或反之亦然。值得注意的是，第2c圖內之犧牲層150與佈植保護層152可不同於如第2a或2b圖內之犧牲層150與佈植保護層152。用於P+摻雜區區132之P型摻質的摻雜濃度或用於N+摻雜區130之N型摻質之摻雜濃度可設定為，例如為約1e11-1e13原子/平 方公分，以使得摻雜區130、132內之摻雜濃度係高於井區104內之摻雜濃度。於部分實施例中，用於P+摻雜區區132之P型摻質之摻雜濃度可設定為高於井區104之摻雜濃度，而用於N+摻雜區130之N型摻質之摻雜濃度可設定為低於井區104之摻雜濃度。

如第2c圖所示，此些摻雜區130、132係形成於井區104之內且延伸至介於井區104與主體區106之間之一區域，且覆蓋了部分之主體區106。

相似於如第2c圖之上述描述，第2d、2e、2f等圖分別顯示了用於功率半導體裝置11、12、13之摻雜區130、132、140與142之形成步驟。請參照第2d圖，圖案化用於一佈植製程之一佈植保護層152，以於井區104內形成摻雜區130、132，且其延伸至介於井區104與主體區106之間之一區域，但其不會覆蓋主體區106之一部。

請參照第2e圖，圖案化用於一佈植製程之一佈植保護層152，以於井區104內形成第一對之摻雜區130、132以及於介於井區104與主體區106之間之半導體基板102之一部內形成交疊於主體區106之一部之第二對之摻雜區140、142。於部分實施例中，此些摻雜區130、140可於同一佈植步驟中同時形成，使得摻雜區130、140之摻雜濃度為大體相同的。再者，此些摻雜區132、142可於同一佈植步驟中同時形成，使得摻雜區132、142之摻雜濃度為大體相同的。

請參照第2f圖，圖案化用於一佈植製程之一佈植保護層152，以於井區104內形成第一對之摻雜區130、132 以及形成交疊於主體區106之一部以及介於井區104與主體區106之間之半導體基板102之一部之第二對之摻雜區140、142。值得注意的是，第一對之摻雜區130、132係延伸至井區104之外且交疊於介於井區104與主體區106之間之半導體基板102之一部。於部分實施例中，此些摻雜區130、140可於同一佈植步驟中同時形成。再者，此些摻雜區132、142可於同一佈植步驟中同時形成。

第2c-2f圖之後的範例方法為相同的。因此，僅於下文中描述關於形成功率半導體裝置10之方法。請參照第2g圖，於如第2c圖所示般於半導體基板102內形成井區104、主體區106與摻雜區130、132之後，於半導體基板102之表面上形成一絕緣層114。絕緣層114可為如氧化物、氮化物或氮氧化物之材質。絕緣層114可由氧化及/或氮化半導體基板102所形成，或由沉積氧化物、氮化物及或氮氧化物於半導體基板上所形成。如第2g圖所示，絕緣層114係形成於半導體基板102上且經過圖案化以露出井區104、摻雜區130與主體區106之表面。

請繼續參照第2g圖，形成一閘絕緣層118於半導體基板102上以覆蓋絕緣層114之一部以及摻雜區130與主體區106之表面。閘絕緣層118可為如氧化物、氮化物或氮氧化物。再者，形成一閘極結構116於閘絕緣層118之上。閘極結構116可為多晶矽、金屬、或金屬矽化物，或其他導電材料。如第2g圖所示，摻雜區130、132係設置絕緣層114與閘絕緣層118之下，且延伸至鄰近主體區106之絕緣層114之一橫向 邊界之外。

請參照第2h圖，於主體區106與井區104內分別形成包括一P型接觸區108與鄰近之N型接觸區110之一源極區以及一汲極區。此些源極區與汲極區可藉由佈植對應之摻質進入主體區106與井區104之內而形成。源極區與汲極區之摻雜濃度可經過設定而具有如約1e11-1e16原子/平方公分。於部分實施例中，源極區與汲極區之摻雜濃度可經過設定而具有如約1e13-1e16原子/平方公分或約1e14-1e16原子/平方公分。於部分實施例中，源極區與汲極區之摻雜濃度可經過設定而具有不同程度。接著，形成一源極電極120以電性連結於P型接觸區108與N型接觸區110。形成一汲極電極124以電性連結於N型接觸區112。形成一閘極電極122以電性連結於閘極結構116。可依序或同時形成此些電極。此外，此些電極之材料可擇自於如多晶矽、金屬、金屬矽化物或其他導電材料。於部分實施例中，電極之材料與閘極結構之材料為相同的。可沉積一層間介電層126於半導體基板102上以覆蓋此些電極。雖然並未顯示，可於此功率半導體裝置內之半導體基板上形成內部連結(interconnection)用之數個膜層。

於部分實施例中，可於一功率半導體裝置內設置多於一組之摻雜區130、132，如第3a-3d圖所示。第3a-3d圖內相同於第1a-1d圖所示構件之所示構件係採用相同標號顯示，且基於簡化目的將不於下文中再次描述。舉例來說，請參照第3a-3d圖所示，可於半導體基板102內垂直地設置一組以上之P+摻雜區132與N+摻雜區130。第3a-3d圖所示之功率 半導體裝置15-18之製造方法為相似於如第2a-2h圖所示之方法加上用於形成數對摻雜區130、132之額外步驟。舉例來說，可藉由佈植具有不同佈植能量之一P型摻質以抵達半導體基板內之不同深度處而形成多個摻雜區130。同樣地，可藉由佈植具有不同佈植能量之一N型摻質以抵達半導體基板內之不同深度處而形成多個摻雜區132。

雖然前述之功率半導體裝置之範例為N型裝置，於部分實施例中此些功率半導體裝置可為P型裝置。P型功率半導體裝置之結構可相同於前述之此些N型功率半導體裝置之結構，但於P型功率半導體裝置內之材料之導電類型可設定為相反於N型功率半導體裝置之內之材料的導電類型。

第4a圖顯示了依據本發明之數個實施例之一功率半導體裝置40。功率半導體裝置40為一N型裝置，且包括P型之一半導體基板400與設置於此半導體基板400上之一磊晶層402。於磊晶層402上設置有一閘極結構416與一場絕緣層414。閘絕緣層418係設置於閘極結構416與場絕緣層414之間。閘絕緣層418之一部延伸並覆蓋了場絕緣層414之一部。

再者，於閘極結構416之兩側之磊晶層402內分別設置有P型之主體區406與N型之井區404。N型之井區404係設置於半導體基板400與磊晶層402兩者之內。P型之接觸區408與鄰近之N型之接觸區410共同形成了位於主體區406內之一源極區。N型之接觸區412形成了位於井區404內之一汲極區。再者，於井區404內設置有一P+摻雜區432且其朝向主體區406延伸至井區404之外。功率半導體裝置40更包 括堆疊於P+摻雜區432上之一N+摻雜區430。N+摻雜區430亦設置於井區404內且朝向主體區406延伸至井區404之外。於部分實施例中，此些摻雜區430與432可經過延伸而交疊於主體區406之一部，但未接觸源極區408/410。於部分實施例中，摻雜區430與432可延伸至井區404之外但並未交疊於主體區406。

再者，功率半導體裝置40更包括電性連結於P型接觸區408與N型接觸區410之一導電源極電極420。一導電汲極電極424係電性連結於N型接觸區412。一導電閘極電極422係電性連結於閘極結構416。藉由層間介電層426的設置以覆蓋此些電極420、422、424。

第4b圖顯示了依據本發明之數個實施例之一功率半導體裝置41之範例。功率半導體裝置41之結構相似於功率半導體裝置40，除了此些摻雜區430、432係自磊晶層402之井區404延伸以交疊於位於井區404與主體區406之間之磊晶層402之一部但並未交疊於主體區406。

第4c圖顯示了依據本發明部分實施例之一功率半導體裝置42之範例。功率半導體裝置42包括設置於井區404內之第一對之N+摻雜區430與P+摻雜區432。功率半導體裝置42更包括第二對之N+摻雜區440與P+摻雜區442的設置，以交疊於主體區406之一部以及介於井區404與主體區406之間之磊晶層402之一部。值得注意的是，第一對之摻雜區430、432係與第二對之摻雜區440、442之間可為相互分隔的。功率半導體裝置42之其他部分則相似於如第4a圖內功率半導體裝 置40所示情形，且基於簡化目的在此不再重覆描述。

第4d圖顯示了依據本發明部分實施例之另一功率半導體裝置43之範例。功率半導體裝置43包括了設置於磊晶層402之井區404內之一第一對之N+摻雜區430與P+摻雜區432。此第一對之摻雜區430與432朝向主體區406而延伸至井區404之外，以覆蓋介於井區404與主體區406之間之磊晶層402之一部。功率半導體裝置43更包括一第二對之N+摻雜區440與P+摻雜區442的設置以交疊於主體區406之一部以及介於井區404與主體區406之間之磊晶層402之一部。值得注意的是，第一對之摻雜區430、432係與第二對之摻雜區440、442之間可為相互分隔的。功率半導體裝置43之其他部分則相似於如第4a圖內之功率半導體裝置40所示情形，且基於簡化目的在此不再重覆描述。

第4e圖顯示了依據本發明之數個實施例之一功率半導體裝置44之範例。功率半導體裝置44之結構相似於功率半導體裝置40，除了功率半導體裝置44更包括設置於半導體基板400內之另一對N+摻雜區430與P+摻雜區432。半導體基板400內之摻雜區430、432設置於半導體基板之井區404之內，且延伸至井區404之外。

接著，與下文中將藉由圖式以解說如第4a-4e圖所示之功率半導體裝置40-44之製造方法。請參照第5a圖，提供P型之一半導體基板400以及藉由如佈植之方式於半導體基板400內形成一井區404。形成井區404之此方法相似於如第2a圖所示方法，而在此基於簡化目的而不再描述。半導體基板 400可為一矽基板、絕緣層上覆矽(SOI)基板、矽鍺基板、或其他適當之半導體基板。用於井區404之N型佈植之摻雜濃度可設定為高於半導體基板400之摻雜濃度，例如為約1e11-1e13原子/平方公分。

請參照第5b圖，藉由佈植方式以於半導體基板400內形成一對P+摻雜區432與N+摻雜區430。此些摻雜區430、432係形成於井區404內且.延伸至井區404之外而進入半導體基板400之非井區部分內。用於P+摻雜區432之P型摻質之摻雜濃度或用於N+摻雜區430之N型摻質之摻雜濃度可設定為，例如為約1e11-1e13原子/平方公分，以使得摻雜區430、432內之摻雜濃度係高於井區404內之摻雜濃度。如第5b圖所示，此對摻雜區430、432可埋設於與半導體基板400之上表面之下。或者，此些摻雜區430、432可形成並接觸半導體基板400之上表面。或者，於如第4a-4d圖所示之功率半導體裝置40-43的製作中，可省略於半導體基板400內形成摻雜區430、432之步驟。

請參照第5c圖，於半導體基板400上成長一P型磊晶層402。磊晶層402可包括相同或相異於半導體基板400之材料。接著藉由佈植方式以於磊晶層402內形成N型之一井區404。磊晶層402之此井區404係連接於半導體基板400之井區404以形成一連續井區。

請參照第5d圖，藉由佈植方式以形成P型之一主體區406於磊晶層402之內。用於主體區406之P型摻質之摻雜濃度可設定為，例如為約1e11-1e14原子/平方公分。主體 區406佔據了磊晶層402之上表面之一部且垂直地延伸於磊晶層402內。藉由佈植方式以於磊晶層402內形成第二對之P+摻雜區432與N+摻雜區430。於形成過程中，分別佈植P型與N型之摻質進入磊晶層402內以形成P+摻雜區432與N+摻雜區430。然而，上述佈植順序並沒有限定。舉例來說，P型之佈植可早於N型之佈植之前施行，使得P+摻雜區432係早於N+摻雜區430形成，或反之亦然。

再者，N+摻雜區430係設置以堆疊於P+摻雜區432之上，而一部分之N+摻雜區430係為磊晶層402之上表面所露出。用於P+摻雜區432之P型摻質之摻雜濃度或用於N+摻雜區430之N型摻質之摻雜濃度可設定為，例如為約1e11-1e13原子/平方公分，以使得摻雜區430、432內之摻雜濃度係高於磊晶層402之井區404內之摻雜濃度。於部分實施例中，用於P+摻雜區432之P型摻質之摻雜濃度可設定為高於井區404之摻雜濃度，而用於N+摻雜區430之N型摻質之摻雜濃度可設定為低於井區404之摻雜濃度。

如第5d圖所示，摻雜區430、432係形成於井區404之內且延伸至介於井區404與主體區406之間之一區域，並覆蓋了部分之主體區406。或者，摻雜區430、432亦可形成於井區404之內且延伸至介於井區404與主體區406之間之一區域，但並未覆蓋了部分之主體區406。

於磊晶層內藉由佈植方式形成功率半導體裝置41、42或43內之摻雜區430、432、440、442之方法相似於如第2d-2f圖之描述，在此基於簡化目的並不再描述。

請參照第5e、5f等圖，於部分實施例中，可控制磊晶層402或於磊晶層402內之摻雜區430、432之厚度，使得於磊晶層402內之第二對之摻雜區430、432鄰接於位於半導體基板400內之第一對之摻雜區430、432。於部分實施例中，位於半導體基板400內之第一對之摻雜區430、432形成並鄰近於半導體基板400之上表面以鄰近於磊晶層402內之第二對之摻雜區430、432。請參照第5e圖，可控制磊晶層402之厚度以使得磊晶層402內之第二對摻雜區430、432鄰近於位於半導體基板400與磊晶層402之間的介面處。請參照第5(f)圖，可控制位於磊晶層內之第二對摻雜區430、432之厚度，以使得摻雜區432之一部延伸至半導體基板400處以鄰近於半導體基板400內之摻雜區430。

請參照第5g圖，於形成井區404、主體區406及摻雜區430、432之後，於磊晶層402之表面上形成一絕緣層414。絕緣層414可為如氧化物、氮化物或氮氧化物。絕緣層414可由氧化及/或氮化磊晶層402而形成，或由沉積氧化物、氮化物及或氮氧化物於磊晶層402上而形成。如第5g圖所示，絕緣層414係形成於磊晶層402上且經過圖案化以露出井區404、摻雜區430與主體區406之表面。

請繼續參照第5g圖，形成一閘絕緣層418於磊晶層402上以覆蓋絕緣層414之一部以及摻雜區430與主體區406之表面。閘絕緣層418可為如氧化物、氮化物或氮氧化物。再者，形成一閘極結構416於閘絕緣層418之上。閘極結構416可為多晶矽、金屬、或金屬矽化物，或其他導電材料。如第5g 圖所示，摻雜區430、432係設置絕緣層414與閘絕緣層418之下，且延伸至鄰近主體區406之絕緣層414之橫向邊界之外。

請參照第5h圖，於主體區406與井區404內分別形成包括一P型接觸區408與鄰近之N型接觸區410之一源極區以及一汲極區。此些源極區與汲極區可藉由佈植對應摻質進入主體區406與井區404之內而形成。源極區與汲極區之摻雜濃度可經過設定而具有如約1e11-1e16原子/平方方公分。於部分實施例中，源極區與汲極區之摻雜濃度可經過設定而具有如約1e13-1e16原子/平方公分或約1e14-1e16原子/平方公分。於部分實施例中，源極區與汲極區之摻雜濃度可經過設定而具有不同程度。接著，形成一導電源極電極420以電性連結於P型接觸區408與N型接觸區410。形成一導電汲極電極424以電性連結於N型接觸區412。形成一導電閘極電極422以電性連結閘極結構416。可依序或同時形成此些電極。此外，此些電極之材料可擇自於如多晶矽、金屬、金屬矽化物或其他導電材料。於部分實施例中，電極之材料與閘極結構之材料為相同的。沉積一層間介電層426於半導體基板400上以覆蓋此些電極。雖然並未顯示，可於此功率半導體裝置內之半導體基板上形成內連物(interconnection)之多個膜層。

雖然如第4-5圖所示之前述之功率半導體裝置之範例為N型裝置，於部分實施例中此些功率半導體裝置可為P型裝置。P型功率半導體裝置之結構可相同於前述之此些N型功率半導體裝置之結構，但於P型功率半導體裝置內之材料之導電類型可設定為相反於N型功率半導體裝置之內之材料的 導電類型。

於部分實施例中，可於功率半導體裝置內之半導體基板上形成多於一層之數層磊晶層。各磊晶層內提供有一井區與至少一對之P+摻雜區與N+摻雜區。請參照第6圖，顯示了包括包括P型之一半導體基板400以及形成於半導體基板400上之數個磊晶層402之N型之一功率半導體裝置45。如前所述，於半導體基板400與每一磊晶層402之內可形成有一井區404以及P+摻雜區432與N+摻雜區430。值得注意的是，位於半導體基板400內之P+摻雜區432與N+摻雜區430為可省略的。雖然於半導體基板400與磊晶層402內之摻雜區430、432於第6圖內顯示為相分隔的，然而此些摻雜區可如第5e、5f圖所示般為相鄰的。

再者，於最頂層之磊晶層內形成有P型之一主體區406。另外，包括P型接觸區408與相鄰N型接觸區之一源極區、以及一汲極區則分別形成於位於最頂層磊晶層內之主體區406與井區404之內。此外，絕緣層414、閘絕緣層418、閘極結構416、導電源極電極420、閘極電極422、導電汲極電極424與層間介電層426則相似於如第4、5圖般係設置於最頂層磊晶層之上。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

40‧‧‧功率半導體裝置

400‧‧‧半導體基板

402‧‧‧磊晶層

404‧‧‧井區

406‧‧‧主體區

408‧‧‧接觸區

410‧‧‧接觸區

412‧‧‧摻雜區

414‧‧‧場絕緣層

416‧‧‧閘極結構

418‧‧‧閘絕緣層

420‧‧‧導電源極電極

422‧‧‧導電閘極電極

424‧‧‧導電汲極電極

426‧‧‧層間介電層

430‧‧‧N+摻雜區

432‧‧‧P+摻雜區

Claims (73)

1. 一種半導體裝置，包括：一基板，具有一第一導電類型；一汲極區、一源極區與一井區，設置於該基板內，該井區係設置於該汲極區與該源極區之間且具有相反於該第一導電類型之一第二導電類型；一主體區，具有該第一導電類型，設置於該源極區之下；以及一第一摻雜區與一第二摻雜區，設置於該井區內，該第一摻雜區具有該第一導電類型，該第二摻雜區係堆疊於該第一摻雜區之上且具有該第二導電類型，而該第一摻雜區與該第二摻雜區係朝向該主體區而延伸至該井區之外。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜區與該第二摻雜區係延伸至該井區之外以交疊於該主體區。
3. 如申請專利範圍第1項所述之半導體裝置，更包括一第三摻雜區與一第四摻雜區的設置，以交疊於該主體區之一部以及介於該主體區與該井區之間之該基板之一部，該第三摻雜區具有該第一導電類型，而該第四摻雜區係堆疊於該第一摻雜區上且具有該第二摻雜類型，該第三摻雜區與該第四摻雜區係與該第一摻雜區與該第二摻雜區相分隔。
4. 如申請專利範圍第1項所述之半導體裝置，更包括：一絕緣層，設置於該井區之上，該絕緣層係連結於該汲極區且與該源極區相分隔； 一閘絕緣層，連結於該絕緣層且延伸以覆蓋該主體區之一部；以及一閘極，設置於該絕緣層與該閘絕緣層上，該第一摻雜區與該第二摻雜區係設置於該絕緣層與該閘絕緣層之下，且延伸至鄰近該主體區之該絕緣層之一橫向邊界之外。
5. 如申請專利範圍第1項所述之半導體裝置，其中：該井區係摻雜有一第一摻雜濃度，該第一摻雜區係摻雜有一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；以及該第二摻雜濃度與該第三摻雜濃度分別高於該第一摻雜濃度。
6. 如申請專利範圍第1項所述之半導體裝置，其中：該井區係摻雜有一第一摻雜濃度，該第一摻雜區係摻雜有一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；該第二摻雜濃度係高於該第一摻雜濃度；以及該第三摻雜濃度係低於該第一摻雜濃度。
7. 如申請專利範圍第5項所述之半導體裝置，其中該第一摻雜濃度約為1e11-1e13原子/平方公分。
8. 如申請專利範圍第6項所述之半導體裝置，其中該第一摻雜濃度約為1e11-1e13原子/平方公分。
9. 如申請專利範圍第1項所述之半導體裝置，其中該源極區係摻雜有約為1e14-1e16原子/平方公分之一摻雜濃度。
10. 如申請專利範圍第1項所述之半導體裝置，其中該汲極區係 摻雜有約為1e14-1e16原子/平方公分之一摻雜濃度。
11. 如申請專利範圍第1項所述之半導體裝置，其中該主體區係摻雜有約為1e11-1e14原子/平方公分之一摻雜濃度。
12. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為P型，而該第二導電類型為N型。
13. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為N型，而該第二導電類型為P型。
14. 一種半導體裝置，包括：一基板，具有一第一導電類型；一汲極區、一源極區與一井區，設置於該基板內，該井區係設置於該汲極區與該源極區之間且具有相反於該第一導電類型之一第二導電類型；一主體區，具有該第一導電類型，設置於該源極區之下；一第一摻雜區與一第二摻雜區，設置於該井區之內，該第一摻雜區具有該第一導電類型，而該第二摻雜區係堆疊於該第一摻雜區之上且具有該第二導電類型；以及一第三摻雜區與一第四摻雜區，設置以交疊於該主體區之一部以及介於該主體區與該井區之間之該基板之一部，該第三摻雜區具有該第一導電類型，而該第四摻雜區係堆疊於該第三摻雜區上且具有該第二摻雜類型，該第三摻雜區及該第四摻雜區係與該第一摻雜區及該第二摻雜區相分隔。
15. 如申請專利範圍第14項所述之半導體裝置，其中：該井區係摻雜有一第一摻雜濃度，該第一摻雜區係摻雜有 一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；以及該第二摻雜濃度與該第三摻雜濃度分別高於該第一摻雜濃度。
16. 如申請專利範圍第14項所述之半導體裝置，其中：該井區係摻雜有一第一摻雜濃度，該第一摻雜區係摻雜有一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；該第二摻雜濃度係高於該第一摻雜濃度；以及該第三摻雜濃度係低於該第一摻雜濃度。
17. 一種半導體裝置，包括：一基板，具有一第一導電類型；一磊晶結構，具有該第一導電類型，設置於該基板之上；一井區，具有一第二導電類型之一第一摻雜濃度，設置於該磊晶結構與該基板之內；一汲極區與一源極區，設置於該磊晶結構內，且分別位於該井區之內與之外；一主體區，具有該第一導電類型，位於該源極區之下；以及一對第一摻雜區與第二摻雜區，設置於該汲極區與該源極區之間的該井區內，該些第一摻雜區與該第二摻雜區係為：分別具有該第一導電類型與該第二導電類型；垂直地由下向上堆疊；以及朝向該主體區而延伸至該井區之外。
18. 如申請專利範圍第17項所述之半導體裝置，其中：該磊晶結構係由一單一磊晶層所形成；以及該對第一摻雜區與該第二摻雜區係設置於該單一磊晶層之內。
19. 如申請專利範圍第17項所述之半導體裝置，其中：該磊晶結構係由複數個磊晶層所形成；以及該對第一摻雜區與該第二摻雜區係設置於該些磊晶層之一最頂層之內。
20. 如申請專利範圍第19項所述之半導體裝置，其中該些磊晶層包括分別一對之該第一摻雜區與該第二摻雜區。
21. 如申請專利範圍第17項所述之半導體裝置，其中該第一摻雜區與該第二摻雜區係延伸至該井區之外以交疊於該主體區。
22. 如申請專利範圍第17項所述之半導體裝置，更包括一第三摻雜區與一第四摻雜區，設置以交疊於該主體區之一部以及介於該主體區與該井區之間之該磊晶結構之一部，該第三摻雜區具有該第一導電類型，而該第四摻雜區係堆疊於該第三摻雜區上且具有該第二摻雜導電類型，該第三摻雜區與該第四摻雜區係與該第一摻雜區與該第二摻雜區相分隔。
23. 如申請專利範圍第17項所述之半導體裝置，更包括：一絕緣層，設置於該井區之上，該絕緣層係連結於該汲極區且與該源極區相分隔；一閘絕緣層，連結於該絕緣層且延伸以覆蓋該主體區之一 部；以及一閘極，設置於該絕緣層與該閘絕緣層之上，該第一摻雜區與該第二摻雜區係設置於該絕緣層與該閘絕緣層之下，且延伸至鄰近該主體區之該絕緣層一橫向邊界之外。
24. 如申請專利範圍第17項所述之半導體裝置，其中：該第一摻雜區係摻雜有一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；以及該第二摻雜濃度與該第三摻雜濃度分別高於該第一摻雜濃度。
25. 如申請專利範圍第17項所述之半導體裝置，其中：該第一摻雜區係摻雜有一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；該第二摻雜濃度係高於該第一摻雜濃度；以及該第三摻雜濃度係低於該第一摻雜濃度。
26. 如申請專利範圍第17項所述之半導體裝置，其中該第一摻雜濃度約為1e11-1e13原子/平方公分。
27. 如申請專利範圍第17項所述之半導體裝置，其中該源極區係摻雜有約為1e14-1e16原子/平方公分之一摻雜濃度。
28. 如申請專利範圍第17項所述之半導體裝置，其中該汲極區係摻雜有約為1e14-1e16原子/平方公分之一摻雜濃度。
29. 如申請專利範圍第17項所述之半導體裝置，其中該主體區係摻雜有約為1e11-1e14原子/平方公分之一摻雜濃度。
30. 如申請專利範圍第17項所述之半導體裝置，其中該第一導電類型為P型，而該第二導電類型為N型。
31. 如申請專利範圍第17項所述之半導體裝置，其中該第一導電類型為N型，而該第二導電類型為P型。
32. 一種半導體裝置，包括：一基板，具有一第一導電類型；一磊晶結構，具有該第一導電類型，設置於該基板上；一井區，具有一第二導電類型之一第一摻雜濃度，設置於該磊晶結構與該基板之內；一汲極區與一源極區，設置於該磊晶結構之內，且分別位於該井區之內與之外；一主體區，具有該第一導電類型，位於該源極區之下；一對第一摻雜區與第二摻雜區，設置於介於該汲極區與該源極區之間的該井區內，該對第一摻雜區與第二摻雜區分別具有該第一導電類型與該第二導電類型，且垂直地由下往上堆疊；以及一對第三摻雜區與第四摻雜區，設置以交疊於該主體區之一部以及介於該主體區與該井區之間之該磊晶結構之一部，該第三摻雜區具有該第一導電類型，而該第四摻雜區係堆疊於該第三摻雜區上且具有該第二摻雜導電類型，該第三摻雜區與該第四摻雜區係與該第一摻雜區與該第二摻雜區相分隔。
33. 如申請專利範圍第32項所述之半導體裝置，其中：該磊晶結構係由一單一磊晶層所形成；以及該對第一摻雜區與第二摻雜區係設置於該單一磊晶層內。
34. 如申請專利範圍第32項所述之半導體裝置，其中： 該磊晶結構係由複數個磊晶層所形成；以及該對第一摻雜區與第二摻雜區係設置於該些磊晶層之一最頂層之內。
35. 如申請專利範圍第34項所述之半導體裝置，其中該些磊晶層分別包括該對第一摻雜區與第二摻雜區。
36. 如申請專利範圍第32項所述之半導體裝置，更包括：一絕緣層，設置於該井區上，該絕緣層係連結於該汲極區且與該源極區相分隔；一閘絕緣層，連結於該絕緣層且延伸以覆蓋該主體區之一部；以及一閘極，設置於該絕緣層與該閘絕緣層上，其中該第一摻雜區與該第二摻雜區係設置於該絕緣層與該閘絕緣層之下，且延伸至鄰近該主體區之該絕緣層一橫向邊界之外。
37. 如申請專利範圍第32項所述之半導體裝置，其中：該第一摻雜區係摻雜有一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；以及該第二摻雜濃度與該第三摻雜濃度分別高於該第一摻雜濃度。
38. 如申請專利範圍第32項所述之半導體裝置，其中：該第一摻雜區係摻雜有一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；該第二摻雜濃度係高於該第一摻雜濃度；以及該第三摻雜濃度係低於該第一摻雜濃度。
39. 如申請專利範圍第32項所述之半導體裝置，其中該第一摻 雜濃度約為1e11-1e13原子/平方公分。
40. 如申請專利範圍第32項所述之半導體裝置，其中該源極區係摻雜有約為1e14-1e16原子/平方公分之一摻雜濃度。
41. 如申請專利範圍第32項所述之半導體裝置，其中該汲極區係摻雜有約為1e14-1e16原子/平方公分之一摻雜濃度。
42. 如申請專利範圍第32項所述之半導體裝置，其中該主體區係摻雜有約為1e11-1e14原子/平方公分之一摻雜濃度。
43. 如申請專利範圍第32項所述之半導體裝置，其中該第一導電類型為P型，而該第二導電類型為N型。
44. 如申請專利範圍第32項所述之半導體裝置，其中該第一導電類型為N型，而該第二導電類型為P型。
45. 一種半導體裝置之製造方法，包括：形成一汲極區、一源極區、與一井區於具有第一導電類型之一基板內，該井區係設置於該汲極區與該源極區之間且具有相反於該第一導電類型之一第二導電類型；形成具有該第一導電類型之一主體區於該源極區之下；以及佈植第一摻質與第二摻質於該井區內以及介於該井區與該主體區之間之該基板之一第一部之內，以形成一第一摻雜區與一第二摻雜區，該第一摻雜區具有該第一導電類型，而該第二摻雜區係堆疊於該第一摻雜區之上且具有該第二導電類型。
46. 如申請專利範圍第45項所述之半導體裝置之製造方法，其中該第一摻雜區與該第二摻雜區係形成以交疊於該主體 區。
47. 如申請專利範圍第45項所述之半導體裝置之製造方法，更包括：佈植該第一摻質與該第二摻質於該井區內以及介於該井區與該主體區之間之該基板之一第二部內，以形成一第三摻雜區與一第四摻雜區，該第三摻雜區具有該第一導電類型，該第四摻雜區係堆疊於該第三摻雜區之上且具有該第二導電類型。
48. 如申請專利範圍第47項所述之半導體裝置之製造方法，其中該第一摻雜區與該第三摻雜區係同時形成。
49. 如申請專利範圍第47項所述之半導體裝置之製造方法，其中該第二摻雜區與該第四摻雜區係同時形成。
50. 如申請專利範圍第45項所述之半導體裝置之製造方法，更包括：形成一絕緣層於該井區上，該絕緣層係連結於該汲極區且與該源極區相分隔；形成一閘絕緣層以連結該絕緣層並覆蓋該主體區之一部；以及形成一閘極於該絕緣層與該閘絕緣層上，其中該第一摻雜區與該第二摻雜區係設置於該絕緣層與該閘絕緣層之下，且延伸至鄰近該主體區之該絕緣層一橫向邊界之外。
51. 如申請專利範圍第45項所述之半導體裝置之製造方法，其中：該井區係摻雜有一第一摻雜濃度，該第一摻雜區係摻雜有 一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；以及該第二摻雜濃度與該第三摻雜濃度分別高於該第一摻雜濃度。
52. 如申請專利範圍第45項所述之半導體裝置之製造方法，其中：該井區係摻雜有一第一摻雜濃度，該第一摻雜區係摻雜有一第二摻雜濃度，而該第二摻雜區係摻雜有一第三摻雜濃度；該第二摻雜濃度係高於該第一摻雜濃度；以及該第三摻雜濃度係低於該第一摻雜濃度。
53. 如申請專利範圍第45項所述之半導體裝置之製造方法，其中該第一導電類型為P型，而該第二導電類型為N型。
54. 如申請專利範圍第45項所述之半導體裝置之製造方法，其中該第一導電類型為N型，而該第二導電類型為P型。
55. 一種半導體裝置之製造方法，包括：形成一汲極區、一源極區、與一井區於具有第一導電類型之一基板內，該井區係設置於該汲極區與該源極區之間且具有相反於該第一導電類型之一第二導電類型；形成具有該第一導電類型之一主體區於該源極區之下；佈植第一摻質與第二摻質於該井區內以及介於該井區與該主體區之間之該基板之一第一部內，以形成一第一摻雜區與一第二摻雜區，該第一摻雜區具有該第一導電類型，該第二摻雜區係堆疊於該第一摻雜區之上且具有該第二導電 類型；以及佈植該第一摻質與該第二摻質於該主體區內以及介於該井區與該主體區之間之一部內，以形成一第三摻雜區與一第四摻雜區，該第三摻雜區具有該第一導電類型，該第四摻雜區係堆疊於該第三摻雜區之上且具有該第二導電類型。
56. 如申請專利範圍第55項所述之半導體裝置之製造方法，其中該第一摻雜區與該第三摻雜區係同時形成。
57. 如申請專利範圍第55項所述之半導體裝置之製造方法，其中該第二摻雜區與該第四摻雜區係同時形成。
58. 一種半導體裝置之製造方法，包括：形成具有第一導電類型之一磊晶結構於具有該第一導電類型之一基板上；形成具有一第二導電類型之一井區於該磊晶結構與該基板內；形成一汲極區與一源極區於該井區之內與之外的該磊晶結構內；形成具有該第一導電類型之一主體區於該源極區之下；以及佈植第一摻質與第二摻植於該井區內以及介於該井區與該主體區之間之該磊晶結構之一第一部內，以形成一第一摻雜區與一第二摻雜區，該第一摻雜區與該第二摻雜區分別具有該第一導電類型與該第二導電類型，且由下往上垂直地堆疊。
59. 如申請專利範圍第58項所述之半導體裝置之製造方法，其 中：形成該磊晶結構包括磊晶成長一單磊晶層於該基板上；以及形成該第一摻雜區與該第二摻雜區之該組於該磊晶層內。
60. 如申請專利範圍第58項所述之半導體裝置之製造方法，其中：形成該磊晶結構包括磊晶成長複數個磊晶層於該基板上；以及形成該第一摻雜區與該第二摻雜區之該組於該些磊晶層之一最頂層內。
61. 如申請專利範圍第60項所述之半導體裝置之製造方法，更包括：分別於該些磊晶層之內形成該第一摻雜區與該第二摻雜區之一組。
62. 如申請專利範圍第60項所述之半導體裝置之製造方法，更包括早於成長一第二磊晶層於該第一磊晶層上之前，佈植該第一摻質與該第二摻植於一相對之第一磊晶層內。
63. 如申請專利範圍第58項所述之半導體裝置之製造方法，其中該第一摻雜區與該第二摻雜區係形成以交疊於該主體區。
64. 如申請專利範圍第58項所述之半導體裝置之製造方法，更包括佈植該第一摻質與該第二摻植於該主體區以及介於該井區與該主體區之間之該磊晶結構之一第二部內，以形成一第三摻雜區與一第四摻雜區，該第三摻雜區具有該第一 導電類型，該第四摻雜區係堆疊於該第三摻雜區之上且具有該第二導電類型。
65. 如申請專利範圍第64項所述之半導體裝置之製造方法，其中該第一摻雜區與該第三摻雜區係同時形成。
66. 如申請專利範圍第64項所述之半導體裝置之製造方法，其中該第二摻雜區與該第四摻雜區係同時形成。
67. 如申請專利範圍第58項所述之半導體裝置之製造方法，更包括：形成一絕緣層於該井區上，該絕緣層係連結於該汲極區且與該源極區相分隔；形成一閘絕緣層以連結該絕緣層且覆蓋該主體區之一部；以及形成一閘極於該絕緣層與該閘絕緣層上，其中該第一摻雜區與該第二摻雜區係設置於該絕緣層與該閘絕緣層之下，且延伸至鄰近該主體區之該絕緣層一橫向邊界之外。
68. 如申請專利範圍第58項所述之半導體裝置之製造方法，其中該第一導電類型為P型，而該第二導電類型為N型。
69. 如申請專利範圍第58項所述之半導體裝置之製造方法，其中該第一導電類型為N型，而該第二導電類型為P型。
70. 一種半導體裝置之製造方法，包括：形成具有一第一導電類型之一磊晶結構於具有該第一導電類型之一半導體基板上；形成具有第二導電類型之一井區於該磊晶結構與該半導體基板內； 形成一汲極區與一源極區於該井區之內與之外的該磊晶結構內；形成具有該第一導電類型之一主體區於該源極區之下；佈植第一摻質與第二摻植於該井區內，以形成一第一摻雜區與一第二摻雜區，該第一摻雜區與該第二摻雜區分別具有該第一導電類型與該第二導電類型，且垂直地由下往上堆疊；以及佈植該第一摻質與該第二摻質於該主體區以及介於該井區與該主體區之間之該磊晶結構之一部內，以形成一第三摻雜區與一第四摻雜區，該第三摻雜區與該第四摻雜區分別具有該第一導電類型與該第二導電類型，且垂直地由下往上堆疊。
71. 如申請專利範圍第70項所述之半導體裝置之製造方法，其中該第一摻雜區與該第三摻雜區係同時形成。
72. 如申請專利範圍第70項所述之半導體裝置之製造方法，其中該第二摻雜區與該第四摻雜區係同時形成。
73. 如申請專利範圍第70項所述之半導體裝置之製造方法，更包括：形成一絕緣層於該井區上，該絕緣層係連結於該汲極區且與該源極區相分隔；形成一閘絕緣層以連結該絕緣層且覆蓋該主體區之一部；以及形成一閘極於該絕緣層與該閘絕緣層上，其中該第一摻雜區與該第二摻雜區係設置於該絕緣層與該閘絕緣層之下， 且延伸至鄰近該主體區之該絕緣層之一橫向邊界之外。