CN102456605B - 自行对准本体完全隔绝器件 - Google Patents

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Abstract

本发明提供一种器件，其在栅极的第一侧上具有自行对准本体。该自行对准本体有助于达到低漏极-源极导通电阻(Rdson)所需的非常短的沟道长度。该自行对准本体经隔绝，能够将该本体偏压在不同的偏压电位。该器件可经组构成为具有多个晶体管的指状架构，具有共同耦接在一起的源极、共同耦接在一起的栅极以及共同耦接在一起的漏极，以达到高驱动电流输出。

Description

自行对准本体完全隔绝器件
技术领域
本发明是有关于形成集成电路的器件及方法，详而言之，是有关于形成集成电路的自行对准本体完全隔绝器件。
背景技术
集成电路中可包含各种不同电压准位的器件。举例而言，集成电路中设置有较低、中等、较高功率的器件。低功率器件可用于逻辑电路系统所采用的互补金属氧化物半导体(CMOS)。模拟电路系统及较高功率的器件可采用中等电压器件，用于输出高电压的接口级(high voltage interface stage)。高电压器件欲具有高切换速度，此类器件的效能取决于该器件的漏极-源极导通电阻(Drain-SourceOn-state Resistance，Rdson)、漏极-源极崩溃电压(Drain-Source BreakdownVoltage，BVdss)与门极充放电容的电荷量(Gate charge，Qgg)。举例而言，低的漏极-源极导通电阻、高漏极-源极崩溃电压及/或低栅极充放电容的电荷量可达到较高的效能。
欲通过降低漏极-源极导通电阻与门极充放电容的电荷量以及增加漏极-源极崩溃电压来改善器件的效能及可靠度。
发明内容
本发明提供一种器件的形成方法。该方法包括设置定义于器件区域的衬底。该器件区域包含具有第一极性类型掺杂物的漂移井。晶体管的栅极是形成在该器件区域中。该栅极具有第一侧及第二侧。第二极性类型掺杂物是在该栅极的第一侧布植进入该衬底，以在该漂移井内形成本体。该布植自行对准该栅极，该本体在该栅极的该第一侧上具有长度L的下露部份，其中，该长度L很小，以达到低漏极-源极导通电阻。在该栅极的第一侧及第二侧附近的器件区域中，第一扩散区域及第二扩散区域是形成在该衬底中，其中，该第一扩散区域位在该本体内，且该第二扩散区域位在该漂移井内。
在另一实施例中，该器件的形成方法包括在器件区域中设置制备有第一隔绝井及第二隔绝井的衬底。该第二隔绝井布设在该第一隔绝井内。漂移井形成在该第二隔绝井内。在该器件区域中，晶体管的栅极形成在该衬底上。该栅极包含第一侧及第二侧。晶体管的本体是形成在该栅极的第一侧附近的衬底中，其中，形成该本体是自行对准至该栅极的自行对准形成工艺。该本体在该栅极下方包含下露部份。该下露部份具有长度L，该长度L由该自行对准形成工艺所决定。在该栅极的第一侧及第二侧附近形成第一扩散区域及第二扩散区域。该第一扩散区域位在该本体内，且该第二扩散区域位在该漂移井内。
本发明在又一实施例中，提供一种器件。该器件包含衬底，该衬底定义有器件区域。位在该器件区域中的晶体管，其中，该晶体管包含：具有第一侧及第二侧的栅极；位在该栅极的第一侧附近的器件区域中的第一扩散区域；以及第二扩散区域位在该栅极的第二侧附近的器件区域中。该第一扩散区域及该第二扩散区域包括第一极性类型掺杂物。自行对准本体布设于该衬底中，邻近该栅极的第一侧，该本体包括第二极性类型掺杂物，该自行对准本体包围该第一扩散区域，该自行对准本体在该栅极下方具有下露部份，其中，该下露部份的长度为L。具有第一极性类型掺杂物的漂移井形成在该衬底中。该漂移井包围至少一部份该本体及该第二扩散区域。第二隔绝井布设在该衬底中，且包围该漂移井。该第二隔绝井具有第二极性类型掺杂物。本体连接器具有第二极性类型掺杂物，且经设置成用以与该本体及该第二隔绝井连通。
经由本发明所揭露的优点及特征参照以下说明书内容及附加图式，将使得这些及其它目标变得更清楚明了。再者，应了解到，本发明所描述的各种特征及实施例并不互相排斥，且可存在各种不同的组合及排列。
附图说明
于图式中，类似的参考符号一般而言代表不同图式中相同的零件。再者，该等图式不必依比例描绘，反之，通常强调并描绘本发明的原理。于说明书中，本发明的各种不同实施例是参照下列图式进行描述，其中：
第1a至1d图显示器件的实施例的剖面图；
第2a至2j图显示形成器件的实施例的工艺的剖面图；以及
第3a至3f图显示形成另一器件的实施例的工艺的剖面图。
主要组件符号说明
100 器件
105 衬底
107 衬底接点区域
110 器件区域
110a、110b 晶体管次区域
112、114 隔绝井
113 深井接点区域
115、115a、115b 晶体管
116 漂移井
116a 漂移区域
118 本体连接器
120 栅极
122、124 栅极介电层
130 共同源极区域
131、132 次源极区域
140 漏极区域
150 本体
170 侧壁间隔件
175 硅化阻挡间隔件
176 表面间隔件
180 隔绝区域
180a 器件隔绝区域
180b 内部器件隔绝区域
180c 外部隔绝区域
181a、181b 内缘
182a、182b 外缘
200、300 器件
236 轻掺杂漏极(LDD)区域
DS 距离
L 长度
LC 长度
LDR 长度
W1 宽度
W2 宽度。
具体实施方式
一般而言，本发明的实施例是有关于半导体器件。一些实施例有关于器件，如低功率损失降压及升压调整器、功率放大器及功率管理电路。此类器件，例如，可并入单独器件或集成电路(如微控制器或芯片上系统(SoCs))中。该器件或该集成电路可并入电子产品或使用于电子产品，例如：喇叭、计算机、行动电话以及个人数字助理(PDA)。
第1a图显示器件100的实施例的剖面图。如图所示，该器件形成在定义在衬底105上的器件区域110中。例如，该衬底为半导体衬底(如硅衬底)。在一实施例中，该衬底包括p型掺杂衬底，该p型掺杂衬底可为轻掺杂p型衬底，亦可使用其它类型的半导体衬底(包含未经掺杂的或经掺杂有相同或其它类型掺杂物者)。举例而言，该衬底可为位在重掺杂p型(p+)块体上的轻掺杂p型(p-)或未经掺杂的硅层，或者位在绝缘体上的未经掺杂或p-型硅，该衬底亦可为其它类型的衬底。
隔绝区域180可设置在隔绝或分离该衬底的不同区域。在一实施例中，该器件区域通过器件隔绝区域180a而与其它区域隔绝。举例而言，该器件隔绝区域围绕该器件区域。如图所示，一部份该器件隔绝区域为宽的部份，同时另一部份为窄的部份，亦可设置具有其它组构的器件隔绝区域。举例而言，该隔绝区域的所有部份皆可为窄的部份。可设置内部器件隔绝区域180b以将该器件区域分隔成为多个次区域。如图所示，该衬底包含外部隔绝区域(external isolationregion)180c。举例而言，该隔绝区域为浅沟槽隔绝(STI)区域，亦可采用其它类型的隔绝区域。举例而言，该隔绝区域可为深沟槽隔绝(DTI)区域。例如，该浅沟槽隔绝(STI)区域延伸至大约2000至4000埃的深度。在深沟槽隔绝(DTI)区域的情况下，该深度可为大约1至30微米(μm)，亦可设置延伸至其它深度的浅沟槽隔绝(STI)区域。
晶体管次区域110a设置在该器件区域中。该晶体管次区域由该器件隔绝区域以及内部器件隔绝区域(internal device isolation region)所定义。举例而言，该晶体管次区域由该器件隔绝区域的内缘(inner edge)181a以及该内部器件隔离区域的第一边缘181b所定义。晶体管115设置在该晶体管次区域中，该晶体管包含栅极120，源极区域130及漏极区域140布设在该栅极附近的晶体管次区域中的衬底中。举例而言，该源极区域布设在该栅极及该器件隔绝区域附近的晶体管次区域中，同时，该漏极区域邻近该栅极及内部器件隔绝区域。
例如，该栅极在栅极介电层122上方包含栅极电极124。该栅极介电层可包括氧化硅。又或者，该栅极介电层可包括硅氧氮化物(silicon oxy-nitride)，亦可使用其它类型的栅极介电材料，如高k介电材料，或者具有各种介电材料组合(如氧化硅、氮化硅、其它类型介电材料)的复合式栅极介电层或者上述材料的组合。在一实施例中，该栅极介电层包括高电压栅极介电层。该高电压栅极介电层的厚度可为大约20至1000埃。对于较低操作电压，该栅极介电层可具有较薄的厚度范围，同时，对于较高操作电压(例如：大约40至60伏特)，该栅极介电层可具有较厚的厚度范围，亦可使用其它厚度或其它类型的栅极介电层。如同对于该栅极电极而言，其可包括多晶硅，亦可使用其它类型的栅极电极材料(如不同类型的金属化材料)。
该栅极自侧壁至侧壁具有宽度W1。举例而言，该宽度W1沿着该沟道长度“LC”的方向测量得到。W1的尺寸可为大约0.2微米至数十微米，亦可设置具有其它宽度的栅极。举例而言，该宽度W1可取决于该漏极的操作电压及该漂移区域的长度LDR。该漂移区域如该漏极及该沟道之间的区域(例如：自LC右侧边缘至该漏极区域140)，具有更大宽度的栅极可用以增加用于更高电压应用的LDR，同时具有较小宽度的栅极可用于较低电压的应用。
在一实施例中，该源极区域包含第一次源极区域131及第二次源极区域132。该第一次源极区域(邻近该栅极)及该漏极区域具有第一极性类型掺杂物，该第一次源极区域作为该电晶的源极。举例而言，该第一次源极区域及该漏极区域具有用于n型器件的n型掺杂物。此外，该第一次源极区域及漏极区域可具有用于p型器件的p型掺杂物。该第二次源极区域(邻近该器件隔绝区域及该第一次源极区域)具有第二极性类型掺杂物。例如，该第二极性类型掺杂物为p型，该源极区域及该漏极区域为重掺杂区域。该源极区域及该漏极区域的深度可为大约0.05至0.5微米。亦可设置具有其它深度的源极区域及漏极区域。此外，该源极区域及该漏极区域不必要具有相同的深度。该第一次源极区域作为该晶体管的源极端；该漏极区域作为该晶体管的漏极端。
该器件可包含具有不同掺杂物浓度的掺杂区域。举例而言，该器件可包含重掺杂区域、中掺杂区域及轻掺杂区域。该等掺杂区域可由x-、x、x+所表示，其中，x代表掺杂的极性，如p型或n型，且其中：
x-＝轻掺杂；
x＝中掺杂；以及
x+＝重掺杂。
轻掺杂区域可具有大约1E14-1E16/CC的掺杂物浓度，中掺杂区域可具有大约5E15-5E18/CC的掺杂物浓度，而重掺杂区域可具有大约5E18-2E20/CC的掺杂物浓度。亦可对于不同掺杂区域设置其它掺杂物浓度。p型掺杂物可包含硼(B)、铝(Al)、铟(In)或各者的组合，同时n型掺杂物可包含磷(P)、砷(AS)、锑(Sb)或各者的组合。
在一实施例中，介电层侧壁间隔件设置在该栅极的侧壁上。该介电层侧壁间隔件可如氧化硅或氮化硅，亦可使用其它类型的介电材料。于其它实施例中，该侧壁间隔件可为多个介电层，以形成如复合间隔件或间隔件堆栈(spacer stack)，亦可使用其它组构的间隔件。采用该等侧壁间隔件可定义源极延伸区域及漏极延伸区域。此外，该等侧壁间隔件可利用硅化工艺(salicidation process)以形成硅化接点(salicide contact)，防止该源极区域及该漏极区域短路至该栅极电极。
器件本体150布设在该器件区域的第一部份中。该器件本体具有如中等掺杂物浓度的第二极性掺杂物(例如：x)。该第二极性类型如p型，用于n型器件。此外，该第二极性类型可为n型，用于p型器件。该器件本体包围该源极区域，该器件本体完全地包围该源极区域，例如，包含该第一次源极区域及第二次源极区域。由于两者皆具有相同极性类型掺杂物，故该第二次源极区域可作为该器件本体的本体接点。
该器件本体的底部或深度应该够深以作为该晶体管的本体。该深度如大约0.3至10微米。如此，深度可用于大约5至100伏特的操作电压。于其它实施例中，该器件的深度可达数微米，亦可使用其它深度，且深度可取决于该器件的操作电压。如图所示，该器件本体的深度低于该源极区域的底部且高于该器件隔绝区域的底部，亦可设置具有其它深度的器件本体。
该本体延伸超过该源极区域，下方露出一部份该栅极。下方露出该栅极的部份本体定义为该晶体管的沟道。该栅极电极下方露出的量定义为该晶体管的沟道长度Lc。该沟道长度Lc可为大约0.05微米至数微米。期望的长度Lc可取决于如该漏极的最大电压。
依据一实施例，该器件本体为自行对准器件本体。设置自行对准本体可避免使用布植掩膜。举例而言，该器件本体自行对准至介于该器件隔绝区域及该栅极之间的晶体管源极区域。该自行对准器件本体能够使得该下露部份得到控制，经良好控制的下露部份能够使得该器件中的沟道LC尽可能接近期望的或定义的长度LD。举例而言，该沟道LC可形成为具有更短或者尽可能更短的长度。由于漏极-源极导通电阻直接正比于该沟道长度LC，更小的LC会造成更低的漏极-源极导通电阻。L应尽可能小(例如：尽可能接近LD)以达到最低的漏极-源极导通电阻。再者，经良好控制的LC造成效能均匀性、可制造性、及可靠度的改善。举例而言，小于5mOhm-mm2的漏极-源极导通电阻可达到大约5至20伏特的电压应用。低漏极-源极导通电阻亦可达到更高的电压或其它电压范围。
漂移井116布设在该衬底中。在一实施例中，该漂移井布设于该晶体管次区域中。举例而言，该漂移区域布设于该器件隔绝区域及内部器件隔绝区域的内缘及外缘之间。如图所示，该漂移井包围该晶体管的漏极区域及本体区域。在一实施例中，该漂移井的深度或底部低于该漏极区域。在一实施例中，该漂移井的深度低于该漏极区域及本体区域。在一实施例中，该漂移井的深度低于该浅沟槽隔绝(STI)区域的底部。
在一实施例中，该漂移井是连续的且包围该漏极区域，且与至少一部份该本体重叠。在一实施例中，该漂移井包围该漏极部份，且与该本体部份重叠之处位于第一次源极部份下方。该漂移井包括第一极性类型掺杂物。举例而言，该漂移井包括用于n型器件的n型掺杂物，或者用于p型器件的p型掺杂物。该漂移井作为该器件的漂移区域，该漂移井可轻或中掺杂有第一极性类型掺杂物。该掺杂物浓度可取决于如该器件的最大电压需求。
在一实施例中，该晶体管为完全隔绝晶体管。该器件包含第一隔绝井112及第二隔绝井114，以隔绝该器件及该衬底。举例而言，该第一隔绝井及第二隔绝井将该本体及该漂移井及该衬底隔绝。例如，该第一隔绝井可作为深器件井，且布设在该器件隔绝区域180a内。如图所示，该第一隔绝或深器件井布设在该器件隔绝区域的内缘181a及外缘182a内。该深器件井包括第一掺杂物极性(first dopantpolarity)。在一实施例中，该深器件井包括与器件类型相同的掺杂物极性。举例而言，n型深器件井经设置用于n型器件。例如，该深器件井为轻掺杂井。
深井接点区域(deep well contact region)113布设在该衬底的表面上。如图所示，该深井接点区域布设在该器件隔绝区域180a及内部器件隔绝区域180b之间。举例而言，该深井接点区域为重掺杂具有第一极性类型掺杂物。该深井接点区域作为深器件或者该器件的第一隔绝井偏压端。
该第二隔绝井布设在该第一隔绝井内。例如，该第二隔绝井可作为器件本体井114，该器件本体井具有第二极性类型掺杂物。该器件本体井如布设在该器件区域的晶体管次区域中。如图所示，该器件本体井包围该漂移井，且位在该器件隔绝区域及该内部器件隔绝区域的内缘及外缘内。举例而言，该本体井的深度介于该漂移井及深器件井之间。在一实施例中，该器件本体井具有轻掺杂浓度的第二极性类型掺杂物。举例而言，该器件本体井轻掺杂具有用于n型器件的p型掺杂物或者用于p型器件的n型掺杂物，亦可设置具有其它掺杂浓度的第二极性类型掺杂物，且例如，可取决于该器件的电压隔绝需求。
在一实施例中，设置有本体连接器118。该本体连接器自该本体的一部份延伸至该第二隔绝或器件本体井。在一实施例中，该器件本体井自该本体接点132的本体下方延伸至该器件本体井。该本体连接器可邻接该漂移区域。该本体连接器具有第二极性类型掺杂物。举例而言，该本体连接器含有与该本体区域相同的极性类型掺杂物，以提供该本体接点及该本体之间至该器件本体井的连接。该本体连接器可轻或中掺杂有第二极性类型掺杂物。例如，该掺杂物浓度可取决于该器件的最大电压需求。
举例而言，该本体接点(例如：第二次源极)作为该器件的第二隔绝或器件本体偏压端。举例而言，该本体偏压端施加偏压电压，以偏压该本体及该本体井。该第一隔绝井及第二隔绝井可经适当地偏压，以隔绝该器件。举例而言，经适当偏压的第二隔绝井将该漂移区域及该漏极区域及该衬底隔绝，同时，适当地偏压该第一隔绝井，以将该本体和该第一隔绝井及该衬底隔绝。
在一实施例中，该源极131及该本体接点132耦接至共同信号，例如，该源极信号。此外，该源极及本体接点可耦接至不同的信号。再者，将该漏极及该衬底隔绝可降低或防止因施加至该漏极的负电压不足所产生的大衬底电流。如此一来，可避免该大衬底电流对邻近电路系统造成干扰。
衬底接点区域107可设置在该衬底的表面上。在一实施例中，该衬底接点区域布设在该器件隔绝区域及外部隔绝区域之间，亦可在该衬底的其它部份设置该衬底接点区域。在一实施例中，该衬底接点区域为重掺杂区域。该衬底接点区域的掺杂物类型相同于该经掺杂的衬底的掺杂物类型。举例而言，用在p型掺杂衬底的衬底掺杂区域为p型掺杂。该衬底接点区域作为该器件的衬底偏压端。该衬底可经偏压至接地电位(0伏特)，亦可使用其它偏压电压。例如，偏压该衬底可降低器件操作期间所发生的栓锁效应(latch-up)及/或接地反弹效应(groundbounce)。
在n型器件的情况下，该第一极性类型为n型，而该第二极性类型为p型。如同对于p型器件而言，该第一极性类型为p型，而该第二极性类型为n型。
第1b图显示器件100的另一实施例的剖面图。该器件100类似第1a图所述的器件。如图所示，该栅极的漏极侧设置有硅化阻挡间隔件175，该硅化阻挡间隔件包括介电材料。举例而言，该介电材料可为氧化物、氮化物、氧氮化物或其组合，亦可使用其它类型的介电材料，例如，与半导体工艺兼容，用在硅化阻挡间隔件的介电材料。在一些实施例中，该阻挡间隔件可具有多重介电层，以形成介电层堆栈或介电层三明治。该硅化阻挡间隔件分隔该栅极与该漏极。该分隔应充分，以适应该漏极端的最大操作电压。举例而言，该分隔距离DS可取决于漏极端的最大操作电压。在一实施例中，该分隔DS自该栅极的边缘测量至该重掺杂漏极区域。该分隔距离DS可为大约0.3微米至数微米，取决于该漏极的最大操作电压。亦可设置其它分隔距离。该硅化阻挡间隔件防止栅极电极及该漏极之间漂移区域的硅化。
该器件的Cgd主要由该栅极重叠该漂移区域的量(栅极重叠区域)所决定。通过设置硅化阻挡间隔件，可对于给定的栅极宽度增加有效LDR。如此一来，容许较窄的栅极宽度达到所期望的LDR。举例而言，即便对于非常高电压的应用(如大约100伏特)而言，亦可缩减或最小化该栅极宽度。如此一来，缩减对于给定的LDR的Cdg。实际上，亦缩减栅极充放电容的电荷量。如此一来，该硅化阻挡间隔件可采用较窄的栅极。举例而言，宽度W2具有硅化阻挡间隔件的栅极(其中，W2＜W1)可达到较高的漏极-源极崩溃电压。举例而言，以低如0.3微米的总栅极宽度可达到高于15伏特的漏极-源极崩溃电压及非常低的漏极-源极导通电阻以及Cgd。因此，可采用先进的CMOS工艺，以有效地制造完全隔绝器件。
如第1a至1b图所示，该本体接点132及该源极区域131(例如，第一次源极)可通过共同硅化接点(common silicide contact)互相电性连接。举例而言，该本体接点及源极两者皆耦接至该源极信号或电位。于此情况下，该源极信号用以偏压该第二隔绝区域。在其它实施例中，该本体接点及源极区域可为独立的接点区域。举例而言，可设置表面阻挡间隔件或隔绝区域，以分隔两个接点区域，防止硅化接点同时电性连接两区域。如此可提供多个独立的信号至该源极及第二隔绝井。独立地偏压该源极及第二隔绝井为该器件的操作及设计参数提供更大的弹性。
第1c图显示器件100的另一实施例的剖面图。该器件包含与第1a图所示器件类似的组件。如图所示，衬底设置有器件隔绝区域180a及内部器件隔绝区域180b(如浅沟槽隔绝(STI)区域)。在一实施例中，该内部器件隔绝区域180b同轴心地布设于该器件隔绝区域内，将该器件区域分隔成为第一次区域110a及第二次区域110b，亦可使用该隔绝区域的其它组构，如第1a图所示。
该第一次区域作为晶体管区域。在一实施例中，该晶体管区域包含多个晶体管。如图所示，该器件区域包含第一晶体管115a及第二晶体管115b。该等晶体管类似第1a图所示的晶体管。举例而言，该晶体管包含栅极120，该栅极120在栅极介电层上方具有栅极电极。侧壁间隔件170可设置在该栅极的侧壁上。该栅极具有如宽度W1。源极区域130及漏极区域140在该栅极的相对侧上布设于该衬底中。该源极区域包含第一次源极区域131及第二次源极区域132。
在一实施例中，是为该晶体管对设置有共同源极区域。举例而言，该第一次源极区域布设在其各自的栅极附近，该第二次源极区域介于该等第一次源极区域之间。晶体管的漏极区域布设在该内部器件隔绝区域及该栅极之间。该等晶体管可以其它组构排列。举例而言，该等晶体管可组构为具有共同漏极区域及独立的源极区域。该第一次源极区域作为源极，而该第二次源极区域作为本体接点。
在一实施例，器件本体150设置在该晶体管之间。该器件本体应延伸至足够的深度，以作为该晶体管的本体。举例而言，该器件本体延伸至大约0.3微米至数微米的深度。对于该器件本体而言，亦可采用其它深度。如图所示，该器件本体的深度小于该浅沟槽隔绝区域的深度。然而，应了解到，该本体可具有其它深度。该器件本体包围该共同源极区域，该本体延伸超过该共同源极区域，下方露出一部份该栅极。下方露出该栅极的部份本体定义为该晶体管的沟道。下露部份LC的量定义为该晶体管的沟道长度。
依据一实施例，该器件本体是自行对准器件本体。举例而言，该器件本体自行对准至该等晶体管栅极之间的共同源极区域。该自行对准器件本体能够使得该下露部份LC更短且得到较好的控制。较小的LC造成较低的漏极-源极导通电阻。该LC应尽可能短，以达到最低的漏极-源极导通电阻。该共同第二次源极作为连接至该器件本体的本体接点。
漏极漂移井116布设在该衬底中。在一实施例中，该漂移井布设在该晶体管次区域中。举例而言，该漂移井布设在该内部器件隔绝区域的内缘181b及外缘182b之间。如图所示，该漂移井包围该晶体管的源极、漏极及本体区域。在一实施例中，该漂移井的深度或底部低于该漏极区域。在一实施例中，该漂移井的深度低于该漏极区域及该器件本体。在一实施例中，该漂移井的深度低于该浅沟槽(STI)区域的底部。
该漂移井包括第一极性类型掺杂物。举例而言，该漂移井包括用于n型器件的n型掺杂物，或者用于p型器件的p型掺杂物。该漂移井作为该器件的漂移区域，例如，介于该本体及该漏极区域之间。该漂移井可轻掺杂或中掺杂有第一极性类型掺杂物。例如，该漂移井的掺杂物浓度可取决于该器件的最大电压需求。
在一实施例中，设置有本体连接器118。例如，该本体连接器设置在该漂移井中，将该漂移井分隔成为第一漂移区域116a及第二漂移区域116a。该本体连接器具有第二极性类型掺杂物。举例而言，该本体连接器含有与该本体区域相同的极性类型掺杂物，以提供连接至该器件本体及该本体接点。该本体连接器可轻掺杂或中掺杂有第二极性类型掺杂物。例如，该部份的掺杂物浓度可取决于该器件的最大电压需求。
在一实施例中，该器件是完全隔绝器件。举例而言，该本体和该漂移井与该衬底隔绝。在一实施例中，第一隔绝井112及第二隔绝井114经设置以隔绝该器件及该衬底。例如该第一隔绝井为深器件井。举例而言，该深器件井布设在该器件隔绝区域180a内。如图所示，该深器件井布设在该器件隔绝区域的内缘181a及外缘182a内。该器件井包括与该漂移区域相同的掺杂物极性类型。
深井接点区域113可布设在该衬底的表面上。如图所示，深井接点区域布设在该器件隔绝区域180a及内部器件隔绝区域180b之间。该深井接点区域作为该器件的深井偏压端。虽然该器件显示具有两个深井接点区域，但是其亦可设置其它数量的深井接点区域(包含1个)。
该第二隔绝井114布设在该第一隔绝或深器件井内。例如，该第二隔绝井可作为器件本体井。该器件本体井具有与第一隔绝井及漂移井相反的极性类型掺杂物，该器件本体井布设在该器件区域的晶体管次区域中。如图所示，该器件本体井包围该漂移井，且位于该内部器件隔绝区域的内缘及外缘内。该本体连接器将该器件本体及该第二次源极区域耦接至该本体器件井。举例而言，该第二次源极区域作为该器件的第二隔绝或器件本体井偏压端。
衬底接点区域107可设置在该衬底的表面上。在一实施例中，该衬底接点区域设置于该器件区域的外部。举例而言，其可布设于该器件隔绝区域及外部隔绝区域(未显示)之间，亦可于该衬底的其它部分设置该衬底接点区域。该衬底接点区域作为该器件的衬底偏压端。虽然该器件显示具有两个衬底接点区域，但亦可设置其它数量的衬底接点区域(包含1个)。
第1d图显示器件100的另一实施例的剖面图。该器件类似第1c图所示的器件。如图所示，该栅极的漏极侧设置有硅化阻挡间隔件175。该硅化阻挡间隔件包括介电材料。举例而言，该介电材料可为氧化硅、氮化物、氧氮化物或各者的组合。亦可使用其它类型的介电材料，用于该硅化阻挡间隔件。在一些实施例中，该阻挡间隔件可具有多重介电层。硅化阻挡间隔件在栅极及漏极间提供分隔。该分隔应足以承受该漏极所期望的最大电压。在一实施例中，该分隔距离DS为大约0.4微米至数微米，例如，取决于操作电压，亦可设置其它分隔距离。该硅化阻挡间隔件防止栅极电极及该漏极之间漂移区域的硅化。
该器件的Cgd主要由该栅极及该漂移区域的重叠的量(栅极重叠区域)所决定。通过设置硅化阻挡间隔件，可对于给定的栅极宽度增加有效LDR。如此一来，容许较窄的栅极宽度达到所期望的LDR。举例而言，即便对于非常高电压的应用(如大约100伏特)而言，亦可缩减或最小化该栅极宽度。如此一来，缩减对于给定的LDR的Cdg。实际上，亦缩减栅极充放电容的电荷量。如此，该硅化阻挡间隔件可采用较窄的栅极。举例而言，宽度W2具有硅化阻挡间隔件的栅极(其中，W2＜W1)可达到较高的漏极-源极崩溃电压。举例而言，以低如0.3微米的总栅极宽度可达到高于15伏特的漏极-源极崩溃电压及非常低的漏极-源极导通电阻以及Cgd。因此，可采用先进的CMOS工艺有效地制造完全隔绝器件。
在一些实施例中，表面间隔件176可设置在该源极区域上。该表面间隔件可由介电材料所形成。举例而言，该表面间隔件可由与该硅化阻挡间隔件相同的介电材料所形成，该表面间隔件有助于分隔该源极131及本体接点132，亦可设置如表面间隔件，以提供独立接点区域，用以独立地偏压该源极及该本体。举例而言，该源极及该本体可偏压于不同电位。
第1c至1d图所示晶体管对组构成具有共同源极区域及独立漏极区域。另外，该晶体管对可组构有共同漏极区域及独立源极区域。此外，该晶体管区域可包含其它数量的晶体管。举例而言，可设置任何奇数或偶数个晶体管。在大于或等于3的奇数应用的情况下，一个或多个晶体管对可设置额外的晶体管，如第1a至1b图所示。在该晶体管次区域中具有多个晶体管的实施例采用多指状组构，有助于以紧密的布局得到高电流驱动。举例而言，可并联多个晶体管结构，以提供并联的指状结构，其中，所有的源极共同耦接在一起、所有的栅极共同耦接在一起、以及所有的漏极共同耦接在一起。对于高电流应用(例如：自大约数百毫安至大约40-50安培)而言，可采用此类排列。
第1c图显示该源极区域131及该本体接点132是共同接点区域的实施例。举例而言，该衬底的表面上的硅化接点同时连接两个接点区域。于此情况下，该源极信号用以偏压该第二隔绝井。另外，如第1d图所示，该源极区域及该本体接点为独立的接点区域。举例而言，表面间隔件用以分隔该等接点区域。隔绝区域亦可用以分隔该等接点区域。设置独立的源极及接点区域能够使得该第二隔绝井被独立地偏压。再者，第1c图的器件可设置有如第1d图所示的表面间隔件。在一些实施例中，第1d图的器件可具有如第1c图所示的共同源极及本体接点。
第2a至2j图显示用于形成器件或集成电路的工艺200的实施例的剖面图。请参照第2a图，设置有衬底105。该衬底105可包括硅衬底，如p型轻掺杂衬底，亦可使用其它类型的衬底，包含硅锗或绝缘体上硅(SOI)衬底。
如第2a图所示，器件区域110定义在该衬底上。虽然显示有一个器件区域，然而，应了解到，该衬底可包含各种不同类型的区域(未显示)。举例而言，该衬底可包含用于其它类型器件的其它器件区域。该集成电路可包含逻辑区域，其中，形成逻辑器件。依据所形成的集成电路类型，该逻辑区域可包含用于不同电压器件的区域。举例而言，该逻辑区域可包含用于高电压(HV)器件、或中电压(IV)器件或低电压(LV)器件的区域，亦可使用其它组构的逻辑区域。此外，亦可设置有其它类型的器件区域。
该器件区域通过器件隔绝区域180a而与其它区域分隔。该器件隔绝区域包围该器件区域。在一实施例中，该器件区域亦包含内部器件隔绝区域180b，以将该器件区域分隔成为第一器件次区域110a及第二器件次区域110b。举例而言，该内部隔绝区域围绕该第一器件次区域。在一实施例中，该器件隔绝区域及该内部器件隔绝区域是同轴心的隔绝区域。举例而言，该第二器件次区域完全围绕该第一器件次区域，且该内部器件隔绝区域分隔该第二器件次区域及该第一器件次区域。在其它实施例中，该隔绝区域经组构，以提供第二器件次区域局部地围绕该第一器件次区域，如在一侧、两侧或三侧上，亦可使用其它组构的隔绝区域。
该隔绝区域包括如浅沟槽隔绝(STI)。可采用各种不同工艺，以形成该浅沟槽隔绝(STI)区域。举例而言，可利用蚀刻及掩膜技术对该衬底实施蚀刻以形成沟槽，该沟槽接着以如氧化硅的介电材料填充，可实施化学机械研磨(CMP)以移除多余的氧化物，并且提供平坦的衬底顶部表面，其它工艺或材料亦可用以形成该浅沟槽隔绝(STI)。于其它实施例中，该隔绝可为其它类型的隔绝区域。例如，该等浅沟槽隔绝(STI)的深度可为大约3000至4500埃。亦可使用其它深度的浅沟槽隔绝(STI)。举例而言，该隔绝区域可为深沟槽隔绝(DTI)区域。
在第2b图中，深器件井112形成在该器件区域中。例如，该深器件井作为第一隔绝井。在一个实施例中，该深器件井包括第一极性类型的掺杂物。该深器件井可为轻掺杂的。例如，该经掺杂井的深度可为大约2至10微米。举例而言，如此深度可适应大约10至100伏特的操作电压，亦可形成具有其它深度的深器件井。可通过将适当掺杂物以所期望剂量(dose)及功率布植进入该衬底来形成该经掺杂井。该掺杂物类型、剂量及功率可取决于欲形成的器件类型。
在一实施例中，该深器件井包括用于n型器件的n型井，亦可形成用于p型器件的p型深器件井。可通过如实施不同能量的多重布植该经掺杂井形成经掺杂井，用以形成该深器件井的布植工艺可兼容于用以形成如高电压井的工艺。举例而言，可同时形成该深器件井及用于LV及HV器件的隔绝井。如此一来，可使用相同的微影掩膜(lithographic mask)以图案化该布植掩膜，用以形成该LV及HV隔绝井的微影掩膜(例如)可经订制为亦包含用于深器件井的开口(opening)。在其它实施例中，独立的深井掩膜可用以专门制定该深器件井的掺杂。
为了形成该深器件井，利用曝露该器件区域的深井布植掩膜。例如，该布植掩膜包括经微影掩膜图案化的光阻。由于该器件隔绝区域可作为布植掩膜，故此容许增加该图案化工艺的工艺窗口(processing window)，以形成该布植掩膜。在形成该深井之后，可将该布植掩膜移除。亦可使用其它用于形成该深器件井的技术。举例而言，该深器件井通过外延硅生长(epitaxial silicon growth)而形成于相同衬底上的重掺杂N型及P型区域上。
可实施退火(anneal)。举例而言，该退火将该第一类型掺杂物自该布植扩散，形成延伸至该器件隔绝区域底部下方的深器件井。该退火可实施于大约1000至1200℃，亦可使用其它退火温度及退火参数或工艺。
请参照第2c图，本体井114形成在该第一器件次区域中。例如，该本体井作为第二隔绝井。在一实施例中，该本体井包括第二极性类型掺杂物。该本体井形成在该深器件井内。在一实施例中，该本体井形成在该深器件井内以及该第一器件次区域内。举例而言，该本体井的深度可为大约1至8微米的范围。如此深度可用于大约5至100伏特的所期望的操作电压，亦可设置具有其它深度的本体井，且如可取决于该器件所期望的操作电压。可通过以所期望剂量及功率将适当掺杂物布植进入该衬底而形成该本体井。该掺杂物类型、剂量及功率可取决于欲形成的器件的类型。
在一实施例中，该本体井包括用于n型器件的p型井，亦可形成用于p型器件的n型井。可通过实施不同能量的多重布植来形成经掺杂井，用以形成该本体井的布植工艺可兼容于用以形成高电压掺杂井的工艺。举例而言，可同时形成该本体井及该高电压第二极性类型掺杂井。如此，可使用相同微影掩膜以图案化该布植掩膜，用以形成该高电压第二极性类型掺杂井的微影掩膜(例如)可经订制为包含本体井开口。在其它实施例中，独立的深井掩膜可用以专门制定该深井的掺杂。
为了形成该本体井，利用曝露该第一器件次区域的本体井布植掩膜。例如，该布植掩膜包括经微影掩膜图案化的光阻。由于该内部器件隔绝区域可作为布植掩膜，故此容许增加该图案化工艺的工艺窗口，以形成该布植掩膜。在形成该本体井之后，可将该布植掩膜移除，亦可使用其它用于形成该本体井的技术。
可实施退火。举例而言，该退火将该第二类型掺杂物扩散，以形成延伸至该内部器件隔绝区域底部下方的本体井。该退火可实施于大约1000至1200℃，持续达1至15小时。另外，该退火可为快速热退火(rapid thermal anneal；RTA)，亦可使用其它退火参数或工艺。
如前所述，该隔绝井形成在该隔绝区域形成之后。在一实施例中，该隔绝井可形成在该隔绝区域形成之前。
请参照第2d图，漂移井116形成在该第一器件次区域中。在一实施例中，该漂移井包括第一极性类型掺杂物。该漂移井形成在该本体井内。在一实施例中，该漂移井形成在该本体器件井内以及该第一器件次区域内。在一实施例中，该漂移井的深度或底部低于该漏极区域。在一实施例中，该漂移井的深度低于该漏极及该本体区域。在一实施例中，该漂移井的深度低于该浅沟槽隔绝(STI)区域的底部，亦可设置具有其它深度的漂移井。可通过将适当掺杂物以所期望剂量及功率布植进入该衬底来形成该漂移井。该掺杂物类型、剂量及功率可取决于欲形成的器件类型。
在一实施例中，该漂移井包括用于n型器件的n型井，亦可形成用于p型器件的p型漂移井。可通过将离子布植进入该第一器件次区域以形成该漂移井，用以形成该漂移区域的布植工艺可兼容于用以形成低电压掺杂井的工艺。举例而言，可同时形成浅器件井及低电压第一极性类型掺杂井。如此一来，能够使用相同微影掩膜以图案化该布植掩膜。举例而言，用以形成该低电压第一极性类型掺杂井的微影掩膜可经订制为包含浅器件井开口。在一实施例中，独立的浅井掩膜可用以专门制定该漂移井的掺杂。
为了形成该漂移井，利用曝露该第一器件次区域的布植掩膜。例如，该布植掩膜包括经微影掩膜图案化的光阻。由于该内部器件隔绝区域可作为布植掩膜，故此容许增加该图案化工艺的工艺窗口，以形成该布植掩膜，亦可使用其它用于形成该深器件井的技术。另外，可专门制定该布植，以形成该漂移井。
请参照第2e图，本体连接器118形成在该第一器件次区域中。该本体连接器包括第二极性类型掺杂物。例如，该本体连接器及该本体井114形成连接。如图所示，该本体连接器将两个漂移井分隔成为两个独立的漂移区域116a。可通过以所期望剂量及功率将适当掺杂物布植进入该衬底而形成该本体连接器。该掺杂物类型、剂量及功率可取决于欲形成的器件的类型。
在一实施例中，该本体连接器包括p型掺杂物。可通过布植离子进入一部份该浅器件区域而形成该本体连接器，用以形成该本体连接器的布植工艺可兼容于用以形成低电压掺杂井的工艺。举例而言，可同时形成该本体连接器及低电压第二极性类型掺杂井。如此，能够使用相同微影掩膜以图案化该布植掩膜，用以形成该低电压第二极性类型掺杂井的微影掩膜可(例如)经订制为包含该本体连接器开口。于其它实施例中，独立的本体连接器可用以专门制定该本体连接器的掺杂。
为了形成该本体连接器，使用曝露部份该第一器件次区域的本体连接器布植掩膜。举例而言，该布植掩膜包括经微影掩膜图案化的光阻。在形成该本体连接器之后，可移除该布植掩膜。
在第2f图中，栅极层形成在该衬底上。在一实施例中，栅极介电层122形成在该衬底的表面上。例如，该栅极介电层包括氧化硅。亦可使用其它类型的介电材料。在一实施例中，该栅极介电层包括厚栅极介电层。该栅极介电层可为大约20至1000埃。举例而言，该栅极介电层的厚度可为大约20埃(用于大约1.2伏特的Vgs)及增至大约1000埃(用于大约40至60伏特的Vgs)，亦可使用其它栅极介电层厚度，该栅极介电层可通过热氧化(thermal oxidation)而形成。举例而言，该介电层通过湿式氧化(wet oxidation)伴随在氧化环境中对该衬底实施退火而形成。例如，该湿式氧化的温度可为大约750至900℃。举例而言，该退火可实施于大约1000℃，亦可使用其它类型或厚度的栅极介电材料。举例而言，该栅极介电材料可包括其它类型的栅极介电材料及/或由其它类型工艺所形成，如化学气相沉积(CVD)。
在一实施例中，利用多重工艺形成该栅极介电层。各个工艺接形成一部份栅极介电层，直到达到所期望的厚度为止。举例而言，该栅极介电层通过第一工艺及第二工艺而形成。该第一工艺形成用于LV器件的栅极介电层，同时第二工艺增加该用于LV器件的栅极介电层的厚度至用于HV器件的介电层厚度，亦可利用其它数量的工艺来形成该栅极介电层。如此一来，有助于提升用以形成具有多种不同电压器件的集成电路的工艺兼容性。
栅极电极层124形成在该衬底上以及该栅极介电层上方。在一实施例中，该栅极电极层包括多晶硅，该栅极电极层可形成为非结晶或结晶层(amorphous ornon-amorphous layer)，该栅极电极可经掺杂，可采用各种不同技术对该栅极电极实施掺杂，例如，原位掺杂(in-situ doping)或离子布植，亦可使用其它类型的栅极电极材料。举例而言，金属化材料可用以形成金属栅极电极。该栅极电极的厚度可为大约800至3000埃，亦可使用其它厚度。为了形成该栅极电极层，可使用如化学气相沉积(CVD)的技术，亦可使用其它技术。
在第2g图中，该栅极层经图案化，以形成一个或多个栅极。如图所示，该等栅极层经图案化以形成对应该晶体管次区域中的第一及第二晶体管的第一及第二栅极120。栅极于栅极介电层122上方包含栅极电极层124，且具有宽度W1，亦可图案化该栅极层，以在该晶体管次区域中形成其它数量的栅极。可使用如掩膜及蚀刻工艺等技术。举例而言，光阻层形成在该栅极电极层上方，并经图案化曝露部份该栅极电极层。非等向性蚀刻(如RIE)经实施，以移除该栅极电极层及该栅极介电层下方所曝露的部份。为了改善微影分辨率，可于该光阻下方设置抗反射涂布(anti-reflective coating)，亦可使用其它用于图案化该栅极层的技术。
本体150形成在该晶体管次区域中。该本体形成在该晶体管的源极区域中。在一实施例中，该本体形成在该等栅极之间的共同源极区域中。举例而言，该本体通过在该共同源极区域中布植第二极性类型掺杂物而形成。可布植p型掺杂物以形成用于n型器件的本体。另一方面，可布植n型掺杂物以形成p型器件。
为了形成该本体，可使用本体布植掩膜。举例而言，该本体布植掩膜包括光阻。该布植掩膜可经图案化，以曝露晶体管的源极区域。举例而言，该布植掩膜可经图案化，以曝露该等晶体管的共同源极区域。为了改善微影分辨率，可于该光阻下方设置抗反射涂布(ARC)。举例而言，该布植自行对准该栅极。在其它实施例中，该布植可自行对准至栅极及隔绝区域。因此，该本体是自行对准本体。以形成自行对准本体能够增加用于图案化工艺的工艺窗口，用以形成该本体布植掩膜。
该布植形成具有所期望的深度及下露部份L的本体。例如该本体的深度为大约0.3至两微米。举例而言，该深度可取决于该器件的电压操作需求。该下露部份L应够小，以达到所期望的漏极-源极导通电阻。举例而言，该下露部份应尽可能较小，以达到尽可能较低的漏极-源极导通电阻。于一实施例中，该下露部份L为大约0.2至数微米，用于大约5到7伏特至大约100伏特的电压范围。
在一实施例中，该本体由倾斜布植(tilt implant)所形成。举例而言，实施四边倾斜布植(quad tilt implant)。例如，该四边倾斜布植包含倾斜实施的四个布植，各自倾转90度。该四边倾斜布植的倾斜角可为大约7至45度。在一实施例中，该四边倾斜布植的倾斜角可为大约45度，亦可使用其它倾斜角度，取决于所欲的下露部份L。该布植的剂量可为大约1E12/cm2-5E14/cm2，且该布植能量可为大约20至30KeV到数百KeV。亦可使用其它布植参数，且可取决于如所期望的深度及下露部份L。在形成该本体之后，移除该本体布植掩膜。
在一实施例中，轻掺杂漏极(LDD)区域236形成在该晶体管的漏极区域及源极区域中的衬底上，如第2h图所示。在一实施例中，该LDD区域具有第一极性类型掺杂物的轻掺杂区域。该LDD区域的深度为大约0.05至0.3微米。LDD布植掩膜可用以布植掺杂物，以形成该LDD区域。例如，该LDD布植掩膜包括光阻。该布植掩膜可经图案化，以曝露该晶体管的源极区域及漏极区域。为了改善微影分辨率，ARC层可设置于该光阻下方。例如，该布植为自行对准该栅极及隔绝区域。举例而言，该布植可自行对准该栅极及内部器件隔绝区域。如此可增加该图案化工艺的工艺窗口，以形成该LDD布植掩膜。该布植剂量可为大约1E12/cm2至5E14/cm2，且布植能量可为大约几百eV至大约200KeV，亦可使用其它布植参数。
侧壁间隔件170形成在该栅极的侧壁上。为了形成该侧壁间隔件，介电层沉积在该衬底上。例如，该介电层可为氧化硅，亦可使用其它类型的介电材料，如氮化硅。该介电层可通过化学气相沉积而形成。该介电层亦可利用其它技术而形成。例如，该介电层的厚度可为大约100至2000埃，亦可使用其它介电层厚度。例如，该厚度可取决于该等间隔件所期望的厚度。可实施非等向性蚀刻(如RIE)，以移除该介电层的水平部份，且于该栅极的侧壁上保留间隔件。在一些应用中，该间隔件可由多重介电层所形成。
在第2i图中，共同源极区域130及漏极区域140形成在该衬底上。该共同源极区域包含第一次源极区域131及第二次源极区域。在一实施例中，用于形成该第一次源极区域及该第一次漏极区域的工艺亦形成深器件井接点区域113。该第一次源极、该第一次漏极及该深井接点区域具有第一极性类型掺杂物的重掺杂区域。例如该第一次源极、第一次漏极及该深井接点区域的深度为大约0.05至0.5微米。第一源极/漏极(Source/Drain，S/D)布植掩膜可用以布植掺杂物，以形成不同的掺杂区域。例如，该第一源极/漏极布植掩膜包括光阻，该布植掩膜可经图案化，以曝露该晶体管的第一次源极区域及第一次漏极区域。为了改善微影分辨率，抗反射涂布(ARC)层可设置于该光阻下方。举例而言，该布植自行对准该栅极以及该隔绝区域，该隔绝区域具有一部分覆盖该第二次源极区域。举例而言，该布植可自行对准该栅极、器件隔绝区域及内部器件隔绝区域，该内部器件隔绝区域具有一部分覆盖该第二次源极区域。如此可增加该图案化工艺的工艺窗口，以形成该第一源极/漏极布植掩膜。例如，该布植的剂量可为大约1E15cm2-2E16/cm2，且布植能量可为大约几百eV至大约200KeV，亦可使用其它布植参数。
在一些实施例中，该布植可包括倾斜布植。于此情况下，由于该倾斜布植可用于LDD延伸及第一次源极区域及第一次漏极区域，故可省略LDD布植。
请参照第2j图，形成第二次源极区域132。在一实施例中，用于形成该第二次源极区域的工艺亦形成衬底接点区域107。该第二次源极区域及该衬底接点区域具有第二极性类型掺杂物的重掺杂区域。例如，该第二次源极区域及该衬底接点区域的深度为大约0.05至0.5微米。该第二次源极区域作为连接至该器件本体的本体接点。第二源极/漏极布植掩膜可用以布植掺杂物，以形成不同的掺杂区域。例如，该第二源极/漏极布植掩膜包括光阻。举例而言，该布植的剂量可为大约1E15cm2-2E16/cm2，且布植能量可为大约几百eV至大约200KeV，亦可使用其它布植参数。
在其它实施例中，该第一源极/漏极布植掩膜可用以形成该本体接点及适当的接点区域，同时该第二源极/漏极布植掩膜可用以形成该源极区域及漏极区域以及适当的接点区域。
在一些实施例中，该第一次源极区域及第二次源极区域是独立的区域。举例而言，可设置表面间隔件或隔绝区域，以分隔该第一次源极区域及第二次源极区域，独立的第一次源极区域及第二次源极区域可用于独立地偏压该第二隔绝井。
该工艺继续形成该器件。举例而言，额外的处理可包含在各种接点区域以及该栅极电极的表面上形成硅化接点。该工艺还继续形成PMD层，且与该单元(cell)的终端接触。额外的工艺可包含形成一个或多个互连层次(interconnect level)、钝化(passivation)、切割(dicing)、组装及封装，亦可使用其它工艺。举例而言，在形成该互连之前，可形成其它组件，如低压、中压及高压I/O器件。
第3a至3f图显示用于形成器件300的另一实施例的工艺。请参照第3a图，显示经部份制备的衬底105。该经部份制备的衬底105如第2f图所述的处理阶段。举例而言，该衬底包含栅极层122及124，该栅极层122及124形成在制备有隔绝区域180a至180b及各种经掺杂井以及经掺杂区域112、114、116及118的衬底上。
在第3b图中，该栅极层经图案化，以形成一个或多个栅极。如图所示，该栅极层经图案化以形成对应该晶体管次区域中的第一及第二晶体管的第一及第二栅极120。栅极于栅极介电层122上方包含栅极电极层124，且具有宽度W2。于一实施例中，W2＜W1。举例而言，W2等于大约0.4至2微米。
本体150形成在该晶体管次区域中。该本体形成在该晶体管的源极区域中。在一实施例中，该本体形成在该等栅极之间的共同源极区域中。例如，该本体通过在该共同源极区域中布植第二极性类型掺杂物而形成，可布植p型掺杂物以形成用于n型器件的本体。另一方面，可布植n型掺杂物以形成p型器件。
请参照第3c图，轻掺杂漏极(LDD)区域236形成在该衬底上且位于该晶体管的漏极区域及源极区域中。在一实施例中，该LDD区域具有第一极性类型掺杂物的轻掺杂区域。例如，该LDD区域的深度为大约0.1至0.5微米。侧壁间隔件170形成在该栅极的侧壁上。例如，该侧壁间隔件170可为氧化硅。亦可使用其它类型的介电材料，如氮化硅。
在一实施例中，硅化阻挡间隔件175形成在该栅极的漏极侧上，如第3d图所示。在一实施例中，硅化阻挡间隔件包含延伸部份，提供栅极及漏极之间的分隔。该分隔应足以避免该栅极及该漏极重叠。在一实施例中，该分隔距离DS大约0.4微米，亦可设置其它分隔距离。该栅极及该漏极分隔有助于该器件承受更高的漏极操作电压。
为了形成该硅化阻挡间隔件，介电层形成在该衬底上。举例而言，该介电层可为氧化物、氮化物、氧氮化物或各者的组合，亦可使用其它介电材料，用于该硅化阻挡间隔件。于一些实施例中，该阻挡间隔件可具有多重介电层，以形成介电层堆栈或三明治。在一实施例中，该介电层不同于该侧壁间隔件的介电层。举例而言，该介电层可经选择性图案化至该侧壁间隔件。该介电层经图案化，以形成该硅化阻挡间隔件。
在其它实施例中，该介电层经图案化以形成硅化阻挡间隔件及表面间隔件176。该表面间隔件将该源极区域的第一次源极区域及第二次源极区域分隔开。
利用如掩膜及蚀刻技术可图案化该介电层。举例而言，光阻层形成在该介电层上方，并经微影掩膜进行图案化，曝露欲移除的部份介电层。非等向性蚀刻(如RIE)经实施，以移除该介电层曝露的部份。该侧壁间隔件保留在该栅极的侧壁上。为了改善微影分辨率，可在该光阻下方设置抗反射涂布(ARC)，亦可使用其它用于图案化该介电层的技术。
在第3e图中，第一次源极区域131及漏极区域140形成在该衬底上。在一实施例中，形成第一次源极及漏极区域的工艺亦形成深器件井接点区域。该第一次源极、漏极及深井接点区域具有第一极性类型掺杂物的重掺杂区域。例如，该第一次源极区域、漏极区域及深井接点区域的深度为大约0.05至0.5微米。第一源极/漏极布植掩膜可用以布植掺杂物，以形成不同的掺杂区域。例如，该第一源极/漏极布植掩膜包括光阻。该布植掩膜可经图案化，以曝露该晶体管的源极(例如，第一次源极区域)、漏极区域及深井接点区域。
请参照第3f图，以形成有隔绝本体接点(例如：第二次源极)区域132。在一实施例中，形成该隔绝本体接点区域的工艺亦形成衬底接点区域107。该第二隔绝本体接点区域及该衬底接点区域具有第二极性类型掺杂物的重掺杂区域。例如，该第二次源极区域及该衬底接点区域的深度为大约0.05至0.5微米。第二源极/漏极布植掩膜可用以布植掺杂物，以形成不同的掺杂区域。例如，该第二源极/漏极布植掩膜包括光阻。该布植掩膜可经图案化以曝露该第二隔绝本体接点及该衬底接点。
在其它实施例中，该第一源极/漏极布植掩膜可用以形成该隔绝本体接点以及适当的接点区域，同时该第二源极/漏极布植掩膜可用以形成该源极区域及漏极区域以及适当的接点区域。
在又一实施例中，当形成如该漏极及第一次源极区域时，LDD区域利用倾斜布植而形成，如此可避免必须在形成侧壁间隔件之前形成LDD区域。
如前所述，该晶体管对经组构具有共同源极区域。另外，该晶体管对可经组构具有共同漏极区域。此外，该晶体管区域可包含其它数量的晶体管。举例而言，可设置有任何奇数或偶数个晶体管。于大于或等于3的奇数应用的情况下，一个或多个晶体管对可设置额外的晶体管，如第1a至1b图所示。形成不同实施例牵涉到改变该微影掩膜上的图案，无需额外的步骤。再者，应了解到，上述工艺并不限定于所揭露的特定步骤顺序。举例而言，其中一些步骤可以不同顺序实施及/或可增加额外的步骤。
上述实施例及目前用于形成集成电路的工艺具高度兼容性。举例而言，上述实施例及目前用于形成LV及HV器件的工艺具高度兼容性。可使用各种井，以形成LV及HV器件，可采用额外的本体掩膜以形成该本体。
本发明可以其它特定形式体现，而不违悖本发明的精神及必要特征。因此，上述实施例是对所有态样的例示，而非限制本发明。本发明的范畴是揭示于随附的权利要求，而非先前说明书内容，且对本发明所作出的任何改变皆落于本发明权利要求的意义及等效范围内。

Claims (17)

1.一种半导体器件的形成方法，包括：
设置定义有器件区域的衬底，其中，该器件区域包含具有第一极性类型掺杂物的漂移井；
在具有第一极性类型掺杂物的该衬底中形成第一隔绝井；
在该第一隔绝井中形成具有第二极性类型掺杂物的第二隔绝井，其中，该第一隔绝井包围该漂移井；
在该器件区域中形成晶体管的栅极，该栅极具有第一侧及第二侧；
在该栅极的第一侧将第二极性类型掺杂物布植进入该衬底，以在该漂移井内形成本体，其中，该布植是自行对准该栅极，该本体在该栅极的该第一侧上具有长度L的下露部份，其中，该长度L很小，以达到低漏极-源极导通电阻；
形成具有第二极性类型掺杂物的本体连接器，该本体连接器连通在该本体及该第二隔绝井之间；以及
在该栅极的该第一侧及第二侧附近的该器件区域中，在该衬底中形成具有第一极性类型掺杂物的第一扩散区域及第二扩散区域，其中，该第一扩散区域位于该本体内，且该第二扩散区域位于该漂移井内。
2.如权利要求1所述的方法，包括在该本体中形成本体接点，该本体接点提供用于偏压该第二隔绝井的偏压端。
3.如权利要求2所述的方法，包括在该第一扩散区域及该本体接点之间形成共同连接。
4.如权利要求1所述的方法，包括在该栅极的该第二侧上形成阻挡间隔件，该阻挡间隔件在该第二扩散区域及该栅极的该第二侧之间提供距离DS，以增加该本体及该第二扩散区域之间的漂移区域的距离。
5.如权利要求1所述的方法，其中，该器件区域包括以指状形式排列的多个晶体管。
6.一种半导体器件的形成方法，包括：
在器件区域中设置制备有第一隔绝井及第二隔绝井的衬底，其中，该第二隔绝井布设在该第一隔绝井内；
在该第二隔绝井内形成漂移井；
在该漂移井中形成本体连接器，该本体连接器将该本体耦接至该第二隔绝井；
在该器件区域中，在该衬底上形成晶体管的栅极，该栅极具有第一侧及第二侧；
在该栅极的该第一侧附近的该衬底中，形成晶体管的本体，其中，形成该本体是自行对准至该栅极的自行对准形成工艺，其中，该本体在该栅极下方具有下露部份，该下露部份具有长度L，该长度L由该自行对准形成工艺所决定；以及
在该栅极的该第一侧及第二侧附近形成第一扩散区域及第二扩散区域，该第一扩散区域位于该本体内，且该第二扩散区域位于该漂移井内。
7.如权利要求6所述的方法，包括形成本体接点，该本体接点提供偏压信号，以偏压该第二隔绝井。
8.如权利要求7所述的方法，其中，该本体接点及该第一扩散区域共同耦接在一起。
9.如权利要求6所述的方法，包括在该栅极的第二侧上形成阻挡间隔件，该阻挡间隔件在该第二扩散区域及该栅极的第二侧之间提供距离DS，以增加该本体及该第二扩散区域之间的漂移区域的距离。
10.如权利要求9所述的方法，包括在该漂移井中形成本体连接器，该本体连接器将该本体耦接至该第二隔绝井。
11.如权利要求10所述的方法，包括形成本体接点，该本体接点提供偏压信号，以偏压该第二隔绝井。
12.如权利要求11所述的方法，其中，该本体接点及该第一扩散区域共同耦接在一起。
13.一种半导体器件，包括：
衬底，其定义有器件区域；
晶体管，位在该器件区域中，其中，该晶体管包含：
栅极，具有第一侧及第二侧；
第一扩散区域，位在该栅极的第一侧附近的器件区域中；
第二扩散区域，位在该栅极的第二侧附近的器件区域中，其中，该第一扩散区域及该第二扩散区域包括第一极性类型掺杂物；
自行对准本体，布设在该衬底中，邻近该栅极的第一侧，该自行对准本体包括第二极性类型掺杂物，该自行对准本体包围该第一扩散区域，该自行对准本体在该栅极下方具有下露部份，该下露部份的长度为L；
漂移井，位在该衬底中，该漂移井具有该第一极性类型掺杂物，且包围至少一部份该自行对准本体及该第二扩散区域；
第二隔绝井，位在该衬底中，包围该漂移井，该第二隔绝井具有第二极性类型掺杂物；以及
本体连接器，具有第二极性类型掺杂物，且与该自行对准本体及该第二隔绝井连通。
14.如权利要求13所述的半导体器件，包括位在该衬底中的第一隔绝井，该第一隔绝井具有第一极性类型掺杂物，且包围该第二隔绝井，其中，该第一隔绝井及该第二隔绝井将该器件及该衬底隔绝。
15.如权利要求14所述的半导体器件，包括具有第二极性类型掺杂物的本体接点，该本体接点连接至该第二隔绝井，用于偏压该第二隔绝井。
16.如权利要求15所述的半导体器件，其中，该本体接点及该第一扩散区域耦接至共同信号。
17.如权利要求13所述的半导体器件，包括位在该栅极的第二侧上的阻挡间隔件，该阻挡间隔件在该第二扩散区域及该栅极的第二侧之间提供距离DS，以增加该自行对准本体及该第二扩散区域之间的漂移区域的距离。
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