CN103137697B - 功率mosfet及其形成方法 - Google Patents

功率mosfet及其形成方法 Download PDF

Info

Publication number
CN103137697B
CN103137697B CN201210242445.1A CN201210242445A CN103137697B CN 103137697 B CN103137697 B CN 103137697B CN 201210242445 A CN201210242445 A CN 201210242445A CN 103137697 B CN103137697 B CN 103137697B
Authority
CN
China
Prior art keywords
drift region
region
gate electrode
dielectric layer
field plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210242445.1A
Other languages
English (en)
Other versions
CN103137697A (zh
Inventor
郑志昌
朱馥钰
柳瑞兴
段孝勤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103137697A publication Critical patent/CN103137697A/zh
Application granted granted Critical
Publication of CN103137697B publication Critical patent/CN103137697B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Abstract

本发明公开了一种功率MOSFET，其包括从半导体衬底的顶面延伸至所述半导体衬底内的半导体区，其中所述半导体区为第一导电类型。栅极介电层和栅电极设置在所述半导体区上方。漂移区为与第一导电类型相反的第二导电类型，并且从所述半导体衬底的顶面延伸至所述半导体衬底内。介电层具有在所述第一漂移区上方且与第一漂移区接触的一部分。导电场板位于所述介电层上方。源极区和漏极区在所述栅电极的相对侧。所述漏极区与所述第一漂移区接触。底层金属层在所述场板上方。本发明还公开了功率MOSFET的形成方法。

Description

功率MOSFET及其形成方法
本申请要求下述临时提交的美国专利申请的优先权：申请号为61/565177、2011年11月30号提交、名称为“Power MOSFETs and Methods for Forming theSame”，该申请通过引用并入本文中。
技术领域
本发明涉及半导体技术领域，更具体地，涉及功率MOSFET及其形成方法。
背景技术
功率金属氧化物半导体场效应晶体管(MOSFET)包括用p型或n型掺杂物轻掺杂的漂移区。该漂移区浓度较低，因此该功率MOSFET的击穿电压增大。常规MOSFET具有延伸至各个栅电极下方的浅沟槽隔离(STI)区。漏极侧漂移区延伸至所述栅电极的下方，且临近具有与该漏极侧漂移区相反导电类型的沟道区。该沟道区也延伸至所述栅电极的下方。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种功率金属氧化物半导体场效应晶体管(MOSFET)，包括：
半导体衬底；
半导体区，从所述半导体衬底的顶面延伸至所述半导体衬底内，其中所述半导体区为第一导电类型；
栅极介电层，在所述半导体区上方；
栅电极，在所述栅极介电层上方；
第一漂移区，从所述半导体衬底的所述顶面延伸至所述半导体衬底内，其中所述第一漂移区为与第一导电类型相反的第二导电类型；
介电层，包括在所述第一漂移区的顶面上方且与所述第一漂移区的所述顶面接触的第一部分；
场板，在所述介电层上方，其中所述场板导电并且包括在所述介电层的所述第一部分上方的第一部分；
源极区，在所述栅电极的第一侧；
漏极区，在所述栅电极的与所述第一侧相对的第二侧，其中所述漏极区与所述第一漂移区接触；以及
底层金属层，在所述场板上方。
在可选实施例中，所述介电层进一步包括在所述栅电极的顶面上方且与所述栅电极的所述顶面接触的第二部分，并且其中所述场板进一步包括在所述栅极介电层的所述第二部分的顶面上方且与所述栅极介电层的所述第二部分的顶面接触的第二部分。
在可选实施例中，所述场板的所述第二部分的顶面高于所述场板的所述第一部分的顶面。
在可选实施例中，所述介电层和所述场板不包括直接位于所述栅电极上方的部分，并且其中部分所述介电层和部分所述场板与所述栅极介电层和所述栅电极在同一水平位置。
在可选实施例中，所述第一漂移区的边缘与所述栅电极的边缘大体对准。
在可选实施例中，所述功率MOSFET进一步包括在所述第一漂移区下方且与所述第一漂移区对准的第二漂移区，其中所述第二漂移区为所述第二导电类型，并且其中所述第一漂移区和所述第二漂移区通过为所述第一导电类型的区域彼此分隔。
在可选实施例中，所述第二漂移区是电浮置的。
在可选实施例中，所述功率MOSFET进一步包括与所述第一漂移区和所述第二漂移区都接触且为所述第二导电类型的阱区。
在可选实施例中，所述场板与所述源极区电连接。
在可选实施例中，所述场板接地。
根据本发明的另一个方面，提供了一种功率金属氧化物半导体场效应晶体管(MOSFET)，包括：
半导体衬底；
半导体区，在所述半导体衬底的表面，其中所述半导体区为第一导电类型；
栅极介电层，在所述半导体区上方；
栅电极，在所述栅极介电层上方；
第一漂移区，从所述半导体衬底的顶面延伸至所述半导体衬底内，其中所述第一漂移区的边缘与所述栅电极的边缘大体对准；
第二漂移区，在所述第一漂移区的下方且与所述第一漂移区对准，其中所述第一漂移区的一部分和所述第二漂移区的一部分通过为所述第一导电类型的区域彼此分隔，并且其中所述第一漂移区和所述第二漂移区为与所述第一导电类型相反的第二导电类型；
源极区，邻近所述栅电极；以及
漏极区，与所述第一漂移区接触，其中所述源极区和所述漏极区在所述栅电极的相对侧，并且其中所述漏极区与所述栅电极通过所述第一漂移区的一部分相分隔。
在可选实施例中，整个所述第二漂移区与整个所述第一漂移区通过为所述第一导电类型的区域相分隔，并且其中没有为所述第二导电类型的区域互连所述第一漂移区和所述第二漂移区。
在可选实施例中，所述功率MOSFET进一步包括：为所述第二导电类型的阱区，其中所述阱区电互连所述第一漂移区和所述第二漂移区。
在可选实施例中，所述功率MOSFET进一步包括：介电层，包括在所述第一漂移区的顶面上方且与所述第一漂移区的所述顶面接触的一部分；场板，在所述介电层上方，其中所述场板导电并且包括在所述介电层的所述部分上方且与所述介电层的所述部分对准的一部分；以及底层金属层，在所述场板上方。
根据本发明的又一个方面，提供了一种方法，包括：
在半导体区上方形成栅极介电层，其中所述半导体区为第一导电类型；
在所述栅极介电层上方形成栅电极；
在形成所述栅电极的步骤之后，注入所述半导体区以形成第一漂移区，其中所述第一漂移区的边缘与所述栅电极的边缘对准；
注入所述半导体区以形成在所述第一漂移区下方且与所述第一漂移区垂直对准的第二漂移区，其中所述第一漂移区和所述第二漂移区为与所述第一导电类型相反的第二导电类型并且通过所述半导体区的一部分彼此分隔；
在所述栅电极的第一侧形成源极区；以及
在所述栅电极的第二侧形成漏极区，其中所述漏极区延伸至所述第一漂移区的第一部分内，并且所述漏极区通过所述第一漂移区的第二部分与所述栅电极分隔。
在可选实施例中，所述方法进一步包括形成为所述第二导电类型的阱区，其中所述阱区将所述第一漂移区和所述第二漂移区连接，并且所述阱区的内边缘通过所述第一漂移区的另外部分与所述栅电极相分隔。
在可选实施例中，所述方法进一步包括：形成介电层，所述介电层包括在所述第一漂移区的顶面上方且与所述第一漂移区的所述顶面接触的第一部分；以及在所述介电层上方形成场板，其中所述场板导电并且包括在所述介电层的所述第一部分上方且与所述介电层的所述第一部分对准的第一部分。
在可选实施例中，所述方法进一步包括：在形成所述场板的步骤之后，形成层间电介质；以及在所述层间电介质内形成接触塞，其中所述接触塞与所述源极区、所述漏极区和所述栅电极连接。
在可选实施例中，形成所述介电层和所述场板的步骤包括：在所述第一漂移区上方沉积所述介电层，所述介电层与所述第一漂移区接触；在所述介电层上方沉积所述场板；以及图案化所述介电层和所述场板。
在可选实施例中，所述介电层进一步包括在所述栅电极的顶面上方且与所述栅电极的所述顶面接触的第二部分，并且其中所述场板进一步包括在所述介电层的所述第二部分上方且与所述介电层的所述第二部分接触的第二部分。
附图说明
为更完整的理解实施例及其优点，现将结合附图所进行的以下描述作为参考，其中
图1至图7是根据本发明一些典型实施例的功率金属氧化物半导体场效应晶体管(MOSFET)制造过程中的中间阶段的剖视图。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例是用于描述的，而不用于限制本发明的范围。
提供了根据各典型实施例的功率金属氧化物半导体场效应晶体管(MOSFET)及其形成方法。描述了形成该功率MOSFET的中间阶段。讨论了根据实施例的功率MOSFET的变形。在全文各个附图和描述性实施中，相同的附图标记用于表示相同的元件。
如图1所示，提供半导体衬底20。半导体衬底20可包括晶体硅或其他诸如硅锗、硅碳等的半导体材料。N+埋层(NBL)22形成在衬底20的一部分中，其中NBL邻近衬底20的顶面并位于该顶面的下方。可通过向衬底20的中间区域注入n型掺杂物来形成NBL22。例如，可通过注入浓度在大约1x 1017/cm3到大约1x 1019/cm3之间或更高浓度的磷形成NBL22。可选地，可注入诸如砷和锑的其他n型掺杂剂。在一些可选实施例中，通过在原始衬底20的表面部分进行注入来形成NBL22，接着在NBL22上方外延生长半导体层。随后通过注入在外延半导体层中形成区域24和26。
N阱区24形成在衬底20中，且从衬底20的顶面向下延伸至与NBL接触。作为一个例子，可通过向衬底20注入n型杂质形成N阱区24。P型区26也形成在NBL22上方，且可从衬底20的顶面延伸至NBL22。P型区26的浓度在约1015/cm3至约1017/cm3之间，然而也可使用更高或更低的浓度。N阱区24的边缘与P型区26的边缘接触。需要指出的是，尽管在图1所示结构的俯视图中仅描述了N阱区24的一边，N阱区24可呈环形(例如，矩形环形状)并环绕P型区26。
隔离区30形成为从衬底20的顶面延伸至衬底20内。隔离区30可为浅沟槽隔离(STI)区，并因此在下文被称为STI区30，但它们也可为其他类型的隔离区，例如场氧化区。该场氧化区可包含硅的热氧化物，其可通过衬底20的局部氧化形成。
图2示出了根据实施例的栅极介电层32和栅电极34的形成。在一些实施例中，沉积栅极介电层32以覆盖P型区26的一部分。栅极介电层32可包括氧化硅、氮化硅、高k电介质材料及它们的多层或组合。在栅极介电层32上方沉积栅电极34。栅电极34包括诸如掺杂的多晶硅、金属、金属合金等的导电材料。在第一图案化步骤中，图案化栅极介电层32和栅电极34以暴露P型区26的一部分。随后实施注入以掺杂P型区26的暴露部分，从而形成P型体(P-type body)38。在一些典型实施例中，P型体38的p型杂质浓度高于P型区26的杂质浓度。例如，P型体38的p型杂质浓度范围在大约1016/cm3至大约1018/cm3之间，然而，更高或更低的杂质浓度也可采用。该注入可为倾斜的，以便P型体38直接在栅电极34的下方延伸至。
在形成P型体38后，实施第二图案化，并且进一步图案化栅极介电层32和栅电极34。所产生的结构在图3中示出。在该所产生的结构中，栅电极34包括边缘34A，该边缘34A与最近的STI区30(也被标记为30A以与其他STI区30区别)通过P型区26的一部分相分隔。
接着，参考图4，实施一次或多次注入以形成N型漂移区40。在一些实施例中，N型漂移区40包括单个N型漂移区(标记为40-1)。可选地，N型漂移区40包括多个N型漂移区，这些N型漂移区被标记为40-1至40-n，其中整数n大约1并且可等于2、3、4、5或更大。N型漂移区40的网状n型杂质浓度的范围可在大约1015/cm3至大约1017/cm3之间，然而，更高或更低杂质浓度也可采用。为形成N型漂移区40，可形成光刻胶41以覆盖P型体38和其他不进行注入的区域。在N型漂移区40形成后，去除光刻胶41。N型漂移区40-1从衬底20的顶面延伸至衬底20内。由于使用栅电极34作为注入掩模来实施N型漂移区的注入，N型漂移区40的内边缘40A与栅电极34的边缘34A大体对齐。因此，使得栅电极34和N型漂移区40之间的电容最小化。在一些示例性实施例中，N型漂移区的40-1的深度D1在大约0.02μm至大约1μm之间。
如图4所示，还可形成诸如40-2至40-n的另外的N型漂移区，例如，可通过另外的注入步骤形成，这使用比N型漂移区40-1注入能高的注入能实施。N型漂移区的总数n部分取决于各个最终生成的功率MOSFET(图7)的期望击穿电压，并且可通过减少N型漂移区40的总数n实现更大的击穿电压。
在一些实施例中，N型漂移区40-1至40-n通过插入N型漂移区40之间的p型区26的一部分彼此分隔。因此，N型漂移区40-2至40-n可以是电浮置的(floating)并且通过p型区26的一部分彼此分隔。
在其他实施例中，可形成N阱区42，例如通过注入。N阱区42可形成在N型漂移区40的右侧，且N阱区42的左边缘与N型漂移区40的右边缘接触。可选地，N型漂移区40的右边部分可与N阱区42重叠。因此，在N阱区42和N型漂移区40的重叠区中，掺杂浓度是N阱区42与N型漂移区40的掺杂浓度之和。N阱区42的n型掺杂浓度可稍高于N型漂移区40的n型掺杂浓度。N阱区42的形成可需要另外的光刻胶，这在图中未示出。N阱区42的底面42A可通过p型区26的一部分与NBL22的顶面22A隔离。可选地，N阱区42的底面42A可与NBL22的顶面22A接触。N阱区42可与N型漂移区40-1至40-n连接，以使所有的N型漂移区40电连接在一起。N阱区42的内边缘42B与N型漂移区40-1的边缘40A隔离。因此，N阱区42通过N型漂移区40-1的一部分与栅电极34隔离。
图5示出了在栅极介电层32和栅电极34的边缘上形成栅间隔件44。接着，源极区46形成在P型体38中，其位于各个功率MOSFET的源极侧。漏极区48形成在功率MOSFET的漏极侧，并且延伸至N型漂移区40-1中。漏极区48可延伸至，也可不延伸至N型漂移区40-2到40-n之中。P型拾取区(pickup region)50也形成在P型体38中。N型拾取区52形成在N阱区24内以作为N阱区24和NBL22的拾取区。例如，源极区46、漏极区48和拾取区52可通过注入浓度在大约1x 1019/cm3至大约2x 1021/cm3之间的诸如磷的n型掺杂物形成。可选地，还可使用其他n型掺杂物，诸如砷、锑或它们的组合。例如，P型拾取区50可通过注入浓度在大约1x 1019/cm3至大约2x 1021/cm3之间的诸如磷、铟等的p型掺杂物形成。
图6示出了介电层56和场板(field plate)58的形成。介电层56可包括氧化硅、氮化硅、氮氧化硅、高-k电介质材料、它们的组合或它们的多层。介电层56的厚度可在大约至大约之间，然而，也可使用不同的厚度。可基于各个功率MOSFET100(图7)的期望的击穿电压选择介电层56的厚度。较高的击穿电压需要较大的厚度T，较低的击穿电压需要较低的厚度T。介电层56可大体上是共形层，其中介电层56的水平部分的厚度与在栅极间隔件44的侧壁上的介电层56的垂直部分的厚度大致相等。进一步地，介电层56可包括位于栅电极34上方并且与栅电极34对准的第一部分，和位于N型漂移区40上方并且与N型漂移区40对准的第二部分。介电层56的第一部分的顶面可高于介电层56的第二部分的顶面。介电层56的第一部分的底面与栅电极34的顶面物理接触。介电层56的第二部分的底面与N型漂移区40-1的顶面物理接触.
场板58包含诸如多晶硅、金属、金属硅化物等的导电材料。场板58包括位于N型漂移区40的一部分上方且与该部分N型漂移区40对准的一部分。在一些实施例中，介电层56和场板58不包括任何在栅电极34上方且与栅电极34对准的部分。因此，在虚线区59内的介电层56和场板58的部分可以不存在。可选地，介电层56和场板58包括在栅电极34上方且与栅电极34对准的部分。因此，场板58也包括在栅电极34上方且与栅电极34对准的第一部分，和位于N型漂移区40上方并且与N型漂移区40对准的第二部分，其中第一部分的顶面可高于第二部分的顶面。栅电极34还包括不与场板58垂直对准的一部分(与漏极侧相比，该部分更接近与源极侧)，使得接触塞可形成为到达栅电极34。在一些典型实施例中，场板58和N型漂移区40的重叠宽度W可大于约0.5μm。场板58具有边缘58A，该边缘58A通过N型漂移区40-1的一部分与漏极区48分隔。
在一些典型实施例中，介电层56和场板58的形成包括均厚(blanket)形成介电层56、在介电层56上方均厚形成场板58，以及实施刻蚀步骤来图案化均厚的介电层56和场板58。可使用相同的光刻掩模来实施均厚介电层56和均厚场板58的图案化，并因此场板58的边缘与介电层56的相应边缘对准。可选地，使用不同的光刻掩模来实施均厚介电层56的图案化和均厚场板58的图案化，并因此场板58的边缘不与介电层56的相应边缘对准。例如，虚线示出了图案化的介电层56可延伸至场板58的右侧之外。
参考图7，形成MOSFET100的剩余元件。所示出的典型元件包括源极/漏极硅化物区62。接着，形成接触蚀刻停止层63、接触塞64、层间电介质(ILD)66和底层金属层M1内的金属线68。优选的是，与栅电极34连接的接触塞64在与图7所示的平面不相同的平面中，并且不与所示的将源极区46和场板58互连的金属线68连接。底层金属层M1为多层金属层的最低层，且可形成在低-k介电层中。例如，金属线68可形成在低-k介电层70中。根据实施例，场板58形成在底层金属层M1的下方。进一步地，场板58的顶面低于接触头64的顶部边缘。在一些典型实施例中，接触塞64可为钨插塞。
根据一些典型实施例，在功率MOSFET100中，场板58可连接到源极区46。因此，对场板58也施加与源极区46相同的电压。在可选实施例中，场板58接地。在其他可选实施例中，场板58连接至固定电压，该固定电压在接地电压至功率供给电压VDD的范围内。可由与场板58电连接的电压源72提供该固定电压。
在功率MOSFET工作期间，可对N阱区24和NBL22施加固定的偏置电压，该固定的偏置电压高于所述接地电压。该偏置电压也可低于或接近通常的供电电压VDD。
图7所示的功率MOSFET100为n型功率MOSFET。根据可选实施例，可形成p型功率MOSFET。所述p型功率MOSFET可具有与图7所示结构类似的结构，除了区域24、40、42、46、48和52等的导电类型与使用相通附图标记表示的相同元件的导电类型相反。
在这些实施例中，通过形成场板58，增加了功率MOSFET的击穿电压。包括场板的功率MOSFET的击穿电压比不包括场板的功率MOSFET的击穿电压明显要高。例如，仿真结果表明包括场板的功率MOSFET具有大约等于30V的击穿电压，而不包括场板的类似功率MOSFET具有大约等于15V的击穿电压。另外，由于N型漂移区40在垂直方向没有与栅电极34重叠(图7)，因此使得栅极/源极的电容最小化，这导致器件性能提高。多个N型漂移区40的形成降低的表面电场(RESURF)结构，这有助于降低栅电极34的边角和N型漂移区40-1之间的电场。在这些实施例中，在栅电极34和栅极介电层32形成之后形成N型漂移区40，因此，N型漂移区40的热预算减少，并且因此可更好地控制N型漂移区40的轮廓。
根据实施例，功率MOSFET包括从半导体衬底的顶面延伸至半导体衬底内的半导体区，其中所述半导体区为第一导电类型。栅极介电层和栅电极设置在所述半导体区上方。具有第二导电类型的漂移区从半导体衬底的顶面延伸至半导体衬底内，所述第二导电类型与第一导电类型相反。介电层具有在所述漂移区上方且与所述漂移区接触的一部分。导电场板在介电层上方。源极区和漏极区在栅电极的相对侧。所述漏极区与所述漂移区接触。底层金属层位于所述场板上方。
根据其他实施例，功率MOSFET包括在半导体衬底表面部分的半导体区，其中半导体区为第一导电类型。栅极介电层在所述半导体区上方。栅电极在所述栅极介电层上方。第一漂移区从所述半导体衬底的顶面延伸至所述半导体衬底内，其中，所述第一漂移区的边缘与所述栅电极的边缘大体对准。第二漂移区在所述第一漂移区下方且与所述第一漂移区对准，其中所述第一漂移区的一部分和所述第二漂移区的一部分通过为第一导电类型的区域彼此分离。所述第一漂移区和第二漂移区为与第一导电类型相反的第二导电类型。源极区邻近栅电极。漏极区与所述第一漂移区接触。源极区和漏极区在所述栅电极的相对侧。所述漏极区通过第一漂移区的一部分与所述栅电极分隔。
根据其他实施例，一种方法包括在半导体区上方形成栅极介电层，其中所述半导体区为第一导电类型。在所述栅极介电层上方形成栅电极。在形成所述栅电极的步骤之后，所述半导体区被注入以形成第一漂移区，其中所述第一漂移区的边缘与所述栅电极的边缘对准。所述半导体区被注入以形成第二漂移区，该第二漂移区与所述第一漂移区垂直对准并且位于所述第一漂移区下方。所述第一和第二漂移区为与第一导电类型相反的第二导电类型，并且通过所述半导体区的一部分彼此分隔。在所述栅电极的第一侧形成源极区。在所述栅电极的第二侧形成漏极区。所述漏极区延伸至所述第一漂移区的第一部分内，并且通过所述第一漂移区的第二部与所述栅电极分隔。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每项权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (19)

1.一种功率金属氧化物半导体场效应晶体管(MOSFET)，包括：
半导体衬底；
半导体区，从所述半导体衬底的顶面延伸至所述半导体衬底内，其中所述半导体区为第一导电类型；
栅极介电层，在所述半导体区上方；
栅电极，在所述栅极介电层上方；
第一漂移区，从所述半导体衬底的所述顶面延伸至所述半导体衬底内，其中所述第一漂移区为与第一导电类型相反的第二导电类型，其中所述第一漂移区的边缘与所述栅电极的一侧边缘对准；
介电层，包括在所述第一漂移区的顶面上方且与所述第一漂移区的所述顶面接触的第一部分；
场板，在所述介电层上方，其中所述场板导电并且包括在所述介电层的所述第一部分上方的第一部分；
源极区，在所述栅电极的第一侧；
漏极区，在所述栅电极的与所述第一侧相对的第二侧，其中所述漏极区与所述第一漂移区接触；以及
底层金属层，在所述场板上方。
2.根据权利要求1所述的功率MOSFET，其中所述介电层进一步包括在所述栅电极的顶面上方且与所述栅电极的所述顶面接触的第二部分，并且其中所述场板进一步包括在所述栅极介电层的所述第二部分的顶面上方且与所述栅极介电层的所述第二部分的顶面接触的第二部分。
3.根据权利要求2所述的功率MOSFET，其中所述场板的所述第二部分的顶面高于所述场板的所述第一部分的顶面。
4.根据权利要求1所述的功率MOSFET，其中所述介电层和所述场板不包括直接位于所述栅电极上方的部分，并且其中部分所述介电层和部分所述场板与所述栅极介电层和所述栅电极在同一水平位置。
5.根据权利要求1所述的功率MOSFET，进一步包括在所述第一漂移区下方且与所述第一漂移区对准的第二漂移区，其中所述第二漂移区为所述第二导电类型，并且其中所述第一漂移区和所述第二漂移区通过为所述第一导电类型的区域彼此分隔。
6.根据权利要求5所述的功率MOSFET，其中所述第二漂移区是电浮置的。
7.根据权利要求5所述的功率MOSFET，进一步包括与所述第一漂移区和所述第二漂移区都接触且为所述第二导电类型的阱区。
8.根据权利要求1所述的功率MOSFET，其中所述场板与所述源极区电连接。
9.根据权利要求1所述的功率MOSFET，其中所述场板接地。
10.一种功率金属氧化物半导体场效应晶体管(MOSFET)，包括：
半导体衬底；
半导体区，在所述半导体衬底的表面，其中所述半导体区为第一导电类型；
栅极介电层，在所述半导体区上方；
栅电极，在所述栅极介电层上方；
第一漂移区，从所述半导体衬底的顶面延伸至所述半导体衬底内，其中所述第一漂移区的边缘与所述栅电极的边缘对准；
第二漂移区，在所述第一漂移区的下方且与所述第一漂移区对准，其中所述第一漂移区的一部分和所述第二漂移区的一部分通过为所述第一导电类型的区域彼此分隔，并且其中所述第一漂移区和所述第二漂移区为与所述第一导电类型相反的第二导电类型；
源极区，邻近所述栅电极；以及
漏极区，与所述第一漂移区接触，其中所述源极区和所述漏极区在所述栅电极的相对侧，并且其中所述漏极区与所述栅电极通过所述第一漂移区的一部分相分隔。
11.根据权利要求10所述的功率MOSFET，其中整个所述第二漂移区与整个所述第一漂移区通过为所述第一导电类型的区域相分隔，并且其中没有为所述第二导电类型的区域互连所述第一漂移区和所述第二漂移区。
12.根据权利要求10所述的功率MOSFET，进一步包括：
为所述第二导电类型的阱区，其中所述阱区电互连所述第一漂移区和所述第二漂移区。
13.根据权利要求10所述的功率MOSFET，进一步包括：
介电层，包括在所述第一漂移区的顶面上方且与所述第一漂移区的所述顶面接触的一部分；
场板，在所述介电层上方，其中所述场板导电并且包括在所述介电层的所述部分上方且与所述介电层的所述部分对准的一部分；以及
底层金属层，在所述场板上方。
14.一种方法，包括：
在半导体区上方形成栅极介电层，其中所述半导体区为第一导电类型；
在所述栅极介电层上方形成栅电极；
在形成所述栅电极的步骤之后，注入所述半导体区以形成第一漂移区，其中所述第一漂移区的边缘与所述栅电极的边缘对准；
注入所述半导体区以形成在所述第一漂移区下方且与所述第一漂移区垂直对准的第二漂移区，其中所述第一漂移区和所述第二漂移区为与所述第一导电类型相反的第二导电类型并且通过所述半导体区的一部分彼此分隔；
在所述栅电极的第一侧形成源极区；以及
在所述栅电极的第二侧形成漏极区，其中所述漏极区延伸至所述第一漂移区的第一部分内，并且所述漏极区通过所述第一漂移区的第二部分与所述栅电极分隔。
15.根据权利要求14所述的方法，进一步包括形成为所述第二导电类型的阱区，其中所述阱区将所述第一漂移区和所述第二漂移区连接，并且所述阱区的内边缘通过所述第一漂移区的另外部分与所述栅电极相分隔。
16.根据权利要求14所述的方法，进一步包括：
形成介电层，所述介电层包括在所述第一漂移区的顶面上方且与所述第一漂移区的所述顶面接触的第一部分；以及
在所述介电层上方形成场板，其中所述场板导电并且包括在所述介电层的所述第一部分上方且与所述介电层的所述第一部分对准的第一部分。
17.根据权利要求16所述的方法，进一步包括：
在形成所述场板的步骤之后，形成层间电介质；以及
在所述层间电介质内形成接触塞，其中所述接触塞与所述源极区、所述漏极区和所述栅电极连接。
18.根据权利要求16所述的方法，其中形成所述介电层和所述场板的步骤包括：
在所述第一漂移区上方沉积所述介电层，所述介电层与所述第一漂移区接触；
在所述介电层上方沉积所述场板；以及
图案化所述介电层和所述场板。
19.根据权利要求16所述的方法，其中所述介电层进一步包括在所述栅电极的顶面上方且与所述栅电极的所述顶面接触的第二部分，并且其中所述场板进一步包括在所述介电层的所述第二部分上方且与所述介电层的所述第二部分接触的第二部分。
CN201210242445.1A 2011-11-30 2012-07-12 功率mosfet及其形成方法 Active CN103137697B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201161565177P 2011-11-30 2011-11-30
US61/565,177 2011-11-30
US13/348,463 2012-01-11
US13/348,463 US8664718B2 (en) 2011-11-30 2012-01-11 Power MOSFETs and methods for forming the same

Publications (2)

Publication Number Publication Date
CN103137697A CN103137697A (zh) 2013-06-05
CN103137697B true CN103137697B (zh) 2015-08-12

Family

ID=48466047

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210242445.1A Active CN103137697B (zh) 2011-11-30 2012-07-12 功率mosfet及其形成方法

Country Status (4)

Country Link
US (1) US8664718B2 (zh)
KR (1) KR101381038B1 (zh)
CN (1) CN103137697B (zh)
TW (1) TWI524520B (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823096B2 (en) * 2012-06-01 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods for forming the same
US9024324B2 (en) * 2012-09-05 2015-05-05 Freescale Semiconductor, Inc. GaN dual field plate device with single field plate metal
US9064868B2 (en) * 2012-10-12 2015-06-23 Globalfoundries Inc. Advanced faraday shield for a semiconductor device
JP2014209522A (ja) * 2013-04-16 2014-11-06 富士通株式会社 半導体装置及びその製造方法
US9252260B2 (en) * 2013-07-11 2016-02-02 Analog Devices Global Semiconductor device, and a method of improving breakdown voltage of a semiconductor device
US9306055B2 (en) * 2014-01-16 2016-04-05 Microchip Technology Incorporated High voltage double-diffused MOS (DMOS) device and method of manufacture
US9269808B2 (en) * 2014-02-21 2016-02-23 Vanguard International Semiconductor Corporation Method and apparatus for power device with depletion structure
TWI570930B (zh) * 2014-06-05 2017-02-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
CN105489648A (zh) * 2014-09-18 2016-04-13 北大方正集团有限公司 射频横向双扩散金属氧化物半导体器件及制作方法
US9263574B1 (en) * 2014-11-07 2016-02-16 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
US10756208B2 (en) 2014-11-25 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated chip and method of forming the same
US11164970B2 (en) 2014-11-25 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact field plate
US9590053B2 (en) 2014-11-25 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Methodology and structure for field plate design
US10629726B2 (en) * 2014-12-16 2020-04-21 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same
CN106328523B (zh) * 2015-06-15 2019-10-15 北大方正集团有限公司 射频横向双扩散mos器件的制作方法
TWI626742B (zh) 2015-06-18 2018-06-11 台達電子工業股份有限公司 半導體裝置
US10177225B2 (en) * 2015-08-12 2019-01-08 Mediatek Inc. Electronic component and manufacturing method thereof
US9905428B2 (en) * 2015-11-02 2018-02-27 Texas Instruments Incorporated Split-gate lateral extended drain MOS transistor structure and process
US9871134B2 (en) * 2015-12-21 2018-01-16 Taiwan Semiconductor Manufacturing Company Ltd. Power MOSFETs and methods for manufacturing the same
US10205024B2 (en) 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
US9954100B2 (en) * 2016-03-24 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for high voltate transistors
US10825905B2 (en) * 2016-06-01 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Thin poly field plate design
KR102454465B1 (ko) * 2016-09-22 2022-10-14 주식회사 디비하이텍 필드 플레이트 영역 내에 형성된 보조 전극을 갖는 반도체 소자
US10797123B2 (en) 2017-10-13 2020-10-06 Samsung Display Co., Ltd. Display panel and method of fabricating the same
US10685886B2 (en) 2017-12-15 2020-06-16 International Business Machines Corporation Fabrication of logic devices and power devices on the same substrate
KR20190109685A (ko) 2018-03-16 2019-09-26 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조방법
CN108847423B (zh) * 2018-05-30 2022-10-21 矽力杰半导体技术(杭州)有限公司 半导体器件及其制造方法
KR102051752B1 (ko) 2018-06-14 2020-01-09 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
US10680100B2 (en) * 2018-07-03 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Field structure and methodology
CN110797406A (zh) * 2018-08-01 2020-02-14 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
US10861946B1 (en) 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Field plate structure for high voltage device
CN110364567A (zh) * 2019-07-24 2019-10-22 上海华虹宏力半导体制造有限公司 Ldmos器件及其形成方法
US11121225B2 (en) 2019-11-01 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Field plate structure to enhance transistor breakdown voltage
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
KR102081561B1 (ko) * 2020-01-13 2020-02-26 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조방법
US11411086B2 (en) 2020-03-17 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Field plate and isolation structure for high voltage device
KR102362576B1 (ko) * 2020-04-02 2022-02-11 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
KR20210149293A (ko) 2020-06-01 2021-12-09 삼성디스플레이 주식회사 표시 장치
CN114420749A (zh) * 2020-10-28 2022-04-29 联华电子股份有限公司 半导体元件及其制造方法
TWI762253B (zh) * 2021-03-25 2022-04-21 力晶積成電子製造股份有限公司 半導體裝置
KR102528066B1 (ko) * 2021-04-23 2023-05-03 주식회사 키파운드리 낮은 온 저항 및 낮은 기생 정전 용량을 갖는 반도체 소자 및 그의 제조 방법
CN114944425A (zh) * 2022-07-22 2022-08-26 合肥新晶集成电路有限公司 功率器件及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6033948A (en) * 1995-12-02 2000-03-07 Lg Semicon Co., Ltd. Method of making high voltage metal oxide silicon field effect transistor
JP2006513580A (ja) * 2003-01-29 2006-04-20 株式会社東芝 パワー半導体素子
CN1954440A (zh) * 2004-05-11 2007-04-25 美商克立股份有限公司 具源极连接场板的宽能带隙高电子迁移率晶体管
CN101320752A (zh) * 2007-06-06 2008-12-10 旺宏电子股份有限公司 低开启电阻的横向扩散金氧半导体元件及其制造方法
CN101414627A (zh) * 2008-12-01 2009-04-22 西安电子科技大学 绝缘栅型源-漏复合场板高电子迁移率晶体管及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4290077A (en) 1979-05-30 1981-09-15 Xerox Corporation High voltage MOSFET with inter-device isolation structure
KR100469373B1 (ko) 2000-08-03 2005-01-31 매그나칩 반도체 유한회사 고전압 소자 및 그의 제조방법
GB0107405D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
US6489203B2 (en) * 2001-05-07 2002-12-03 Institute Of Microelectronics Stacked LDD high frequency LDMOSFET
JP4417677B2 (ja) * 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
US8174073B2 (en) 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6033948A (en) * 1995-12-02 2000-03-07 Lg Semicon Co., Ltd. Method of making high voltage metal oxide silicon field effect transistor
JP2006513580A (ja) * 2003-01-29 2006-04-20 株式会社東芝 パワー半導体素子
CN1954440A (zh) * 2004-05-11 2007-04-25 美商克立股份有限公司 具源极连接场板的宽能带隙高电子迁移率晶体管
CN101320752A (zh) * 2007-06-06 2008-12-10 旺宏电子股份有限公司 低开启电阻的横向扩散金氧半导体元件及其制造方法
CN101414627A (zh) * 2008-12-01 2009-04-22 西安电子科技大学 绝缘栅型源-漏复合场板高电子迁移率晶体管及其制作方法

Also Published As

Publication number Publication date
US20130134512A1 (en) 2013-05-30
KR20130061036A (ko) 2013-06-10
TWI524520B (zh) 2016-03-01
KR101381038B1 (ko) 2014-04-04
TW201322446A (zh) 2013-06-01
CN103137697A (zh) 2013-06-05
US8664718B2 (en) 2014-03-04

Similar Documents

Publication Publication Date Title
CN103137697B (zh) 功率mosfet及其形成方法
KR102224364B1 (ko) 고전압 반도체 소자 및 그 제조 방법
US10134892B2 (en) High voltage device with low Rdson
US10840372B2 (en) SOI power LDMOS device
US8314000B2 (en) LDMOS with double LDD and trenched drain
EP1946378B1 (en) Method of manufacturing a semiconductor device
US7928508B2 (en) Disconnected DPW structures for improving on-state performance of MOS devices
US8987821B2 (en) LDMOS with accumulation enhancement implant
US9093300B2 (en) Transistor structure having a trench drain
US10629723B2 (en) Schottky power MOSFET
CN103456788A (zh) 垂直功率mosfet及其形成方法
US8450177B2 (en) LDMOS with self aligned vertical LDD backside drain
US20140021545A1 (en) Pocket counterdoping for gate-edge diode leakage reduction
US9768054B2 (en) High voltage device with low Rdson
US8269274B2 (en) Semiconductor device and method for fabricating the same
US9859415B2 (en) High voltage transistor
WO2022099102A1 (en) Rugged ldmos with drain-tied field plate
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
US20230317846A1 (en) Rugged ldmos with field plate
US8273621B2 (en) MOS-FET having a channel connection, and method for the production of a MOS-FET having a channel connection
TWI433311B (zh) 具有自對準矽化物接觸的功率裝置及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant