KR101213526B1 - 반도체 장치 - Google Patents

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고이치 후쿠다
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 0.1㎛ 이하의 얇은 규소층을 적층한 SOS 기판에 형성한 MOSFET 의 이면 채널에 의한 리크 전류를 억제하는 수단을 제공한다.
(해결수단) 반도체 장치가 사파이어 기판 상에 형성된 0.1㎛ 이하의 막두께의 규소층과, 규소층의 상방에 형성된 게이트 전극과, 규소층에 형성된 소스층 및 드레인층과, 게이트 전극과 소스층 사이의 규소층에, 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 사파이어 기판과 규소층의 계면에 도달하기에 불충분하고, 소스층과 같은 도전형이고 또한 소스층보다 불순물 농도가 낮은 소스측 확산층과, 게이트 전극과 드레인층 사이의 규소층에, 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 계면에 도달하기에 불충분하고, 드레인층과 같은 도전형이고 또한 드레인층보다 불순물 농도가 낮은 드레인측 확산층을 구비한다.
반도체, MOSFET, 리크 전류, LDD층, SOS 기판

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1 은 실시예 1 의 반도체 장치의 nMOS 소자를 나타내는 설명도.
도 2 는 실시예 1 의 nMOS 소자의 전기 특성을 나타내는 시뮬레이션 결과를 도시하는 도면.
도 3 은 실시예 1 의 nMOS 소자의 전자 농도 분포를 나타내는 시뮬레이션 결과를 도시하는 도면.
도 4 는 실시예 2 의 반도체 장치의 nMOS 소자를 나타내는 설명도.
도 5 는 실시예 3 의 반도체 장치의 nMOS 소자를 나타내는 설명도.
도 6 은 실시예 4 의 반도체 장치의 nMOS 소자를 나타내는 설명도.
도 7 은 실시예 5 의 반도체 장치의 nMOS 소자를 나타내는 설명도.
도 8 은 계면에 도달한 LDD층이 형성된 nMOS 소자를 나타내는 설명도.
도 9 는 단채널의 nMOS 소자의 전기 특성을 나타내는 시뮬레이션 결과를 도시하는 도면.
도 10 은 리크 전류가 발생하고 있을 때의 전자 농도 분포를 나타내는 시뮬레이션 결과를 도시하는 도면.
도 11 은 단채널의 nMOS 소자의 이상적인 전기 특성을 나타내는 시뮬레이션 결과를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1, 101: nMOS 소자 2: 사파이어 기판
3: 규소층 4: SOS 기판
5: 계면 6: 소스층
7: 드레인층 8: 보디 영역
9: 게이트 산화막 10: 게이트 전극
11: 사이드월 13, 113: 소스측 LDD층
14, 114: 드레인측 LDD층 21: 고농도 확산층
일본국 공개특허공보 제 2003-69033 호 (주로 제3페이지 단락 0024-제4페이지 단락 0025, 도 1)
본 발명은 비교적 얇은 규소층을 적층한 SOS (Silicon On Sapphire) 기판에 MOSFET (MOS (Metal Oxide Semiconductor) Field Effect Transistor: MOS 전계 효과형 트랜지스터) 를 형성한 반도체 장치에 관한 것이다.
종래의 반도체 장치는 사파이어 기판에 0.3㎛ 정도의 비교적 두꺼운 규소층을 적층하여 SOS 기판을 형성하고, 이 규소층에 형성하는 MOSFET 의 보디 영역에 LDD (Lightly Doped Drain) 층을 형성할 때에, N형 불순물인 인의 도즈량을 3×1013 이온/㎠, 에너지를 30KeV 로 하여 이온 주입하여, 0.1㎛ 의 LDD층을 형성하고 있다 (예를 들어, 특허문헌 1 참조.).
한편, 최근의 반도체 장치의 고집적화, 고속화를 지향한 미세화에 따라, SOS 기판의 사파이어 기판에 적층하는 규소층이 박막화되어 규소층의 두께가 0.1㎛ 이하인 SOS 기판이 주류를 이루고 있다.
그러나, 전술한 종래의 기술에 있어서는 규소층에 형성하는 MOSFET 의 LDD층을 0.1㎛ 의 두께로 하기 때문에, 최근의 SOS 기판의 얇은 규소층에 형성하는 MOSFET 의 LDD층으로 하는 경우에는 도 8 에 나타낸 바와 같이 LDD층이 규소층과 사파이어 기판의 계면에 도달하게 되어, 게이트 전압이 0V, 요컨대 OFF 상태에서의 리크 전류가 증대한다는 문제가 있다.
이 점은 반도체 소자를 미세화하기 위해서 MOSFET 의 게이트 길이를 1㎛ 이하로 단축한 단채널의 MOSFET 에서 특히 심각한 문제이고, 이러한 리크 전류가 증대된 반도체 소자를 사용하면, 대기시의 전류가 증대하여 전지 수명을 저하시키는 결과가 된다.
도 8 은 계면에 도달한 LDD층이 형성된 nMOS 소자를 나타내는 설명도이다.
도 8 에 있어서, 101 은 반도체 장치에 형성된 MOSFET 의 일종인 N 채널 MOS 소자 (nMOS 소자라고 한다.) 이다.
이 nMOS 소자 (101) 는 사파이어 기판 (2) 에 0.1㎛ 이하의 얇은 규소층 (3) 을 적층한 SOS 기판 (4) 에 형성되고, 그 규소층 (3) 에, 규소층 (3) 과 사파이어 기판 (2) 의 계면 (5; 도 8 에 굵은 실선으로 나타낸다. 다른 도면도 마찬가지.) 에 도달하는 N형 확산층으로서 형성된 소스층 (6) 과 드레인층 (7), 소스층 (6) 과 드레인층 (7) 사이를 P형 확산층으로 한 nMOS 소자 (101) 의 채널이 형성되는 영역인 보디 영역 (8), 규소산화막 (SiO2) 등으로 이루어지는 게이트 산화막 (9) 을 사이에 두고 보디 영역 (8) 에 대향하는 게이트 전극 (10), 게이트 전극 (10) 의 측면에 형성된 규소산화막 등으로 이루어지는 사이드월 (11) 및 보디 영역 (8) 의 게이트 전극 (10) 의 소스층 (6) 측 및 드레인층 (7) 측의 단부에 대향하는 위치에 소스층 (6) 및 드레인층 (7) 에 인접하여 형성된 소스층 (6) 이나 드레인층 (7) 보다 N형 불순물 농도가 묽은 N형 확산층인 소스측 LDD층 (113) 및 드레인측 LDD층 (114) 이 계면 (5) 에 도달한 상태로 형성되어 있다.
발명자는 이러한 계면 (5) 에 도달한 상태의 소스측 LDD층 (113) 과 드레인측 LDD층 (114) 을 갖는 nMOS 소자 (101) 에 생기는 리크 전류의 원인을 디바이스 시뮬레이션 프로그램을 사용하여 구명하였다.
도 9 는 단채널의 nMOS 소자의 전기 특성을 나타내는 시뮬레이션 결과를 도시하는 도면이고, 도 10 은 리크 전류가 발생하고 있을 때의 전자 농도 분포를 나타내는 시뮬레이션 결과를 도시하는 도면이며, 도 11 은 단채널의 nMOS 소자의 이상적인 전기 특성을 나타내는 시뮬레이션 결과를 도시하는 도면이다.
또, 본 시뮬레이션은 사파이어 기판 (2) 에 0.07㎛ 의 규소층 (3) 을 적층한 SOS 기판 (4) 에, 게이트 전극 (10) 의 게이트 길이를 0.25㎛ 로 한 단채널의 nMOS 소자 (101) 를 형성한 경우의 계산 결과이다.
도 9 에 나타내는 바와 같이, 드레인 전압 Vds=2.5V 일 때의 게이트 전압 Vgs=0V (OFF 상태) 의 드레인 전극 (10) 의 단위폭 (1㎛) 당 드레인 전류는 10-8A/㎛ 로, 도 11 에 나타내는 이상적인 상태의 OFF 시의 드레인 전류 10-10A/㎛ 에 비하여 큰 리크 전류가 발생하고 있는 것을 알 수 있다.
이 큰 리크 전류가 발생하고 있을 때의 전자 농도 분포 (전자 농도 E=1014/㎤～1020/㎤ 의 사이를 10배마다 구분하여 나타낸다.) 는 도 10 에 나타내는 바와 같이 전자 농도 E=1017/㎤ 이하의 전자가 돌아들어가는 보디 영역 (8) 의 규소층 (3) 과 사파이어 기판 (2) 의 계면 (5) 의 도 10 에 파선으로 둘러싼 부분에 반전층이 생겨 채널 (이면 채널이라고 한다.) 이 형성되어 있는 것을 알 수 있다.
이와 같이, 발명자는 게이트 전극 (10) 에 게이트 전압을 인가한 경우에 보디 영역 (8) 의 게이트 전극 (10) 측에 형성되는 채널 (표면 채널이라고 한다.) 과는 별도로, 게이트 전압 OFF 시에 드레인 전압이 인가되었을 때에는 이면 채널이 형성되고, 이로 인한 리크 전류가 발생하는 것을 해명하였다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 0.1㎛ 이하의 얇은 규소층을 적층한 SOS 기판에 형성한 MOSFET 의 이면 채널에 의한 리크 전류를 억제하는 수단을 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해서, 반도체 장치가, 사파이어 기판 상에 형성된 0.1㎛ 이하의 막두께의 규소층과, 상기 규소층의 상방에 형성된 게이트 전극과, 상기 규소층에 형성된 소스층 및 드레인층과, 상기 게이트 전극과 상기 소스층 사이의 상기 규소층에, 상기 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 상기 사파이어 기판과 상기 규소층의 계면에 도달하기에 불충분하고, 상기 소스층과 같은 도전형이고 또한 상기 소스층보다 불순물 농도가 낮은 소스측 확산층과, 상기 게이트 전극과 상기 드레인층 사이의 상기 규소층에, 상기 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 상기 계면에 도달하기에 불충분하고, 상기 드레인층과 같은 도전형이고 또한 상기 드레인층보다 불순물 농도가 낮은 드레인측 확산층을 구비한 것을 특징으로 한다.
발명을 실시하기 위한 최선의 형태
이하에, 도면을 참조하여 본 발명에 의한 반도체 장치의 실시예에 관해서 설명한다.
실시예 1
도 1 은 실시예 1 의 반도체 장치의 nMOS 소자를 나타내는 설명도이다.
도 1 에서, 부호 1 은 반도체 장치에 형성된 MOSFET 의 일종인 nMOS 소자이다.
이 nMOS 소자 (1) 에는 사파이어 기판 (2) 에 0.1㎛ 이하의 막두께, 예를 들 어 0.07㎛ 의 막두께가 얇은 규소층 (3) 을 적층한 SOS 기판 (4) 에 형성되고, 그 규소층 (3) 에, 규소층 (3) 과 사파이어 기판 (2) 의 계면 (5) 에 도달하는 N형 확산층으로서 형성된 소스층 (6) 과 드레인층 (7), 소스층 (6) 과 드레인층 (7) 사이의 규소층 (3) 을 P형 확산층으로 한 nMOS 소자 (1) 의 채널이 형성되는 영역인 보디 영역 (8), 규소산화막 등으로 이루어지는 게이트 산화막 (9) 을 사이에 두고 보디 영역 (8) 에 대향하여 규소층 (3) 의 상방에 형성된 게이트 전극 (10), 게이트 전극 (10) 의 측면에 형성된 규소산화막 등으로 이루어지는 사이드월 (11), 및 보디 영역 (8) 의 게이트 전극 (10) 의 소스층 (6) 측의 단부에 대향하는 위치에 배치되어, 게이트 전극 (10) 과 소스층 (6) 사이의 규소층 (3) 에 게이트 전극 (10) 의 하부까지 연장되어 형성되고, 확산 깊이가 사파이어 기판 (2) 과 규소층 (3) 의 계면 (5) 에 도달하기에 불충분한 상태, 요컨대 계면 (5) 에 도달하지 않는 상태로, 소스층 (6) 과 같은 도전형, 요컨대 소스층 (6) 과 동형의 불순물인 N형 불순물이고 또한 소스층 (3) 보다 N형 불순물 농도가 낮은 N형 확산층인 소스측 확산층으로서의 소스측 LDD층 (13), 및 보디 영역 (8) 의 게이트 전극 (10) 의 드레인층 (7) 측의 단부에 대향하는 위치에 배치되어, 게이트 전극 (10) 과 드레인층 (7) 사이의 규소층 (3) 에, 게이트 전극 (10) 의 하부까지 연장되어 형성되고, 확산 깊이가 사파이어 기판 (2) 과 규소층 (3) 의 계면 (5) 에 도달하지 않는 상태로, 드레인층 (7) 과 동형의 N형 불순물이고 또한 드레인층 (7) 보다 N형 불순물 농도가 낮은 N형 확산층인 드레인측 확산층으로서의 드레인측 LDD층 (14) 이 형성되어 있고, 게이트 전극 (10) 에 가해진 전압에 의해 보디 영역 (8) 에 형성되는 소스층 (6) 과 드레인층 (7) 사이의 표면 채널을 흐르는 전류를 제어한다.
또, 상기에서는 규소층 (3) 에 형성하는 소스층 (6) 과 드레인층 (7) 을 계면 (5) 에 도달하도록 형성하는 것으로 설명하였지만, 소스층 (6) 과 드레인층 (7) 은 계면 (5) 에 도달하지 않는 상태로 형성해도 된다.
소스측 LDD층 (13) 과 드레인측 LDD층 (14) 의 확산 깊이는 규소층 (3) 의 막두께의 1/2 이상, 3/4 미만이 적당하고, 3분의 2 또는 그 전후가 바람직하다. 즉, 규소층 (3) 의 막두께의 1/2 미만으로 하면 소스?드레인 간의 저항이 높아져 트랜지스터의 구동력이 저하되고, 반대로 확산 깊이를 규소층 (3) 의 막두께의 3/4 이상으로 하여 규소층 (3) 의 막두께에 너무 가까우면, 이면 채널이 형성되기 쉬워져 리크 전류가 발생하기 쉬워지기 때문이다.
구체적으로는 규소층 (3) 의 막두께가 0.07㎛ 이므로, 소스측 LDD층 (13) 및 드레인측 LDD층 (14) 의 확산 깊이는 0.047㎛ 전후로 하는 것이 바람직하다.
이러한, 소스측 LDD층 (13) 및 드레인측 LDD층 (14) 을 형성하기 위해서는 상기 특허문헌 1 에 예시되어 있는 방법에서는 LDD층이 너무 두꺼워지므로, 예를 들어 N형 불순물의 도즈량을 1018 이온/㎠, 에너지를 5KeV 로 하여 낮은 에너지로 진한 농도의 이온을 주입하여 형성한다.
또한, 소스측 LDD층 (13) 과 드레인측 LDD층 (14) 은 같은 조건으로 동시에 형성해도 되고, 약간 조건을 변경하여 따로따로 형성해도 된다. 따로따로 형성한 경우, 소스측 LDD층 (13) 과 드레인측 LDD층 (14) 의 확산 깊이, 불순물 농도 등은 동일해지지 않는다.
이와 같이 소스측 LDD층 (13) 및 드레인측 LDD층 (14) 을 얕게 형성하여 계면 (5) 에 도달하지 않도록 한 nMOS 소자 (1) 의 시뮬레이션 결과를 도 2, 도 3 에 나타낸다.
도 2 는 실시예 1 의 nMOS 소자의 전기 특성을 나타내는 시뮬레이션 결과를 도시하는 도면이고, 도 3 은 실시예 1 의 nMOS 소자의 전자 농도 분포를 나타내는 시뮬레이션 결과를 도시하는 도면이다.
도 2 에 나타내는 본 실시예의 nMOS 소자 (1) 의 전기 특성은 도 11 에 나타낸 이상적인 경우와 거의 동일하고, 게이트 전압 OFF 시의 드레인 전류는 10-10A/㎛ 이하로 억제되고, 도 3 에 나타내는 게이트 전압 OFF 시의 드레인 전압 2.5V 에서의 전자 농도 분포를 보면 돌아들어감이 방지되어 있는 것을 알 수 있다.
이와 같이, 소스측 LDD층 (13) 및 드레인측 LDD층 (14) 을 얕게 형성하여 계면 (5) 으로부터 떨어지도록 하면, 표면 채널의 실효 채널 길이를 유지한 채로, 이면 채널이 형성되는 보디 영역 (8) 의 계면 (5) 측 부위의 실효 채널 길이를 길게 할 수 있어, 이면 채널의 형성을 억제하여 리크 전류의 증대를 방지할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는 nMOS 소자의 보디 영역의 게이트 전극의 소스층측 및 드레인층측의 단부에 대향하는 위치에 계면에 도달하지 않는 소스측 LDD층 및 드레인측 LDD층을 형성하도록 한 것에 의해, 이면 채널이 형성되는 보디 영역의 계면측 부위의 실효 채널 길이를 길게 할 수 있어, 이면 채널의 형 성을 억제하여 리크 전류의 증대를 방지할 수 있다.
실시예 2
도 4 는 실시예 2 의 반도체 장치의 nMOS 소자를 나타내는 설명도이다.
또, 상기 실시예 1 과 동일한 부분은 동일한 부호를 붙이고 그 설명을 생략한다.
본 실시예의 nMOS 소자 (1) 의 보디 영역 (8) 에 형성된 게이트 전극 (10) 의 양쪽 단부에 대향하는 위치에 형성된 소스측 LDD층 (13) 및 드레인측 LDD층 (14) 과 계면 (5) 사이에는 각각 보디 영역 (8) 과 동형의 불순물이고 보디 영역 (8) 의 불순물 농도보다 높은 농도의 고농도 확산층 (21) 이 형성되어 있다.
본 실시예의 MOSFET 은 nMOS 소자 (1) 이므로, 고농도 확산층 (21) 은 P형 불순물의 농도를 보디 영역 (8) 의 농도보다 높여 형성되어 있다.
이와 같이, 소스측 LDD층 (13) 및 드레인측 LDD층 (14) 과 계면 (5) 사이에 P형 불순물 농도가 보디 영역 (8) 의 농도보다 높은 고농도 확산층 (21) 을 형성하면, 표면 채널이 형성되는 게이트 (10) 측의 보디 영역 (8) 의 P형 불순물 농도에 영향을 주지 않고, 이면 채널이 형성되는 보디 영역 (8) 의 계면 (5) 측 부위의 불순물 농도를 높여 드레인층 (7) 으로부터의 공핍층의 확대를 억제하여 이면 채널의 형성을 억제할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는 nMOS 소자의 보디 영역의 게이트 전극의 소스층측 및 드레인층측의 단부에 대향하는 위치에, 계면에 도달하지 않는 소스측 LDD층 및 드레인측 LDD층을 형성하고, 소스측 LDD층 및 드레인측 LDD층과 계면과의 사이에 P형 불순물 농도를 보디 영역보다 진하게 한 고농도 확산층을 형성하도록 한 것에 의해, 이면 채널이 형성되는 보디 영역의 계면측 부위만의 불순물 농도를 진하게 하여 공핍층의 확대를 억제할 수 있고, 이면 채널의 형성을 더욱 억제하여 리크 전류의 증대를 방지할 수 있다.
실시예 3
도 5 는 실시예 3 의 반도체 장치의 nMOS 소자를 나타내는 설명도이다.
또, 상기 실시예 1 및 실시예 2 와 동일한 부분은 동일한 부호를 붙이고 그 설명을 생략한다.
본 실시예의 nMOS 소자 (1) 의 보디 영역 (8) 에 형성된 게이트 전극 (10) 의 소스층 (6) 측의 단부에 대향하는 위치에 형성된 소스측 LDD층 (13) 과 계면 (5) 사이에는 상기 실시예 2 와 동일한 고농도 확산층 (21) 이 형성되어 있다. 요컨대 고농도 확산층 (21) 은 소스측 LDD층 (13) 과 계면 (5) 사이에만 형성되어 있다.
이와 같이, 소스측 LDD층 (13) 과 계면 (5) 사이에 P형 불순물 농도가 보디 영역 (8) 의 농도보다 높은 고농도 확산층 (21) 을 형성하면, 표면 채널이 형성되는 게이트 (10) 측의 보디 영역 (8) 의 P형 불순물 농도에 영향을 주지 않고, 이면 채널이 보디 영역 (8) 의 계면 (5) 측의 소스층 (6) 측 부위의 불순물 농도를 높여 그 부분의 임계치 전압을 높일 수 있고, 이면 채널의 형성을 억제할 수 있는 것 이외에, 상기 실시예 2 에 비하여 드레인층 (7) 측의 고농도 확산층 (21) 에 의한 PN 접합에 따른 기생 용량의 증대가 없으므로, 동작 속도의 저하를 회피할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는 nMOS 소자의 보디 영역의 게이트 전극의 소스층측 및 드레인층측의 단부에 대향하는 위치에, 계면에 도달하지 않는 소스측 LDD층 및 드레인측 LDD층을 형성하고, 소스측 LDD층과 계면 사이에 P형 불순물 농도를 보디 영역보다 진하게 한 고농도 확산층을 형성하도록 한 것에 의해, 이면 채널이 형성되는 보디 영역의 계면측 부위만의 불순물 농도를 진하게 하여 그 부분의 임계치 전압을 높일 수 있고, 이면 채널의 형성을 더욱 억제할 수 있으며, 동작 속도의 저하를 최소한으로 막을 수 있다.
실시예 4
도 6 은 실시예 4 의 반도체 장치의 nMOS 소자를 나타내는 설명도이다.
또, 상기 실시예 1 과 동일한 부분은 동일한 부호를 붙이고 그 설명을 생략한다.
본 실시예의 nMOS 소자 (1) 의 보디 영역 (8) 에 형성된 게이트 전극 (10) 의 드레인층 (7) 측의 단부에 대향하는 위치에는 계면 (5) 에 도달하지 않는 드레인측 LDD층 (14) 이 형성되어 있다. 요컨대 본 실시예에서는 실시예 1 과 동일한 드레인측 LDD층 (14) 만이 형성되고, 실시예 1 의 소스측 LDD층 (13) 을 형성하지 않은 상태로 되어 있다.
일반적으로, nMOS 소자 (1) 의 보디 영역 (8) 에 실시예 1 과 동일한 소스측 LDD층 (13) 만을 형성한 경우에는 게이트 전극 (10) 측에 형성되는 표면 채널이 접속하지 않으므로 문제가 생기지만, 드레인측 LDD층 (14) 만이 형성되어 있는 경우에는 이상한 특성으로는 되지 않으므로, 소스측 LDD층 (13) 의 형성하지 않으면, 이면 채널이 형성되는 보디 영역 (8) 의 계면 (5) 측 부위의 실효 채널 길이를 길게 할 수 있어, 이면 채널의 형성을 억제할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는 nMOS 소자 (1) 의 보디 영역에 실시예 1 과 동일한 드레인측 LDD층만을 형성하더라도, 이면 채널이 형성되는 보디 영역의 계면측 부위의 실효 채널 길이를 길게 할 수 있어, 이면 채널의 형성을 억제할 수 있다는 효과가 얻어진다.
실시예 5
도 7 은 실시예 5 의 반도체 장치의 nMOS 소자를 나타내는 설명도이다.
또, 상기 실시예 1 과 동일한 부분은 동일한 부호를 붙이고 그 설명을 생략한다.
본 실시예의 nMOS 소자 (1) 의 보디 영역 (8) 에는 실시예 1 의 드레인층 (7) 은 형성되어 있지 않고, 게이트 전극 (10) 의 소스층 (6) 측의 단부와는 반대측의 단부에 대향하는 위치에는, 규소층 (3) 에, 게이트 전극 (10) 의 하부까지 연장되어 형성되고, 확산 깊이가 사파이어 기판 (2) 과 규소층 (3) 의 계면 (5) 에 도달하지 않는 상태로, 소스층 (6) 과 동형의 N형 불순물이고 또한 소스층 (6) 보다 N형 불순물 농도가 낮은 N형 확산층인 드레인측 LDD층 (14) 이 소스층측 LDD층 (13) 보다 길게 형성되어 있고, 이 드레인측 LDD층 (14) 이 본 실시예의 드레인으로서 기능한다.
이와 같이, 실시예 1 과 동일한 드레인층 (7) 을 형성하지 않고, 긴 드레인측 LDD층 (14) 을 형성하면, 드레인측의 기생 저항은 전류의 포화 영역에서는 캐리 어가 포화 속도에 도달해 있으므로, 긴 드레인측 LDD층 (14) 이 드레인으로서 기능하여 큰 작동 전류의 저하를 일으키지 않는다. 또한 드레인층 (7) 을 형성하지 않음으로써 드레인측으로부터의 공핍층의 확대를 더욱 억제하여 이면 채널의 형성을 더욱 억제할 수 있다.
이상 설명한 바와 같이, 본 실시예에서는 nMOS 소자의 보디 영역에 드레인층을 형성하지 않고 긴 드레인측 LDD층만을 형성하도록 한 것에 의해, 드레인층을 형성하지 않음으로써 드레인측으로부터의 공핍층의 확대를 더욱 억제하여 이면 채널의 형성을 더욱 억제할 수 있으며, 작동 전류의 저하를 최소한으로 막을 수 있다.
상기 각 실시예에서는 MOSFET 은 nMOS 소자로 하여 설명하였지만, P 채널 MOS 소자에 본 발명을 적용하더라도, 상기 각 실시예와 동일한 효과를 얻을 수 있다.
따라서, 본 발명은 이면 채널이 형성되는 보디 영역의 계면측 부위의 실효 채널 길이를 길게 할 수 있어, 이면 채널의 형성을 억제하여 리크 전류의 증대를 방지할 수 있다는 효과가 얻어진다.

Claims (7)

  1. 사파이어 기판 상에 형성된 0.1㎛ 이하의 막두께의 규소층;
    상기 규소층의 상방에 형성된 게이트 전극;
    상기 규소층에 형성된 소스층 및 드레인층;
    상기 게이트 전극과 상기 소스층 사이의 상기 규소층에, 상기 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 상기 사파이어 기판과 상기 규소층의 계면에 도달하지 않고, 상기 소스층과 같은 도전형이고 또한 상기 소스층보다 불순물 농도가 낮은 소스측 확산층; 및
    상기 게이트 전극과 상기 드레인층 사이의 상기 규소층에, 상기 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 상기 계면에 도달하지 않고, 상기 드레인층과 같은 도전형이고 또한 상기 드레인층보다 불순물 농도가 낮은 드레인측 확산층을 구비하며,
    상기 소스측 확산층 및 상기 드레인측 확산층의 확산 깊이는 상기 규소층의 막두께의 1/2 이상, 3/4 미만인 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소스측 확산층과 상기 계면 사이 및 상기 드레인측 확산층과 상기 계면 사이에, 상기 소스측 확산층과 상기 드레인측 확산층 사이의 상기 규소층과 같은 도전형이고 또한 상기 소스측 확산층과 상기 드레인측 확산층 사이의 상기 규소층보다 불순물 농도가 높은 고농도 확산층을 형성한 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 소스측 확산층과 상기 계면 사이에, 상기 소스측 확산층과 상기 드레인측 확산층 사이의 상기 규소층과 같은 도전형이고 또한 상기 소스측 확산층과 상기 드레인측 확산층 사이의 상기 규소층보다 불순물 농도가 높은 고농도 확산층을 형성한 것을 특징으로 하는 반도체 장치.
  4. 사파이어 기판 상에 형성된 0.1㎛ 이하의 막두께의 규소층;
    상기 규소층의 상방에 형성된 게이트 전극;
    상기 규소층에 형성된 소스층 및 드레인층; 및
    상기 게이트 전극과 상기 드레인층 사이의 상기 규소층에, 상기 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 상기 사파이어 기판과 상기 규소층의 계면에 도달하지 않고, 상기 드레인층과 같은 도전형이고 또한 상기 드레인층보다 불순물 농도가 낮은 드레인측 확산층을 구비하며,
    상기 드레인측 확산층의 확산 깊이는 상기 규소층의 막두께의 1/2 이상, 3/4 미만인 것을 특징으로 하는 반도체 장치.
  5. 사파이어 기판 상에 형성된 0.1㎛ 이하의 막두께의 규소층;
    상기 규소층의 상방에 형성된 게이트 전극;
    상기 규소층에 형성된 소스층;
    상기 게이트 전극과 상기 소스층 사이의 상기 규소층에, 상기 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 상기 사파이어 기판과 상기 규소층의 계면에 도달하지 않고, 상기 소스층과 같은 도전형이고 또한 상기 소스층보다 불순물 농도가 낮은 소스측 확산층; 및
    상기 규소층에, 상기 게이트 전극의 하부까지 연장되어 형성되고, 확산 깊이가 상기 계면에 도달하지 않고, 상기 소스층과 같은 도전형이고 또한 상기 소스층보다 불순물 농도가 낮고, 드레인층으로서 기능하는 드레인측 확산층을 구비하며,
    상기 소스측 확산층 및 상기 드레인측 확산층의 확산 깊이는 상기 규소층의 막두께의 1/2 이상, 3/4 미만인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 3 항 및 제 5 항 중 어느 한 항에 있어서,
    상기 소스측 확산층 및 상기 드레인측 확산층의 확산 깊이는 상기 규소층의 막두께의 3 분의 2 인 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 드레인측 확산층의 확산 깊이는 상기 규소층의 막두께의 3 분의 2 인 것을 특징으로 하는 반도체 장치.
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