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TECHNISCHES GEBIET
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Ausführungsformen der vorliegenden Erfindung beziehen sich auf Verfahren zur Herstellung von Halbleitervorrichtungen, insbesondere auf ein Verfahren zur Herstellung von Feldeffekt-Halbleitervorrichtungen mit mehreren Halbleitermesas.
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HINTERGRUND
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Halbleitertransistoren, insbesondere durch einen Feldeffekt gesteuerte Schaltvorrichtungen, wie z. B. ein Sperrschicht-Feldeffekttransistor (JFET), ein Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) und ein Bipolartransistor mit isoliertem Gate (IGBT), wurden für verschiedene Anwendungen verwendet, einschließlich, jedoch nicht begrenzt auf die Verwendung als Schalter in Leistungsversorgungen und Leistungswandlern, Elektrofahrzeugen, Klimaanlagen und sogar Stereoanlagen. Aufgrund der strukturellen Effizienz und des niedrigen Einschaltwiderstandes Ron, werden MOSFETs mit vertikalem Graben häufig verwendet, insbesondere in Leistungsanwendungen.
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Mehrere Halbleiterkonzepte verwenden eine Sequenz von dünnen Gräben und Halbleitermesas oder Halbleiterlamellen. Eine Konfiguration eines MOSFET mit vertikalem Graben ist beispielsweise der sogenannte TEDFET (Graben-Feldeffekttransistor mit erweitertem Drain, engl.: Trench Extended Drain Field-Effect Transistor), der eine verbesserte Entkopplung der Spannungssperrfähigkeit und des Einschaltwiderstandes Ron im Vergleich zu herkömmlichen MOSFETs durch zusätzliches Steuern der Leitfähigkeit im Driftgebiet durch ein Driftsteuergebiet ermöglicht, das vom Driftgebiet durch ein Akkumulationsdielektrikum getrennt ist, das in Gräben ausgebildet ist, die sich vertikal entlang des Driftgebiets erstrecken. Ein weiteres Beispiel sind Feldeffekttransistoren mit mehreren Gates (MuGFETs, engl.: Multiple Gate Field-Effect Transistors) wie z. B. FinFETs, die Transistoren mit doppeltem Gate sind, die auf SOI-Substraten (Silizium auf Isolator) aufgebaut sein können und durch leitende Kanäle gekennzeichnet sind, die mit einer dünnen Silizium-"Rippe" (Fin) umhüllt sind, die das Bodygebiet des Feldeffekttransistors bildet.
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Das Ausbilden der sich tief in das Halbleitermaterial erstreckenden Akkumulationsdielektrika mit hoher Qualität kann beispielsweise für Leistungs-TEDFETs mit höherer Sperrfähigkeit komplex werden, insbesondere für Halbleitermesas und zwischenliegende Gräben mit höheren Seitenverhältnissen (Aspektverhältnissen) und kleinem Abstand.
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Die
US 2012/0146 133 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiterbauteils, das Folgendes umfasst: Bereitstellen eines Halbleiterkörpers mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche; Ätzen eines Isolationsgrabens von der ersten Oberfläche teilweise in den Halbleiterkörper; Ausbilden einer ersten Isolationsschicht auf einer oder mehreren Seitenwänden des Isolationsgrabens; Bearbeiten der zweiten Oberfläche, das Schleifen, Polieren, einen CMP-Prozess und/oder Ätzen umfasst, um die erste Isolationsschicht freizulegen; und Abscheiden einer zweiten Isolationsschicht, die sich bis zur ersten Isolationsschicht erstreckt, auf der bearbeiteten zweiten Oberfläche. Dabei kann vor der Bearbeitung der zweiten Oberfläche das Ausbilden einer TEDFET-Struktur im Halbleiterkörper erfolgen, wobei die erste Isolationsschicht ein Anreicherungsoxid der TEDFET-Struktur bildet.
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Aufgrund der verringerten mechanischen Stabilität von Halbleitermesas mit hohem Seitenverhältnis nimmt das Risiko einer Auslenkung der Halbleitermesas, beispielsweise während der Implantation, Lithographie oder nasschemischen Ätzprozessen zum Spülen und Trocknen oder aufgrund einer Vibration, zu. Die Ablenkung kann zur Anhaftung von benachbarten Halbleitermesas beispielsweise aufgrund von Kapillarkräften führen. Ferner kann eine dünne Mesa sogar abbrechen. Diese Risiken können durch Ersetzen von Wasser als Lösungsmittel beispielsweise unter Verwendung von Isopropanol verringert werden. Diese Methode ist jedoch für tiefe vertikale Gräben bzw. sich tief in das Halbleitermaterial erstreckende dünne Dielektrika nicht zufriedenstellend. Die Verwendung von dickeren Mesas erfordert größere Flächen und erhöht folglich die Kosten.
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Folglich besteht ein Bedarf, die Herstellungsverfahren für Halbleitervorrichtungen mit mehreren Halbleitermesas zu verbessern.
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ZUSAMMENFASSUNG
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Gemäß einer Ausführungsform eines Verfahrens zum Ausbilden einer Halbleitervorrichtung umfasst das Verfahren Folgendes: Bereitstellen eines Wafers mit einer oberen Oberfläche und mehreren Halbleitermesas, die sich zur oberen Oberfläche erstrecken, wobei benachbarte Paare der Halbleitermesas der mehreren Halbleitermesas durch einen Graben, der sich von der oberen Oberfläche in den Wafer erstreckt, und/oder einen Nicht-Halbleiter-Bereich, der an einer Seitenwand des Grabens angeordnet ist, voneinander getrennt sind; Ausbilden einer ersten Stützstruktur, die aus einem ersten Material besteht und an die mehreren Halbleitermesas an der oberen Oberfläche angrenzt, so dass die benachbarten Paare der Halbleitermesas durch die erste Stützstruktur überbrückt sind; Ausbilden einer zweiten Stützstruktur, die aus einem zweiten Material besteht und an die mehreren Halbleitermesas an der oberen Oberfläche angrenzt, so dass die benachbarten Paare der Halbleitermesas durch die zweite Stützstruktur überbrückt sind; danach Entfernen der ersten Stützstruktur; und zumindest teilweises Entfernen der zweiten Stützstruktur. Das zweite Material ist vom ersten Material verschieden.
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Gemäß einer Ausführungsform eines Verfahrens zum Ausbilden einer Halbleitervorrichtung umfasst das Verfahren Folgendes: Ausbilden von mehreren Halbleitermesas, die sich zu einer Oberseite erstrecken, in einem Halbleitersubstrat, so dass benachbarte Halbleitermesas durch entweder einen leeren Graben oder einen Graben, der mit einer Opferschicht gefüllt ist, die selektiv in Bezug auf die Halbleitermesas ätzbar ist, voneinander beabstandet sind; Ausbilden einer Stützstruktur, die die Halbleitermesas mechanisch verbindet, wobei das Ausbilden der Stützstruktur auf der Oberseite und/oder an der Oberseite erfolgt; und Bearbeiten des Halbleitersubstrats von der Oberseite, während die Halbleitermesas über die Stützstruktur mechanisch verbunden sind.
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Gemäß einer Ausführungsform eines Verfahrens zum Ausbilden einer Halbleitervorrichtung umfasst das Verfahren Folgendes: Bereitstellen eines Halbleitersubstrats mit einer Oberseite und einer Halbleiterschicht aus einem Halbleitermaterial, die sich zur Oberseite erstreckt; Ätzen von breiten Gräben von der Oberseite in die Halbleiterschicht, so dass erste Halbleitermesas ausgebildet werden, die durch die breiten Gräben voneinander getrennt sind und durch Halbleiterbereiche des Halbleitermaterials verbunden sind, die sich bis zur Oberseite erstrecken; Ausbilden von dielektrischen Schichten zumindest an Seitenwänden der ersten Halbleitermesas; und Durchführen eines selektiven Epitaxiewachstumsprozesses, um mindestens einen der breiten Gräben mit einer zweiten Halbleitermesa zu füllen.
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Der Fachmann auf dem Gebiet erkennt zusätzliche Merkmale und Vorteile beim Lesen der folgenden ausführlichen Beschreibung und beim Betrachten der begleitenden Zeichnungen.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die Komponenten in den Figuren sind nicht notwendigerweise maßstäblich, da stattdessen die Betonung auf die Erläuterung der Prinzipien der Erfindung gelegt wird. In den Figuren bezeichnen überdies gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen gilt:
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1 bis 9 stellen vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß Ausführungsformen dar;
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10A und 10B stellen Draufsichten auf einen Halbleiterkörper, wie in 7 dargestellt, gemäß Ausführungsformen dar;
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11 bis 20 stellen vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen dar;
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21 stellt eine perspektivische Ansicht eines Halbleiterkörpers während Verfahrensschritten gemäß weiteren Ausführungsformen dar;
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22a und 22b stellen Draufsichten auf einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen dar;
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23a und 23b stellen Draufsichten auf einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen dar;
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24a und 24b stellen Draufsichten auf einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen dar;
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25a und 25b stellen Draufsichten auf einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen dar;
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26a und 26b stellen einen vertikalen Querschnitt durch einen Halbleiterkörper und eine Draufsicht auf einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen dar; und
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27a und 27b stellen vertikale Querschnitte durch einen Halbleiterkörper während Verfahrensschritten eines Verfahrens gemäß weiteren Ausführungsformen dar.
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AUSFÜHRLICHE BESCHREIBUNG
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In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Erläuterung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird eine Richtungsterminologie, wie z. B. "oben", "unten", "vorn", "hinten", "vordere", "hintere" usw., mit Bezug auf die Orientierung in der (den) beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in einer Anzahl von verschiedenen Orientierungen angeordnet sein können, wird die Richtungsterminologie für Erläuterungszwecke verwendet und ist keineswegs begrenzend. Selbstverständlich können andere Ausführungsformen verwendet werden und strukturelle oder logische Änderungen können durchgeführt werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht in einer begrenzenden Hinsicht aufgefasst werden und der Schutzbereich der vorliegenden Erfindung ist durch die beigefügten Ansprüche definiert.
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Nun wird im Einzelnen auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel ist zur Erläuterung vorgesehen und nicht als Begrenzung der Erfindung beabsichtigt. Merkmale, die als Teil einer Ausführungsform erläutert oder beschrieben sind, können beispielsweise in oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu erhalten. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Veränderungen umfasst. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht als Begrenzung des Schutzbereichs der beigefügten Ansprüche aufgefasst werden sollte. Die Zeichnungen sind nicht skaliert und dienen nur für Erläuterungszwecke. Der Deutlichkeit halber wurden dieselben Elemente oder Herstellungsschritte mit denselben Bezugszeichen in den verschiedenen Zeichnungen bezeichnet, wenn nicht anders angegeben.
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Der Begriff "horizontal", wie in dieser Patentbeschreibung verwendet, soll eine Orientierung beschreiben, die zu einer ersten oder Hauptoberfläche oder Oberseite eines Halbleitersubstrats oder -körpers im Wesentlichen parallel ist. Dies kann beispielsweise die Oberfläche eines Wafers oder eines Chips sein. Im Folgenden wird die Hauptoberfläche auch als obere Oberfläche bezeichnet.
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Der Begriff "vertikal", wie in dieser Patentbeschreibung verwendet, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zur ersten Oberfläche, d. h. parallel zur senkrechten Richtung der ersten Oberfläche des Halbleitersubstrats oder -körpers, angeordnet ist.
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In dieser Patentbeschreibung wird eine zweite Oberfläche eines Halbleitersubstrats des Halbleiterkörpers als durch die untere oder Rückseitenoberfläche gebildet betrachtet, während die erste Oberfläche als durch die obere, vordere oder Hauptoberfläche des Halbleitersubstrats gebildet betrachtet wird. Die Begriffe "über" und "unter", wie in dieser Patentbeschreibung verwendet, beschreiben daher einen relativen Ort eines Strukturmerkmals zu einem anderen Strukturmerkmal unter Berücksichtigung dieser Orientierung.
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In dieser Patentbeschreibung wird p-dotiert als erster Leitfähigkeitstyp bezeichnet, während n-dotiert als zweiter Leitfähigkeitstyp bezeichnet wird. Alternativ können die Halbleitervorrichtungen mit entgegengesetzten Dotierungsbeziehungen ausgebildet sein, so dass der erste Leitfähigkeitstyp n-dotiert sein kann, während der zweite Leitfähigkeitstyp p-dotiert sein kann. Ferner stellen einige Figuren relative Dotierungskonzentrationen durch Angeben von "–" oder "+" neben dem Dotierungstyp dar. "n–" bedeutet beispielsweise eine Dotierungskonzentration, die geringer ist als die Dotierungskonzentration eines "n"-Dotierungsgebiets, während ein "n+"-Dotierungsgebiet eine größere Dotierungskonzentration aufweist als das "n"-Dotierungsgebiet. Das Angeben der relativen Dotierungskonzentration bedeutet jedoch nicht, dass Dotierungsgebiete derselben relativen Dotierungskonzentration dieselbe absolute Dotierungskonzentration aufweisen müssen, wenn nicht anders angegeben. Zwei verschiedene n+-Dotierungsgebiete können beispielsweise verschiedene absolute Dotierungskonzentrationen aufweisen. Dasselbe gilt beispielsweise für ein n+-Dotierungs- und ein p+-Dotierungsgebiet.
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Spezifische Ausführungsformen, die in dieser Patentbeschreibung beschrieben werden, betreffen, ohne darauf begrenzt zu sein, Herstellungsverfahren für Halbleitervorrichtungen, insbesondere Herstellungsverfahren für Feldeffekt-Halbleitertransistoren. Innerhalb dieser Patentbeschreibung werden die Begriffe "Halbleitervorrichtung" und "Halbleiterkomponente" synonym verwendet. Die Halbleitervorrichtung umfasst typischerweise eine Feldeffektstruktur und eine integrierte Freilaufdiode. Die Feldeffektstruktur kann eine TEDFET-Struktur, eine MOSFET- oder eine IGBT-Struktur (Struktur eines Bipolartransistors mit isoliertem Gate) mit einem pn-Übergang, der eine Bodydiode zwischen einem Driftgebiet des ersten Leitfähigkeitstyps und einem Bodygebiet des zweiten Leitfähigkeitstyps bildet, sein. Die Halbleitervorrichtung ist typischerweise eine vertikale Halbleitervorrichtung mit zwei Lastmetallisierungen, beispielsweise einer Sourcemetallisierung und einer Drainmetallisierung, die einander gegenüberliegend angeordnet sind und mit einem jeweiligen Kontaktgebiet in einem Kontakt mit niedrigem Widerstand stehen.
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Typischerweise ist die Halbleitervorrichtung eine Leistungshalbleitervorrichtung mit einem aktiven Bereich mit mehreren IGBT-Zellen, MOSFET-Zellen oder TEDFET-Zellen zum Führen und/oder Steuern eines Laststroms zwischen den zwei Lastmetallisierungen. Ferner weist die Leistungshalbleitervorrichtung typischerweise einen Peripheriebereich mit mindestens einer Randabschlussstruktur auf, die von oben gesehen zumindest teilweise den aktiven Bereich umgibt.
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Der Begriff "Leistungshalbleitervorrichtung", wie in dieser Patentbeschreibung verwendet, soll eine Halbleitervorrichtung auf einem einzelnen Chip mit Schaltfähigkeiten bei hoher Spannung oder hohem Strom beschreiben. Mit anderen Worten sind Leistungshalbleitervorrichtungen für hohen Strom, typischerweise im Amperebereich, vorgesehen. Innerhalb dieser Patentbeschreibung werden die Begriffe "Leistungshalbleitervorrichtung" und "Leistungshalbleiterkomponente" synonym verwendet.
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Der Begriff "Feldeffekt", wie in dieser Patentbeschreibung verwendet, soll die durch ein elektrisches Feld vermittelte Bildung eines leitfähigen "Kanals" eines ersten Leitfähigkeitstyps und/oder die Steuerung der Leitfähigkeit und/oder Form des Kanals zwischen zwei Gebieten des ersten Leitfähigkeitstyps beschreiben. Der leitfähige Kanal kann in einem Halbleitergebiet eines zweiten Leitfähigkeitstyps, typischerweise einem Bodygebiet des zweiten Leitfähigkeitstyps, gebildet und/oder gesteuert werden, das zwischen den zwei Gebieten des ersten Leitfähigkeitstyps angeordnet ist. Aufgrund des Feldeffekts wird ein unipolarer Strompfad durch das Kanalgebiet zwischen einem Sourcegebiet oder Emittergebiet des ersten Leitfähigkeitstyps und einem Driftgebiet des ersten Leitfähigkeitstyps in einer MOS-FET-Struktur bzw. einer IGBT-Struktur gebildet und/oder gesteuert. Das Driftgebiet kann mit einem höher dotierten Draingebiet des ersten Leitfähigkeitstyps bzw. einem höher dotierten Kollektorgebiet des zweiten Leitfähigkeitstyps in Kontakt stehen. Das Draingebiet oder das Kollektorgebiet steht mit einer Drain- oder Kollektorelektrode in elektrischem Kontakt mit niedrigem Widerstand. Das Sourcegebiet oder Emittergebiet steht mit einer Source- oder Emitterelektrode in elektrischem Kontakt mit niedrigem Widerstand.
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Im Zusammenhang mit der vorliegenden Patentbeschreibung sollen die Begriffe "in ohmschem Kontakt", "in elektrischem Widerstandskontakt" und "in elektrischer Widerstandsverbindung" beschreiben, dass ein ohmscher Strompfad zwischen jeweiligen Elementen oder Abschnitten einer Halbleitervorrichtung besteht, zumindest wenn keine Spannungen oder nur niedrige Sondenspannungen an und/oder über die Halbleitervorrichtung angelegt werden. Ebenso sollen die Begriffe "in niederohmschem Kontakt", "in elektrischem Kontakt mit niedrigem Widerstand" und "in elektrischer Verbindung mit niedrigem Widerstand" beschreiben, dass ein ohmscher Strompfad mit niedrigem Widerstand zwischen jeweiligen Elementen oder Abschnitten einer Halbleitervorrichtung besteht, zumindest wenn keine Spannungen an und/oder über die Halbleitervorrichtung angelegt werden. Innerhalb dieser Patentbeschreibung werden die Begriffe "in niederohmschem Kontakt", "in elektrischem Kontakt mit niedrigem Widerstand", "elektrisch gekoppelt" und "in elektrischer Verbindung mit niedrigem Widerstand" synonym verwendet. In einigen Ausführungsformen wird der spezifische Widerstand eines Strompfades mit niedrigem Widerstand zwischen jeweiligen Elementen oder Abschnitten einer Halbleitervorrichtung, der niedrig ist, wenn niedrige Spannungen an oder über die Halbleitervorrichtung angelegt werden, beispielsweise eine Sondenspannung von weniger als einem oder einigen Volt, über einer Schwellenspannung hoch, beispielsweise aufgrund von Verarmung eines Halbleitergebiets, das zumindest einen Teil des Strompfades bildet.
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Im Zusammenhang mit der vorliegenden Patentbeschreibung sollte der Begriff "MOS" (Metalloxid-Halbleiter) als den allgemeineren Begriff "MIS" (Metall-Isolator-Halbleiter) umfassend verstanden werden. Der Begriff MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) sollte beispielsweise als FETs mit einem Gateisolator, der kein Oxid ist, umfassend verstanden werden, d. h. der MOSFET wird in der allgemeineren Begriffsbedeutung von IGFET (Feldeffekttransistor mit isoliertem Gate) bzw. MISFET (Metall-Isolator-Halbleiter-Feldeffekttransistor) verwendet.
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Im Zusammenhang mit der vorliegenden Patentbeschreibung soll der Begriff "Gateelektrode" eine Elektrode beschreiben, die neben einem Kanalgebiet liegt und dazu konfiguriert ist, dieses zu bilden und/oder zu steuern. Der Begriff "Gateelektrode" soll eine Elektrode umfassen, die neben dem Bodygebiet liegt und von diesem durch ein Isolationsgebiet isoliert ist, das ein dielektrisches Gategebiet bildet und dazu konfiguriert ist, ein Kanalgebiet neben einem Heteroübergang oder durch das Körpergebiet zu bilden und/oder zu steuern, sowie eine Elektrode in elektrischem Kontakt mit niedrigem Widerstand mit einem Gategebiet, das an ein Kanalgebiet eines entgegengesetzten Dotierungstyps angrenzt und dazu konfiguriert ist, einen verarmten Bereich im Kanalgebiet durch Aufladen auf eine geeignete Spannung zu formen.
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Das Isolationsgebiet kann aus irgendeinem geeigneten dielektrischen Material wie z. B. Siliziumoxid, beispielsweise thermischem Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen hergestellt sein.
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Im Zusammenhang mit der vorliegenden Patentbeschreibung soll der Begriff "Metallisierung" ein Gebiet oder eine Schicht mit metallischen oder nahezu metallischen Eigenschaften in Bezug auf die elektrische Leitfähigkeit beschreiben. Eine Metallisierung kann mit einem Halbleiterbereich in Kontakt stehen, um eine Elektrode, eine Kontaktstelle und/oder einen Anschluss der Halbleitervorrichtung zu bilden. Die Metallisierung kann aus einem Metall wie z. B. Al, Ti, W, Cu und Co bestehen und/oder ein solches umfassen, kann jedoch auch aus einem Material mit metallischen oder nahezu metallischen Eigenschaften in Bezug auf die elektrische Leitfähigkeit bestehen, wie z. B. stark dotiertem Poly-Si vom n-Typ oder vom p-Typ, TiN oder einem elektrisch leitfähigen Silizid wie z. B. TaSi2, TiSi2, PtSi, CoSi2, WSi2 oder dergleichen. Die Metallisierung kann auch verschiedene elektrisch leitfähige Materialien, beispielsweise einen Stapel von diesen Materialien, umfassen.
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Im Zusammenhang mit der vorliegenden Patentbeschreibung sollen die Begriffe "Halbleitermesa" oder "Mesagebiet" Halbleitergebiete oder Halbleiterbereiche des Halbleiterkörpers beschreiben, die sich von einem gemeinsamen Substrat, beispielsweise einem Halbleitersubstrat, zu einer Hauptoberfläche des Halbleiterkörpers oder -wafers erstrecken und in jeweiligen oberen Abschnitten liegen, die voneinander beabstandet sind. Typischerweise ist ein Mesagebiet in einem vertikalen Querschnitt, der zur Hauptoberfläche im Wesentlichen orthogonal ist, zwischen zwei benachbarten vertikalen Gräben angeordnet, die sich von der Hauptoberfläche in den Halbleiterkörper oder -wafer erstrecken. Im Zusammenhang mit der vorliegenden Patentbeschreibung soll der Begriff "leerer Graben" einen Graben beschreiben, der zumindest in einem vertikalen Querschnitt nicht mit einem festen Material gefüllt ist, und soll Gräben umfassen, die mit einem Gas wie z. B. Luft gefüllt sind.
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Im Folgenden werden Ausführungsformen, die Halbleitervorrichtungen und Herstellungsverfahren zum Ausbilden von Halbleitervorrichtungen betreffen, hauptsächlich mit Bezug auf Silizium-Halbleitervorrichtungen (Si-Halbleitervorrichtungen) erläutert. Folglich ist ein monokristalliner Halbleiterbereich oder eine monokristalline Halbleiterschicht typischerweise ein monokristalliner Si-Bereich oder eine monokristalline Si-Schicht. Selbstverständlich kann jedoch der Halbleiterkörper aus irgendeinem Halbleitermaterial bestehen, das zur Herstellung einer Halbleitervorrichtung geeignet ist. Beispiele von solchen Materialien umfassen, ohne darauf begrenzt zu sein, elementare Halbleitermaterialien wie z. B. Silizium (Si) oder Germanium (Ge), Verbundhalbleitermaterialien der Gruppe IV, wie z. B. Siliziumcarbid (SiC) oder Siliziumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien wie z. B. Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminiumgalliumnitrid (AlGaN), Aluminiumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP), und binäre oder ternäre II-VI-Halbleitermaterialien, wie z. B. Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um einige zu nennen. Die vorstehend erwähnten Halbleitermaterialien werden auch als Homoübergangs-Halbleitermaterialien bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroübergangs-Halbleitermaterial gebildet. Beispiele von Heteroübergangs-Halbleitermaterialien umfassen, ohne darauf begrenzt zu sein, Aluminiumgalliumnitrid (AlGaN) – Aluminiumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid (InGaN) – Aluminiumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid (InGaN) – Galliumnitrid (GaN), Aluminiumgalliumnitrid (AlGaN) – Galliumnitrid (GaN), Indiumgalliumnitrid (InGaN) – Aluminiumgalliumnitrid (AlGaN), Silizium-Siliziumcarbid (SixC1-x) und Silizium-SiGe-Heteroübergangs-Halbleitermaterialien. Für Leistungshalbleiteranwendungen werden derzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet. Wenn der Halbleiterkörper ein Material mit hoher Bandlücke, wie z. B. SiC oder GaN, umfasst, das eine hohe Durchschlagspannung bzw. eine hohe kritische Lawinenfeldstärke aufweist, kann die Dotierung der jeweiligen Halbleiterbereiche höher gewählt werden, was den Durchlasswiderstand Ron, der im Folgenden auch als Einschaltwiderstand Ron bezeichnet wird, verringert.
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Mit Bezug auf 1 bis 10 werden Verfahrensschritte eines Verfahrens zum Ausbilden einer Halbleitervorrichtung 100 erläutert. 1 bis 9 stellen vertikale Querschnitte durch die Halbleitervorrichtung 100 bzw. einen Halbleiterkörper 40 der Halbleitervorrichtung 100 dar. Es ist zu beachten, dass die herzustellende Halbleitervorrichtung 100 typischerweise eine Leistungshalbleitervorrichtung mit mehreren Einheitszellen, die in einem aktiven Bereich angeordnet sind, zum Schalten und/oder Steuern eines vertikalen Stroms ist. Ferner wird die Halbleitervorrichtung 100 typischerweise auf der Waferebene hergestellt. Der Deutlichkeit halber stellen die 1 bis 9 typischerweise nur einen Schnitt durch den Wafer 40 dar.
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Gemäß einer Ausführungsform weist der Wafer 40 eine obere Oberfläche 101 und mehrere Halbleitermesas 1 auf, die sich zur oberen Oberfläche 101 erstrecken. Benachbarte Paare der Halbleitermesas 1 sind durch jeweilige Gräben 50, die sich von der oberen Oberfläche 101 in den Wafer 40 erstrecken, und durch Nicht-Halbleiter-Bereiche 2, die auf den Seitenwänden der Gräben 50 bzw. der Halbleitermesas 1 angeordnet sind, voneinander getrennt. Der Wafer 40 kann beispielsweise ein Siliziumwafer oder ein Wafer von Silizium auf Isolator (SOI-Wafer) sein. Es ist zu beachten, dass 1 nur einen oberen Abschnitt des Wafers 40 darstellt. Die Nicht-Halbleiter-Bereiche 2 können beispielsweise aus Siliziumoxid oder Kohlenstoff bestehen.
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In der beispielhaften Ausführungsform sind die Halbleitermesas 1 und die Gräben 50 von oben gesehen im Wesentlichen stabförmig.
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Nach dem Bereitstellen des Wafers 40 wird eine erste Stützstruktur 10 aus einem ersten Material typischerweise an der oberen Oberfläche 101 ausgebildet, so dass die benachbarten Paare der Halbleitermesas 1 durch die erste Stützstruktur 10 überbrückt sind. Wie in 2 dargestellt, umfasst das Ausbilden der ersten Stützstruktur 10 typischerweise das Ausbilden einer ersten Schicht 10 aus dem ersten Material, die an alle Halbleitermesas 1 angrenzt und im Wesentlichen nur über den mehreren Halbleitermesas 1 angeordnet ist. Folglich bleiben die Gräben 50 vom ersten Material im Wesentlichen frei. Dies erleichtert die weitere Bearbeitung.
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In der beispielhaften Ausführungsform besteht das erste Material aus einem oxidierbaren Material wie z. B. Kohlenstoff oder diamantartigem Kohlenstoff, der in einem CVD-Prozess (chemische Gasphasenabscheidung) ausgebildet werden kann. Die erste Schicht 10 kann beispielsweise als amorpher Kohlenstoff unter Verwendung eines PECVD-Prozesses (plasmagestützte chemische Gasphasenabscheidung) in einer an Kohlenwasserstoff reichen Atmosphäre ausgebildet werden.
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Danach wird eine Maske 17 auf der ersten Schicht 10 ausgebildet, wie in 3 dargestellt. Dies umfasst typischerweise einen photolithographischen Prozess.
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Danach wird die Maske 17 verwendet, um die erste Schicht 10 zu ätzen, wodurch die erste Stützstruktur 10 ausgebildet wird. Die resultierende Struktur ist in 4 dargestellt. Es ist zu beachten, dass alle Halbleitermesas 1 typischerweise durch die erste Stützstruktur 10 überbrückt sind. Folglich sind Halbleitermesas 1, die nicht durch die erste Stützstruktur 10 im vertikalen Querschnitt von 4 überbrückt sind, typischerweise in einem oder mehreren anderen vertikalen Querschnitten überbrückt. Folglich werden die Halbleitermesas 1 mechanisch stabilisiert.
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Die vertikale Ausdehnung der ersten Stützstruktur 10 liegt in Abhängigkeit von den Materialeigenschaften und der Geometrie typischerweise in einem Bereich von etwa 100 nm bis etwa 5 µm, typischer von etwa 0,5 µm bis etwa 1,5 µm, um eine ausreichend große mechanische Stabilisierung der Mesas 1 zu schaffen.
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Dies erleichtert die weitere Bearbeitung der Seitenwände der Halbleitermesas 1 bzw. der Gräben 50 ohne Erhöhung des Risikos für ein Abbrechen der Mesas 1 und/oder das irreversible Bilden von festen Kontakten zwischen benachbarten Mesas 1.
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Die Nicht-Halbleiter-Bereiche 2 können beispielsweise selektiv zur ersten Stützstruktur 10 und zu den Halbleitermesas 1 geätzt werden. Dies kann durch nasschemisches Ätzen durchgeführt werden. Die resultierende Halbleitervorrichtung 100 ist in 5 dargestellt.
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Danach wird eine zweite Stützstruktur 20 aus einem zweiten Material typischerweise auf den Halbleitermesas 1 ausgebildet. Wie in 6 dargestellt, umfasst das Ausbilden der zweiten Stützstruktur 20 typischerweise das Ausbilden einer zweiten Schicht 20 aus dem zweiten Material, die an die Halbleitermesas 1 an der oberen Oberfläche 101 angrenzt. Ähnlich wie vorstehend für die erste Schicht 10 erläutert, grenzt die zweite Schicht 20 typischerweise an alle Halbleitermesas 1 an und ist im Wesentlichen nur über den mehreren Halbleitermesas 1 angeordnet. Folglich bleiben die Gräben 50 im Wesentlichen frei vom zweiten Material. Dies erleichtert die weitere Bearbeitung.
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Die zweite Schicht 20 wird typischerweise als nicht konforme Schicht beispielsweise unter Verwendung eines CVD-Prozesses, noch typischerweise eines PECVD-Prozesses, ausgebildet. Die zweite Schicht 20 kann beispielsweise als nicht konforme USG-Schicht (undotierte Silikatglasschicht) oder TEOS-Schicht (Tetraethylorthosilikatschicht) unter Verwendung eines CVD-Prozesses ausgebildet werden.
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7 stellt die Struktur nach einem anschließenden unmaskierten anisotropen selektiven Ätzprozess beispielsweise durch Plasmaätzen der zweiten Schicht 20 dar. Folglich wird eine zweite Stützstruktur 20, die benachbarte Paare der Halbleitermesas 1 überbrückt, in einer selbstjustierten Weise in Bezug auf die erste Stützstruktur 10 ausgebildet. Folglich sind keine weiteren photolithographischen Prozesse erforderlich.
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Die vertikale Ausdehnung der zweiten Stützstruktur 20 liegt in Abhängigkeit von den Materialeigenschaften und der Geometrie typischerweise in einem Bereich von etwa 100 nm bis etwa 5 µm, noch typischerweise in einem Bereich von etwa 0,5 µm bis etwa 1,5 µm, um eine ausreichende mechanische Stabilität für die Mesas 1 zu schaffen, wenn die erste Stützstruktur anschließend entfernt wird.
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Wie in 10A und 10B in jeweiligen Draufsichten auf die Halbleitervorrichtung 100 von 7 dargestellt, sind die Halbleitermesas 1 von oben gesehen typischerweise im Wesentlichen stabförmig. Ferner grenzt die zweite Stützstruktur 20 in dieser Bearbeitungsstufe typischerweise an die erste Stützstruktur 10 an.
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Wie in 10A dargestellt, umfassen die erste Stützstruktur 10 und die zweite Stützstruktur 20 typischerweise von oben gesehen stabförmige Abschnitte, die in Bezug auf die Halbleitermesas 1 um beispielsweise einen jeweiligen Neigungswinkel in einem Bereich von etwa 25° bis etwa 90°, noch typischerweise in einem Bereich von etwa 45° bis etwa 90°, geneigt sind.
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Wie in 10B dargestellt, kann die erste Stützstruktur 10 als zusammenhängendes Netz, beispielsweise als Schicht 10 mit kreisförmigen, ellipsenförmigen oder polygonalen Löchern, die teilweise mit jeweiligen Teilen der zweiten Stützstruktur 20 gefüllt sind, ausgebildet werden.
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Mit Bezug auf 8 wird ein thermischer Oxidationsprozess durchgeführt. In dieser Ausführungsform werden sowohl die erste Stützstruktur 10 durch Veraschen entfernt als auch thermische Oxidschichten 3 auf Seitenwänden der Halbleitermesas 1 ausgebildet, während die Mesas 1 durch die zweite Stützstruktur 20 mechanisch stabilisiert bleiben. Die thermischen Oxidschichten 3 bilden typischerweise dielektrische Schichten 3 mit hoher Qualität mit geringer Defektdichte bzw. hoher Durchschlagspannung. Das Ausbilden von dielektrischen Schichten 3 mit hoher Qualität ist jedoch nur ein Beispiel der Bearbeitung der Seitenwand der Halbleitermesas 1 und/oder der Seitenwand oder Bodenwände der Gräben 50, während die Mesas durch die erste Stützstruktur 10 und/oder die zweite Stützstruktur 20 mechanisch abgestützt sind.
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Danach werden restliche Abschnitte der Gräben 50 typischerweise mit einem dielektrischen, halbleitenden oder leitenden Material 4 gefüllt. Nun ist der Wafer von Natur aus stabil und benötigt keine Stützstrukturen mehr auf der oberen Oberfläche 101, um die Halbleitermesas 1 mechanisch zu stabilisieren.
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Typischerweise werden die Halbleitermesas 1 ohne Verursachen einer wesentlichen zusätzlichen Waferwölbung während der Bearbeitung der Gräben 50 bzw. Halbleitermesas 1 stabilisiert. Dies kann durch geeignete Materialauswahl und geeignete Abscheidungsbedingungen zum Ausbilden der ersten und zweiten Stützstrukturen 10, 20 erreicht werden. Wenn beispielsweise ein thermisches Oxid auf den Mesaseitenwänden ausgebildet werden soll, kann die zweite Stützstruktur 20 aus einem nicht oxidierbaren Material wie z. B. Siliziumoxid, TEOS, USG (undotiertes Silikatglas), Siliziumnitrid oder dergleichen hergestellt werden und die erste Stützstruktur 10 kann aus einem oxidierbaren Material wie z. B. Kohlenstoff, beispielsweise amorphem Kohlenstoff oder diamantartigem Kohlenstoff, hergestellt werden. Während einer gemeinsamen thermischen Oxidation wird die erste Stützstruktur 10 entfernt und die zweite Stützstruktur 20 stabilisiert die Halbleitermesas 1 ohne Hinzufügen einer beträchtlichen zusätzlichen mechanischen Spannung. Folglich ist der Prozess in Bezug auf die Waferwölbung neutral. Es ist zu beachten, dass außerdem die thermische Spannung während der thermischen Oxidation, insbesondere für dünne Wafer, durch eine entsprechende zusätzliche Schicht des Materials der zweiten Stützstruktur 20 auf der Rückseite des Wafers verringert werden kann.
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Die Materialien der ersten Stützstruktur 10 und der zweiten Stützstruktur 20 können auch selektiv zueinander ätzbar sein. Die erste Stützstruktur 10 kann beispielsweise aus Siliziumnitrid, einem Imid oder Silizium bestehen, das zum Entfernen der ersten Stützstruktur 10 selektiv in Bezug auf die zweite Stützstruktur 20 geätzt wird, die aus einem anderen Material besteht, wie z. B. Siliziumoxid.
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Danach kann die zweite Stützstruktur 20 entfernt werden. Die resultierende Struktur ist in 9 dargestellt. Typischerweise wird die zweite Stützstruktur 20 durch Polieren, Ätzen und/oder einen CMP-Prozess (chemisch-mechanisches Polieren) entfernt.
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Danach können weitere Prozesse zum Ausbilden von mehreren Dotierungsgebieten in den Halbleitermesas 1, Ausbilden von isolierten Gateelektroden neben der oberen Oberfläche 101 und dergleichen durchgeführt werden, um eine Feldeffekt-Halbleitervorrichtung auszubilden.
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Aufgrund der Verwendung der ersten und zweiten Stützstrukturen 10, 20 können Halbleitervorrichtungen wie z. B. TEDFETs mit Gräben 50 bzw. dielektrischen Gebieten 3 mit hohen Seitenverhältnissen von mehr als etwa 10, noch typischerweise mehr als etwa 20, beispielsweise bis zu 1000, sicher hergestellt werden.
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Mit Bezug auf 11 bis 20, die vertikale Querschnitte durch einen Halbleiterkörper oder -wafer 40 darstellen, werden Verfahrensschritte eines Verfahrens zum Ausbilden einer Halbleitervorrichtung 200 erläutert. In einem ersten Prozess wird der Wafer 40 mit einer oberen Oberfläche 101 und einer Halbleiterschicht 1, die sich zur oberen Oberfläche 101 erstreckt, bereitgestellt.
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Danach werden breite Gräben 51 von der oberen Oberfläche 101 in die Halbleiterschicht 1 geätzt, um erste Halbleitermesas 1 mit Seitenwänden auszubilden.
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Danach können Opferoxidschichten (dielektrische Opferschichten) 2 auf den Seitenwänden der ersten Halbleitermesas 1 bzw. der breiten Gräben 51 ausgebildet werden.
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Danach kann ein selektiver Epitaxiewachstumsprozess durchgeführt werden, um zweite Halbleitermesas 1 in den breiten Gräben 51 zwischen benachbarten Opferoxidschichten 2 auszubilden. Die resultierende Struktur ist in 11 dargestellt.
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Danach wird eine erste Stützstruktur 10 aus einem oxidierbaren Material wie z. B. amorphen Kohlenstoff oder diamantartigem Kohlenstoff auf der oberen Oberfläche 101 ausgebildet, so dass benachbarte Paare der ersten und zweiten Halbleitermesas 1 durch die erste Stützstruktur 10 überbrückt sind. Dies kann ähnlich wie vorstehend im Hinblick auf 2 bis 4 erläutert durchgeführt werden.
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Eine erste Schicht 10 aus amorphem Kohlenstoff kann beispielsweise auf den ersten und zweiten Mesas 1 in einem CVD-Prozess abgeschieden werden und eine Hartmaskenschicht 11 aus z. B. Siliziumoxid kann auf der ersten Schicht 10 abgeschieden werden. Die resultierende Struktur ist in 12 dargestellt.
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Danach wird eine Maske 17 auf der Hartmaskenschicht 11 ausgebildet, wie in 13 dargestellt. Dies umfasst typischerweise einen photolithographischen Prozess.
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Danach wird die Maske 17 verwendet, um die Hartmaskenschicht 11 zu ätzen, wodurch eine Hartmaske 11 ausgebildet wird. Die resultierende Struktur ist in 14 dargestellt.
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Danach wird die Hartmaske 11 verwendet, um die erste Schicht 10 zu ätzen, wodurch eine erste Stützstruktur 10 ausgebildet wird. Die resultierende Struktur ist in 15 dargestellt. Es ist zu beachten, dass alle Halbleitermesas 1 typischerweise durch die erste Stützstruktur 10 überbrückt sind. Danach kann die Hartmaske 11 entfernt werden.
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Danach können die Opferoxidschichten 2 durch Ätzen entfernt werden, um Seitenwände der ersten und der zweiten Halbleitermesas 1 freizulegen. Dabei werden vertikale Gräben 50 zwischen den ersten und den zweiten Mesas 1 ausgebildet. Die resultierende Struktur 200 ist in 16 dargestellt. Die erste Stützstruktur 10, 20 stabilisiert mechanisch die ersten und zweiten Halbleitermesas 1 während des Entfernens der Opferoxidschichten 2 und typischerweise auch während weiterer anschließender Prozesse.
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Danach wird eine zweite Stützstruktur 20 aus einem zweiten Material typischerweise auf den ersten und zweiten Halbleitermesas 1 ausgebildet. Wie in 17 dargestellt, umfasst das Ausbilden der zweiten Stützstruktur 20 typischerweise das Ausbilden einer zweiten Schicht 20 aus dem zweiten Material, die an die Halbleitermesas 1 an der oberen Oberfläche 101 angrenzt.
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Die zweite Schicht 20 wird typischerweise als nicht konforme Schicht beispielsweise unter Verwendung eines CVD-Prozesses ausgebildet. Die zweite Schicht 20 kann beispielsweise als nicht konforme USG-Schicht (undotierte Silikatglasschicht) oder TEOS-Schicht (Tetraethylorthosilikatschicht) unter Verwendung eines CVD-Prozesses ausgebildet werden.
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18 stellt die Struktur nach einem anschließenden unmaskierten anisotropen selektiven Ätzprozess der zweiten Schicht 20 dar. Folglich wird eine zweite Stützstruktur 20, die benachbarte Paare der Halbleitermesas 1 überbrückt, in einer selbstjustierten Weise in Bezug auf die erste Stützstruktur 10 ausgebildet.
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Ähnlich wie vorstehend erläutert, grenzen die erste Stützstruktur 10 und die zweite Stützstruktur 20 typischerweise an alle Halbleitermesas 1 an und sind im Wesentlichen nur über den mehreren Halbleitermesas 1 angeordnet. Folglich bleiben die Gräben 50 im Wesentlichen frei von den Materialien der ersten Stützstruktur 10 und der zweiten Stützstruktur 20. Dies erleichtert die weitere Bearbeitung.
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Von oben gesehen können die erste Stützstruktur 10 und die zweite Stützstruktur 20 angrenzende stabförmige Abschnitte umfassen, die in Bezug auf die ersten und die zweiten Halbleitermesas 1 geneigt sind, ähnlich wie vorstehend im Hinblick auf 10A erläutert.
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Die erste Stützstruktur 10 kann auch als zusammenhängendes Netz 1 ähnlich wie vorstehend im Hinblick auf 10B erläutert ausgebildet werden.
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Danach kann ein gemeinsamer thermischer Oxidationsprozess durchgeführt werden, um die vertikalen Gräben 50 mit thermischen Oxidschichten 3 mit hoher Qualität zu füllen und die erste Stützstruktur 10 durch Veraschen zu entfernen. Während des Wachstums der thermischen Oxidschichten 3 an den Seitenwänden der ersten und zweiten Halbleitermesas 1 werden die ersten und zweiten Halbleitermesas 1 durch die zweite Stützstruktur 20 mechanisch stabilisiert. Die resultierende Struktur 200 ist in 19 dargestellt.
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Danach kann die zweite Stützstruktur 20 teilweise von der oberen Oberfläche 101 entfernt werden. Die resultierende Struktur ist in 20 dargestellt. Dies kann durch Polieren, Ätzen und/oder einen CMP-Prozess durchgeführt werden. Es ist zu beachten, dass die zweite Stützstruktur 20 und das thermische Oxid 3 auch vollständig von der oberen Oberfläche 101 entfernt werden können.
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Danach können weitere Prozesse zum Ausbilden von mehreren Dotierungsgebieten in den Halbleitermesas 1, Ausbilden von isolierten Gateelektroden neben der oberen Oberfläche 101 und dergleichen durchgeführt werden, um eine Feldeffekt-Halbleitervorrichtung wie z. B. einen TEDFET auszubilden.
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Die Verfahren zum Ausbilden der Halbleitervorrichtungen 100, 200, die vorstehend im Hinblick auf 1 bis 10 und 11 bis 20 erläutert wurden, können auch als in einem ersten Prozess einen Wafer mit einer oberen Oberfläche 101 und mehreren Halbleitermesas 1, die sich zur oberen Oberfläche 101 erstrecken, bereitstellend beschrieben werden.
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Gemäß einer Ausführungsform wird der Wafer mit Gräben 50 versehen, die sich von der oberen Oberfläche 101 in den Wafer und zwischen jeweilige Paare von Halbleitermesas 1 erstrecken. Die Gräben 50 können bereits zumindest teilweise mit jeweiligen dielektrischen Gebieten 2, beispielsweise mit jeweiligen Kohlenstoffschichten oder Opfersiliziumoxidschichten, die Seitenwände der Halbleitermesas 1 bedecken und/oder die vertikalen Gräben vollständig füllen, gefüllt sein.
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Danach wird eine erste Stützstruktur 10, die aus einem ersten Material besteht und an die mehreren Halbleitermesas 1 an der oberen Oberfläche 101 angrenzt, typischerweise derart ausgebildet, dass benachbarte Paare der Halbleitermesas 1 durch die erste Stützstruktur 10 überbrückt sind und die erste Stützstruktur 10 im Wesentlichen nur über der oberen Oberfläche 101 angeordnet ist.
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Danach wird eine zweite Stützstruktur 20, die aus einem zweiten Material besteht und an die mehreren Halbleitermesas 1 an der oberen Oberfläche 101 angrenzt, derart ausgebildet, dass die benachbarten Paare der Halbleitermesas 1 durch die zweite Stützstruktur 20 überbrückt sind und die zweite Stützstruktur 20 im Wesentlichen nur über der oberen Oberfläche 101 angeordnet ist. Das zweite Material ist vom ersten Material verschieden. Das erste Material kann beispielsweise ein oxidierbares Material wie z. B. Kohlenstoff, diamantartiger Kohlenstoff oder Silizium sein und das zweite Material kann ein nicht oxidierbares Material wie z. B. Siliziumoxid, Siliziumnitrid oder USG sein. Das zweite Material kann auch gegenüber dem ersten Material selektiv ätzbar sein.
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Die erste und die zweite Stützstruktur 10, 20 stabilisieren die Halbleitermesas 1 während der weiteren Bearbeitung, beispielsweise während der weiteren Bearbeitung von Seitenwänden der Halbleitermesas 1, um dielektrische Gebiete 3 mit hoher Qualität zwischen benachbarten Mesas 1 auszubilden. Folglich kann das Abbrechen von Mesas 1 und/oder eine irreversible Bildung von festen Kontakten zwischen benachbarten Mesas 1 vermieden werden. Dies erleichtert das Ausbilden von Halbleitervorrichtungen wie z. B. TEDFETs mit kleinerem Abstand und/oder höherem Seitenverhältnis der Halbleitermesas 1 bzw. Gräben 50.
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Die zweite Stützstruktur 20 wird typischerweise in einer selbstjustierten Weise in Bezug auf die erste Stützstruktur 10 ausgebildet. Dabei ist nur ein lithographischer Prozess erforderlich, um die ersten und zweiten Stützstrukturen 10, 20 auszubilden.
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Es ist zu beachten, dass weitere Stützstrukturen in einer selbstjustierten Weise in Bezug auf die erste Stützstruktur 10 und/oder zweite Stützstruktur 20 ausgebildet werden können. Dies erhöht die Flexibilität der Herstellung ohne Verwendung von zusätzlichen Photomasken.
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Ferner können die erste Stützstruktur 10 und die zweite Stützstruktur 20 in verschiedenen Herstellungsstufen ausgebildet und zumindest teilweise entfernt werden. Die erste Stützstruktur 10 kann beispielsweise vor oder während der Ausbildung der dielektrischen Gebiete 3 mit hoher Qualität zwischen benachbarten Mesas 1 entfernt werden, während die zweite Stützstruktur 20 danach vollständig oder teilweise entfernt wird. Dies erhöht die Flexibilität der Herstellung und erleichtert die Bearbeitung von Gräben und Mesas mit hohem Seitenverhältnis.
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Die zweite Stützstruktur 20 und die erste Stützstruktur 10 werden typischerweise nur im Wesentlichen über den mehreren Halbleitermesas 1 ausgebildet. Folglich werden die Mesas 1 ohne Füllen der Gräben 50 stabilisiert. Nicht konforme erste und zweite Schichten 10, 20 können abgeschieden und anschließend geätzt werden, um die erste Stützstruktur 10 bzw. die zweite Stützstruktur 20 auszubilden.
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Die zweite Stützstruktur 20 wird beispielsweise unter Verwendung eines CVD-Prozesses, um eine nicht konforme Schicht auszubilden, und eines anisotropen Ätzprozesses oder Vertiefungsätzen der nicht konformen Schicht ausgebildet.
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Typischerweise werden die Materialien und/oder vertikalen Ausdehnungen und/oder Abscheidungsbedingungen der ersten Stützstruktur 10 und der zweiten Stützstruktur 20 derart gewählt, dass die Waferwölbung nicht oder fast nicht geändert wird, wenn die erste Stützstruktur 10 und/oder die zweite Stützstruktur 20 auf der oberen Oberfläche 101 angeordnet sind. In Ausführungsformen, die auf dünne Wafer Bezug nehmen, können jeweilige Schichten auch auf einer Rückseite des Wafers angeordnet werden, um den Einfluss der ersten Stützstruktur 10 bzw. der zweiten Stützstruktur 20 auf die Waferwölbung weiter zu minimieren.
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Nach der Endbearbeitung der Gräben 50 bzw. Gebiete zwischen den Halbleitermesas 1 können die erste Stützstruktur 10 und die zweite Stützstruktur 20 von der oberen Oberfläche 101 entfernt werden und weitere Prozesse beispielsweise zum Ausbilden von Feldeffektstrukturen in den Mesas 1 können an oder nahe der oberen Oberfläche 101 durchgeführt werden.
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Im Folgenden werden Verfahren zum Ausbilden von Halbleitervorrichtungen erläutert, die das Stabilisieren der Halbleitermesas mit nur einer Stützstruktur während der Bearbeitungsschritte ermöglichen, in denen Kräfte auf die Halbleitermesas aufgebracht werden, die zumindest das Ablenken der Halbleitermesas verursachen können. In diesen Ausführungsformen wird typischerweise nur ein Material zum Ausbilden der jeweiligen Stützstruktur verwendet.
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Mit Bezug auf 21 werden Verfahrensschritte eines Verfahrens zum Ausbilden einer Halbleitervorrichtung 300 erläutert. 21 zeigt eine perspektivische Ansicht eines typischerweise kleinen Abschnitts des Halbleiterkörpers 40 der Halbleitervorrichtung 300 und stellt eine Stufe nach mehreren Prozessschritten dar, die ein Halbleitersubstrat 40 mit einer oberen Oberfläche 101 bzw. einer Oberseite 101 und mehreren Halbleitermesas 1 aus einem ersten monokristallinen Halbleitermaterial (z. B. monokristallinem Silizium) ergeben, die durch Opferschichten 2 voneinander beabstandet sind, die in Gräben 50 angeordnet sind und sich von der Oberseite 1 in das Halbleitersubstrat 40 erstrecken, und nach dem Ausbilden einer Stützstruktur 10 auf den Halbleitermesas 1 jedes Paar von benachbarten Halbleitermesas 1 an der oberen Oberfläche 101 mechanisch verbinden. Die Opferschichten 2 bestehen aus einem Material, das selektiv in Bezug auf das erste Halbleitermaterial aus monokristallinem Material ätzbar ist. Die Opferschichten 2 können aus einem dielektrischen Material (z. B. SiO2), Kohlenstoff, diamantartigem Kohlenstoff, einem Photoresist, einem polykristallinen Halbleitermaterial, einem amorphen Halbleitermaterial oder einem anderen Halbleitermaterial aus monokristallinem Material (z. B. SixGe1-x) bestehen.
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In der in 21 dargestellten beispielhaften Ausführungsform erstrecken sich die Halbleitermesas 1 von einem gemeinsamen Halbleitersubstrat 30 zur oberen Oberfläche 101. Der Deutlichkeit halber sind nur drei Halbleitermesas 1 in 21 dargestellt. Ferner ist die Zeichnung von 21 typischerweise nicht maßstäblich. Gräben 50 (sowie die Opferschichten 2) können beispielsweise vertikale Ausdehnungen h von bis zu mehreren Mikrometern (µm) und hohe Seitenverhältnisse h/w von mehr als etwa 10, noch typischerweise mehr als etwa 20 oder 50, beispielsweise bis zu etwa 1000, aufweisen.
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Die herzustellende Halbleitervorrichtung 300 kann ein TEDFET sein. In dieser Ausführungsform kann das Verfahren, das die in 21 gezeigte Struktur ergibt, die folgenden Schritte umfassen, die nacheinander durchgeführt werden: Bereitstellen eines Halbleitersubstrats 40 mit einer Halbleiterschicht 1, die sich zur oberen Oberfläche 101 erstreckt; Ätzen von breiten Gräben 52 von oben in die Halbleiterschicht 1, so dass erste Halbleitermesas 1 (linke und rechte in 21) ausgebildet werden; Ausbilden von Opferschichten 2 (z. B. dielektrischen Opferschichten 2) an Seitenwänden der breiten Gräben 51 bzw. ersten Halbleitermesas 1 beispielsweise durch thermische Oxidation; Durchführen eines selektiven Epitaxiewachstumsprozesses, um zweite Halbleitermesas 1" in den breiten Gräben 52 auszubilden; einen optionalen CMP-Prozess; und Ausbilden der Stützstruktur 10, die Paare von benachbarten Halbleitermesas 1, 1" überbrückt.
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Aufgrund der Bearbeitung kann die Qualität der Opferschichten 2 und/oder der zweiten Halbleitermesas 1" an der Grenzfläche zu den Opferschichten 2 zu niedrig sein. Daher ist es häufig erwünscht, diese Bereiche zu ersetzen. Dies umfasst typischerweise das Entfernen der Opferschichten 2 durch Ätzen, um Seitenwände der ersten und zweiten Halbleitermesas 1 freizulegen. Dabei werden vertikale Gräben 50 zwischen den ersten und den zweiten Mesas 1 ausgebildet. Wenn Nassätzen verwendet wird, um die Gräben 50 auszubilden, werden anschließend Spülen und Trocknen verwendet. Während dieser Schritte werden die Halbleitermesas 1, 1" gegen Ablenken, Biegen, Brechen und/oder Bilden von festen Kontakten, die z. B. durch Vibrationen oder Kapillarkräfte verursacht werden, geschützt.
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Danach können die Gräben 50 vollständig mit einem dielektrischen Material gefüllt werden und die Stützstruktur 10 zumindest teilweise entfernt werden. Typischerweise werden die Seitenwände und Bodenwände der Gräben 50 thermisch oxidiert. Folglich wird ein Dielektrikum mit hoher Qualität ausgebildet, das als Akkumulationsoxid des TEDFET verwendet werden kann, und mögliche Kristalldefekte an oder nahe den Seitenwänden werden entfernt. In anderen Ausführungsformen werden die Gräben 50 nur teilweise gefüllt. Die teilweise gefüllten Gräben können beispielsweise Leerstellen umfassen, um die mechanische Spannung zu verringern.
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In Ausführungsformen, in denen die Stützstruktur 10 aus Kohlenstoff, diamantartigem Kohlenstoff oder einem Resist, der verascht werden kann, besteht, können das Füllen der Gräben 50 und das Entfernen der Stützstruktur 10 in einem gemeinsamen Trockenätzprozess oder Plasmaprozess durchgeführt werden.
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In anderen Ausführungsformen, in denen die Stützstruktur 10 durch ein Material gebildet ist, das nicht leicht durch Veraschen entfernt werden kann, wie z. B. Polysilizium oder Siliziumnitrid (Si3N4), kann die Stützstruktur 10 durch Ätzen und/oder Polieren, beispielsweise einen CMP-Prozess, entfernt werden.
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Die Konstruktion der Stützstruktur 10, einschließlich des Materials, der Höhe und der Anordnung von oben betrachtet, kann gemäß erwarteten mechanischen, thermischen und/oder hydrodynamischen Lasten (Amplitude und/oder Frequenz), die während der Bearbeitung mit vertieften Grabenseitenwänden und/oder Grabenböden erwartet werden, gewählt werden.
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Die Anordnung der Stützstruktur 10 kann, wie vorstehend im Hinblick auf 10A und 10B erläutert, sein. Weitere Beispiele sind in 22A und 22B dargestellt, die eine zusammenhängende Stützstruktur 10 und eine Stützstruktur 10 aus stabförmigen Abschnitten 10 zeigen, die jeweils zwei oder mehr Opferschichten 2 (und Gräben) überbrücken.
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Von oben betrachtet kann die Stützstruktur 10 auch im Wesentlichen ringförmige, kreisförmige, ellipsenförmige, hexagonale oder andere polygonale Strukturen umfassen.
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Mit Bezug auf 23A und 23B werden Verfahrensschritte eines Verfahrens zum Ausbilden einer Halbleitervorrichtung 400 erläutert. Die herzustellende Halbleitervorrichtung 400 ist typischerweise auch ein TEDFET.
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In einem ersten Schritt wird ein Halbleitersubstrat 40 mit einer oberen Oberfläche (101) und einer Halbleiterschicht 1 aus einem Halbleitermaterial, die sich zur oberen Oberfläche (101) erstreckt, bereitgestellt.
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Danach können breite Gräben 52 von der oberen Oberfläche (101) in die Halbleiterschicht 1 geätzt werden, so dass erste Halbleitermesas 1 ausgebildet werden, die durch die breiten Gräben 52 voneinander getrennt sind und durch restliche Halbleiterbereiche 10 der ersten Halbleiterschicht 1, d. h. Teile 10 des Halbleitermaterials, typischerweise Silizium, verbunden sind. Die resultierende Halbleiterstruktur 400 ist in 23A dargestellt, die eine Draufsicht auf die obere Oberfläche (101) des Halbleiterkörpers 40 zeigt.
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Dabei werden in einem gemeinsamen Ätzprozess beabstandete Halbleitermesas 1 und eine Stützstruktur 10 dafür, die sich bis zur oberen Oberfläche erstreckt, ausgebildet.
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Die breiten Gräben 52 können als längliche Rechtecke mit einer größeren horizontalen Ausdehnung (Breite) w1 von mehreren zehn Mikrometern bis zu mehr als etwa 100 µm von oben betrachtet ausgebildet werden. Ferner bilden die breiten Gräben 52 typischerweise zumindest in einem aktiven Vorrichtungsbereich von Einheitszellen eine regelmäßige zweidimensionale Anordnung von oben betrachtet. Noch ferner werden die breiten Gräben 52 typischerweise derart ausgebildet, dass im Wesentlichen parallele erste Halbleitermesas 1 mit einer größeren, beispielsweise mindestens dreimal, mindestens fünfmal oder sogar mindestens zehnmal größeren maximalen Ausdehnung als die breiten Gräben 52 von oben betrachtet ausgebildet werden.
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In einem ersten vertikalen Querschnitt, der zur oberen Oberfläche entlang der gestrichelten Linie s1 im Wesentlichen senkrecht ist, weist der Halbleiterkörper 40 typischerweise mehrere beabstandete breite Gräben 52 auf, die sich von einem gemeinsamen Substrat zur oberen Oberfläche erstrecken.
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In einem zweiten vertikalen Querschnitt, der zur oberen Oberfläche entlang der gestrichelten Linie s2 im Wesentlichen senkrecht ist, kann der Halbleiterkörper 40 nur das gemeinsame Substrat und einen zusammenhängenden restlichen Abschnitt 1, 10 der Halbleiterschicht 1 umfassen, der sich vom gemeinsamen Substrat zur oberen Oberfläche erstreckt.
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Danach können dielektrische Schichten 3 zumindest an Seitenwänden der ersten Halbleitermesas 1 und der Halbleiterbereiche 10 ausgebildet werden. Typischerweise führt dies zu im Wesentlichen ringförmigen dielektrischen Strukturen 3 von oben betrachtet.
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Typischerweise werden die dielektrischen Schichten 3 durch thermische Oxidation ausgebildet.
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Danach kann ein selektiver Epitaxiewachstumsprozess, gefolgt von einem optionalen Planarisierungsprozess, verwendet werden, um die breiten Gräben 52 mit zweiten Halbleitermesas 15 zu füllen. Die resultierende Halbleiterstruktur ist in 23B dargestellt.
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In Ausführungsformen, in denen ein TEDFET hergestellt werden soll, bilden die ersten und zweiten Halbleitermesas 1, 15 (oder noch typischerweise Abschnitte davon) typischerweise Driftsteuerzonen 1 bzw. Driftzonen 15.
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In Ausführungsformen, in denen die horizontale Ausdehnung (Breite) w2 der Halbleiterbereiche 10 zwischen benachbarten breiten Gräben 52 klein genug ist, kann das Ausbilden von dielektrischen Schichten 3 durch thermische Oxidation zu einem vollständigen Oxidieren der Halbleiterbereiche 10 führen, wie in 24A für die Struktur 401 dargestellt. Dabei können Kantenbereiche der zweiten Halbleitermesas 15, die Kristalldefekte aufweisen können, entfernt werden.
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In anderen Ausführungsformen werden die Halbleiterbereiche 10 und angrenzende Teile der dielektrischen Schichten 3 durch dielektrische Stöpsel 4 ersetzt, wie in 24B für die Struktur 402 dargestellt. Dies kann durch maskiertes Ätzen, Abscheiden eines dielektrischen Materials, einen Planarisierungsprozess und/oder teilweises Rückätzen des abgeschiedenen dielektrischen Materials erreicht werden. Dabei können Kantenbereiche der zweiten Halbleitermesas 15, die Kristalldefekte aufweisen können, entfernt werden.
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Mit Bezug auf 25A und 25B werden Verfahrensschritte eines weiteren Verfahrens zum Ausbilden einer Halbleitervorrichtung 403 erläutert. Das Verfahren ist ähnlich wie vorstehend im Hinblick auf 23A und 23B erläutert. Der Schritt zum Ätzen von breiten Gräben 52 wird jedoch derart durchgeführt, dass die breiten Gräben 52 und die Halbleiterbereiche 10 von oben betrachtet ein jeweiliges dreieckiges Gitter anstelle der jeweiligen rechteckigen Gitter bilden.
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Mit Bezug auf 26A und 26B werden Verfahrensschritte eines Verfahrens zum Ausbilden einer Halbleitervorrichtung 500 erläutert.
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In einem ersten Schritt kann ein Halbleitersubstrat 40 mit einer oberen Oberfläche 101 und einer Halbleiterschicht 1, die sich zur oberen Oberfläche 101 erstreckt, bereitgestellt werden.
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Danach können Gräben 50, 50' von der oberen Oberfläche 101 in die Halbleiterschicht 1 geätzt werden. Folglich werden Halbleitermesas 1 mit Seitenwänden ausgebildet. Die Halbleitermesas 1, 1' bzw. Seitenwände sind durch die Gräben 50, 50' mit jeweiligen Bodenwänden 55, 55' voneinander getrennt.
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Danach kann eine Stützstruktur 10, die die Halbleitermesas 1, 1' mechanisch verbindet, an der oberen Oberfläche 101 ausgebildet werden. Die resultierende Halbleiterstruktur 500 ist in 26A und 26B dargestellt, die einen vertikalen Querschnitt (entlang der Linie s) durch bzw. eine Draufsicht auf die Struktur 500 zeigen.
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Folglich werden mehrere Halbleitermesas 1, 1' ausgebildet, die sich typischerweise von einer gemeinsamen Halbleiterschicht 30 zur oberen Oberfläche 101 erstrecken. Die äußersten Halbleitermesas 1' und die äußersten Gräben 50' (von einer herzustellenden Vorrichtung) können im vertikalen Querschnitt von 26A größere horizontale Ausdehnungen im Vergleich zu den inneren Halbleitermesas 1 bzw. den inneren Gräben 50 aufweisen.
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Das Ausbilden der Stützstruktur 10 an der oberen Oberfläche 101 umfasst typischerweise das Abscheiden eines negativen Resists (Negativlacks), das maskierte Bestrahlen des negativen Resists und das Aufbringen eines Filmentwicklers (Photoentwicklers), um eine Resiststruktur (Stützstruktur) 10 auszubilden, die in der Lage ist, die gewöhnlich dünnen Halbleitermesas 1 zumindest während eines anschließenden Spülens, Trocknens und/oder einer Lithographie, die von oben durchgeführt wird, zu stabilisieren.
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In Ausführungsformen, in denen ein FinFET hergestellt werden soll, können die Gräben 50, 50' und Halbleitermesas 1, 1' eine vertikale Ausdehnung von bis zu 5 µm oder noch mehr Mikrometern aufweisen, während die Breite (horizontale Ausdehnung im Querschnitt von 26a) der Halbleitermesas 1, 1' und Gräben 50, 50' unter etwa 150 nm oder 100 nm bzw. unter etwa 300 nm liegen kann.
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Typischerweise wird der negative Resist mit einer Strahlung mit einer minimalen Wellenlänge bestrahlt, die beispielsweise um einen Faktor von zwei oder drei größer ist als der Abstand zwischen benachbarten Halbleitermesas 1. Folglich tritt die Strahlung im Wesentlichen nicht in die Gräben 50, 50' ein. Folglich kann eine Stützstruktur 10 ausgebildet werden, die an und über der oberen Oberfläche 101 angeordnet ist, aber fast nicht in den Gräben 50, 50', wie in 26A und 26B dargestellt.
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Danach wird ein Dotierungsschritt verwendet, um Dotierungsmaterialien von oben in die Bodenwände 55, 55' und/oder die Mesaseitenwände zu implantieren, während die Halbleitermesas 1, 1' über die Stützstruktur 10 mechanisch verbunden sind. Wenn Dotierungsmaterialien in Abschnitte der Bodenwände 55, 55' implantiert werden sollen, die durch die Stützstruktur 10 in der Draufsicht abgeschattet sind, kann eine abgewinkelte Implantation verwendet werden.
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Danach kann die Stützstruktur 10 entfernt werden, beispielsweise in einem thermischen Prozess oder durch Trockenätzen.
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Mit Bezug auf 27A und 27B werden Verfahrensschritte eines weiteren Verfahrens zum Ausbilden einer Halbleitervorrichtung 501 erläutert. Das Verfahren ist ähnlich, wie vorstehend im Hinblick auf 26A und 27B erläutert. Die Konstruktion der in 27A dargestellten Stützstruktur 10 ist jedoch derart gewählt, dass der Filmentwickler den ungehärteten Resist im gezeigten rechten Abschnitt 50b (rechts von der gestrichelten vertikalen Linie) nicht erreichen kann, der auch hinter dem gezeigten linken Abschnitt 50a liegen kann. Folglich bleiben die Gräben 50 im Abschnitt 50b mit dem Resist gefüllt.
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Danach kann ein erster Dotierungsprozess (Implantation von oben) durchgeführt werden.
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Danach kann der gehärtete Resist durch Trockenätzen vollständig oder teilweise entfernt werden. Die resultierende Struktur 501 ist in 27B dargestellt.
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Danach kann ein zweiter Dotierungsprozess (Implantation von oben) durchgeführt werden, um Dotierungsmaterialien in Teile des Abschnitts 50a zu implantieren, der während des ersten Dotierungsprozesses abgeschattet ist, während der Abschnitt 50b abgeschattet bleibt.
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Danach kann der ungehärtete Resist im Abschnitt 50b entfernt werden.
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Die Verfahren zum Ausbilden von Halbleitervorrichtungen, die vorstehend im Hinblick auf 1 bis 27B erläutert wurden, haben gemeinsam, dass mehrere Halbleitermesas (1), die sich zu einer Oberseite (101) erstrecken, in einem Halbleitersubstrat (40) ausgebildet werden, so dass benachbarte Halbleitermesas (1) durch einen Graben (50), typischerweise einen leeren Graben (50), einen im Wesentlichen leeren Graben (50) oder einen Graben (50), der vollständig oder zumindest im Wesentlichen mit einer Opferschicht (2) gefüllt ist, voneinander beabstandet sind. Während der Ausbildung der mehreren Halbleitermesas (1) oder danach wird mindestens eine Stützstruktur (10, 20), die die Halbleitermesas (1) mechanisch verbindet, ausgebildet. Folglich werden die Halbleitermesas (1) für die weitere Bearbeitung stabilisiert. Danach wird das Halbleitersubstrat (40) von der Oberseite (101) bearbeitet, während die Halbleitermesas (1) über die Stützstruktur (10) mechanisch verbunden bleiben.
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Dabei wird das Risiko des Abbrechens der Mesas (1) und/oder des irreversiblen Bildens von festen Kontakten zwischen benachbarten Mesas (1) während der weiteren Bearbeitung von der Oberseite (101) zumindest im Wesentlichen verringert. Dies ist von spezieller Bedeutung für die Herstellung von Feldeffekt-Halbleitervorrichtungen wie z. B. Graben-DRAMs (dynamischer Direktzugriffsspeicher), TEDETs und FinFETs mit Halbleitermesas (1) mit hohen Seitenverhältnissen, beispielsweise von mindestens etwa 10, 20 oder noch mehr, und/oder kleinen Abständen von beispielsweise weniger als etwa 150 nm oder noch weniger als etwa 100 nm zwischen benachbarten Halbleitermesas.
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Nach den anschließenden Herstellungsschritten, in denen die Halbleitermesas (1) durch Gräben (50) voneinander beabstandet sind, die leer, im Wesentlichen leer oder zumindest teilweise mit Fluid gefüllt sind, aber durch die mindestens eine Stützstruktur (10, 20) stabilisiert sind, kann die mindestens eine Stützstruktur (10, 20) teilweise oder vollständig entfernt werden, beispielsweise nachdem die Gräben (50) zumindest teilweise wieder mit einem festen Material wie z. B. einem Dielektrikum oder Polysilizium gefüllt sind, um die Halbleitermesas (1) zu stabilisieren.
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Gemäß einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung Folgendes: Ausbilden von mehreren Halbleitermesas (1), die sich zu einer Oberseite (101) erstrecken, in einem Halbleitersubstrat (40), so dass benachbarte Halbleitermesas (1) durch einen Graben (50), typischerweise einen leeren Graben (50), einen im Wesentlichen leeren Graben (50) oder einen Graben (50), der vollständig oder zumindest im Wesentlichen mit einem Material (2) gefüllt ist, das selektiv in Bezug auf die Halbleitermesas (1) ätzbar ist, beispielsweise mit einer dielektrischen Schicht (2) gefüllt ist, voneinander beabstandet sind; Ausbilden einer Stützstruktur (10), die die Halbleitermesas (1) mechanisch verbindet, die durch entweder den im Wesentlichen leeren Graben (50) oder den Graben (50), der im Wesentlichen mit dem Material gefüllt ist, voneinander beabstandet sind; und Bearbeiten des Halbleitersubstrats (40) von der Oberseite (101), während die Halbleitermesas (1) über die Stützstruktur (10) mechanisch verbunden sind.
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Gemäß einer Ausführungsform umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung Folgendes: Bereitstellen eines Halbleitersubstrats (40) mit einer Oberseite (101) und mit mehreren Halbleitermesas (1), die in einem vertikalen Querschnitt, der zur Oberseite im Wesentlichen orthogonal ist, voneinander beabstandet sind und sich zur Oberseite (101) erstrecken, an der Oberseite (101) einer Stützstruktur (10), die die Halbleitermesas (1) mechanisch verbindet; und Bearbeiten des Halbleitersubstrats (40) von der Oberseite (101), während die Halbleitermesas (1) über die Stützstruktur (10) mechanisch verbunden bleiben.
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Typischerweise sind die Halbleitermesas (1) durch Gräben (50) voneinander beabstandet, die zumindest im Wesentlichen leer sind oder zumindest im Wesentlichen mit einem Material gefüllt sind, das in Bezug auf ein monokristallines Halbleitermaterial der Halbleitermesas (1) selektiv ätzbar ist.
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Obwohl verschiedene beispielhafte Ausführungsformen der Erfindung offenbart wurden, ist für den Fachmann auf dem Gebiet ersichtlich, dass verschiedene Änderungen und Modifikationen durchgeführt werden können, die einige der Vorteile der Erfindung erreichen, ohne vom Gedanken und Schutzbereich der Erfindung abzuweichen. Für den Durchschnittsfachmann auf dem Gebiet ist offensichtlich, dass andere Komponenten, die dieselben Funktionen durchführen, geeignet eingesetzt werden können. Es sollte erwähnt werden, dass Merkmale, die mit Bezug auf eine spezifische Figur erläutert sind, mit Merkmalen von anderen Figuren kombiniert werden können, selbst in jenen Fällen, in denen dies nicht explizit erwähnt wurde. Solche Modifikationen am erfindungsgemäßen Konzept sollen von den beigefügten Ansprüchen abgedeckt sein.
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Räumlich relative Begriffe wie z. B. "unter", "unterhalb", "niedriger", "über", "obere" und dergleichen werden für eine einfachere Beschreibung verwendet, um die Positionierung von einem Element relativ zu einem zweiten Element zu erläutern. Diese Begriffe sollen verschiedene Orientierungen der Vorrichtung zusätzlich zu anderen Orientierungen als den in den Figuren dargestellten umfassen. Ferner werden Begriffe wie z. B. "erster", "zweiter" und dergleichen auch verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und sollen auch nicht begrenzend sein. Gleiche Begriffe beziehen sich in der ganzen Beschreibung auf gleiche Elemente.
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Wie hier verwendet, sind die Begriffe "aufweisen", "enthalten", "einschließen", "umfassen" und dergleichen offene Begriffe, die die Anwesenheit von angegebenen Elementen oder Merkmalen angeben, aber zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel "ein", "eine" und "der, die, das" sollen den Plural sowie den Singular umfassen, sofern der Zusammenhang nicht deutlich Anderes angibt.