JP5113076B2 - 半導体装置 - Google Patents
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Description
なお、符号816は、n+型カソード層810の第2主面側に位置するカソード電極を示し、符号818は、p型アノード層814の第1主面側に位置するアノード電極を示す。また、本明細書中、第1主面とは、半導体装置におけるp型アノード層側の主面のことをいい、第2主面とは、半導体装置におけるn+型カソード層側の主面のことをいう。
Lp>Wm/2 ・・・ (1)
Nd≦4.6×1014cm−3 ・・・ (2)
そこで、本発明の半導体装置においては、上記の式(1)を満たした上で、メサ領域における第1導電型不純物の不純物濃度Ndを、上記の式(2)を満足するように、従来の半導体装置の場合と同様に低く設定することとした。このため、本発明の半導体装置によれば、伝導度変調型の半導体装置であるため、メサ領域における第1導電型不純物の不純物濃度Ndを従来の半導体装置の場合と同様に低く設定したとしても、低いオン電圧を実現することができる。また、本発明の半導体装置によれば、上記のように第1導電型不純物の不純物濃度Ndを従来の半導体装置におけるn−型ドリフト層の場合と同様に低く設定してあるため、チャージバランスが崩れた場合であっても、従来の半導体装置の場合と同等の逆方向耐圧V(BR)(例えばV(BR)=600V)を得ることが可能となる。その結果、本発明の半導体装置は、製造マージンが高く、設計の冗長度の高い半導体装置となる。
V(BR)=60(Eg/1.1)1.5(Nd/1016)−0.75 ・・・ (2−1)
V(BR)=60(Eg/1.1)1.5(Nd0/1016)−0.75 ・・・ (3)
Q≦5×1011cm−2 ・・・ (4)
Qp≠Qn ・・・ (5)
Qp>Qn ・・・ (6)
Qp≧1.15×Qn ・・・ (7)
t>d>t/2 ・・・ (8)
また、本発明の半導体装置によれば、トレンチ領域の深さdが第2半導体層の厚さtよりも小さな値を有するため、トレンチ領域が第1半導体層まで達することがなくなり、トレンチ領域の底部に強い電界が印加されるのを防止することが可能となる。
図1は、実施形態に係る半導体装置100を説明するために示す図である。図1(a)は半導体装置100の断面図であり、図1(b)は図1(a)の部分拡大図である。
図2は、実施形態に係る半導体装置100におけるキャリア注入の様子を示す図である。図2(a)はキャリア注入開始直後におけるキャリア注入の様子を示す図であり、図2(b)はキャリア注入開始後所定時間経過後におけるキャリア注入の様子を示す図である。
Lp>Wm/2 ・・・ (1)
Nd≦4.6×1014cm−3 ・・・ (2)
Q≦5×1011cm−2 ・・・ (4)
Qp≠Qn ・・・ (5)
Qp>Qn ・・・ (6)
Qp≧1.15×Qn ・・・ (7)
t>d>t/2 ・・・ (8)
そこで、実施形態に係る半導体装置100においては、上記の式(1)を満たした上で、n−型メサ領域122におけるn型不純物の不純物濃度Ndを、上記の式(2)を満足するように、従来の半導体装置の場合と同様に低く設定することとしている。このため、実施形態に係る半導体装置100によれば、伝導度変調型の半導体装置であるため、n−型メサ領域122におけるn型不純物の不純物濃度Ndを従来の半導体装置の場合と同様に低く設定したとしても、低いオン電圧を実現することができる。また、実施形態に係る半導体装置100によれば、上記のようにn型不純物の不純物濃度Ndを従来の半導体装置800,900におけるn−型ドリフト層812,912の場合と同様に低く設定してあるため、チャージバランスが崩れた場合であっても、従来の半導体装置800,900の場合と同等の逆方向耐圧V(BR)を得ることが可能となる。その結果、実施形態に係る半導体装置100は、製造マージンが高く、設計の冗長度の高い半導体装置となる。
また、実施形態に係る半導体装置100によれば、p−型トレンチ領域120の深さdがn−型ドリフト層112の厚さtよりも小さな値を有するため、p−型トレンチ領域120がn+型カソード層110まで達することがなくなるため、p−型トレンチ領域の底部に強い電界が印加されるのを防止することが可能となる。
試験例1−1〜1−13は、実施形態に係る半導体装置100において、逆方向回復時間trrと順方向降下電圧VFとの間にあるトレードオフの関係が改善されていることを明らかにするための試験例である。表1は、各試験例におけるシミュレーション条件及び評価結果を示す表である。試験は、各試験例について、キャリア濃度分布、順方向降下電圧VF、逆方向回復時間trrなどの特性をシミュレーションにより求めることにより行った。
なお、表1において、並列pnとは、本発明の半導体装置が採用する並列pn構造のことであり、従来PiNとは、従来の半導体装置が採用する従来のPiN構造のことである。
試験例2−1−1〜2−1−12、2−2−1〜2−2−13、2−3−1〜2−3−10及び2−4−1〜2−4−13は、実施形態に係る半導体装置100において、逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性が正性抵抗を示し、かつ、高い逆方向耐圧V(BR)を示す範囲を明らかにするための試験例である。
表2及び表3においては、総合評価が○以上(◎及び○)が良い評価であるとし、△以下(△及び×)が悪い評価であるとした。
なお、表2及び表3においては、n−型メサ領域122のチャージ量Qnとp−型トレンチ領域120のチャージ量Qpとのうち小さい方のチャージ量をQとしている。また、表3においては、逆方向耐圧V(BR)に関する評価(逆方向耐圧評価)と逆方向バイアス時におけるブレークダウン後の逆方向電圧−逆方向電流特性に関する評価(抵抗特性評価)のうち低いほうを総合評価とした。
Q≦5×1011cm−2 ・・・ (4)
Qp>Qn ・・・ (6)
Qp≧1.15×Qn ・・・ (7)
図14は、実施形態に係る半導体装置100を製造する方法を説明するために示す図である。図14(a)〜図14(d)は各工程図である。
n+型カソード層110(厚さ:400μm、不純物濃度:2×1019cm−3)の上面にn−型ドリフト層112(厚さ:50μm、不純物濃度:2×1014cm−3)が形成されたシリコン基板を準備する。その後、n−型ドリフト層112の表面にp型不純物としてのボロンイオンを打ち込み、その後所定の熱処理を行ってp型アノード層114(深さ:2μm、表面不純物濃度:3×1016cm−3)を形成する。これにより、n+型カソード層110と、n+型カソード層110の第1主面側に位置し、n+型カソード層110よりも低濃度のn型不純物を含有するn−型ドリフト層112と、n−型ドリフト層112の第1主面側に位置するp型アノード層114とを備える半導体装置を形成する(図14(a)参照。)。
その後、p型アノード層114の第1主面側からp型アノード層114の深さよりも深く(深さ:35μm)かつ所定の幅(幅:4μm)と間隔(間隔:4μm)とをもって複数のトレンチ119を形成する(図14(b)参照。)。
その後、複数のトレンチ119における、それぞれの内部にp型シリコンが充填された構造を有する複数のp−型トレンチ領域120(不純物濃度:6.25×1014cm−3)を形成する(図14(c)参照。)。
その後、半導体装置の第1主面側から白金を拡散してn−型ドリフト層112にライフタイムキラーとなる欠陥124(図示せず。)を形成する。
その後、n+型カソード層110の第2主面側にカソード電極116を形成し、p型アノード層114の第1主面側にアノード電極118を形成する(図14(d)参照。)。
Lp>Wm/2 ・・・ (1)
図15は、実施形態に係る半導体装置100の製造方法を説明するために示す図である。図15(a)〜図15(e)は各工程図である。
n+型カソード層110(厚さ:400μm、不純物濃度:2×1019cm−3)の上面にn−型ドリフト層112(厚さ:50μm、不純物濃度:2×1014cm−3)が形成されたシリコン基板を準備する。これにより、n+型カソード層110と、n+型カソード層110における第1主面側に位置し、n+型カソード層110よりも低濃度のn型不純物を含有するn−型ドリフト層112とを備える半導体装置を形成する(図15(a)参照。)。
その後、第1主面側から、後で形成するp型アノード層114(図15(d)参照。)の深さよりも深く(深さ:35μm)かつ所定の幅(幅:4μm)と間隔(間隔:4μm)とをもって複数のトレンチ119を形成する(図15(b)参照。)。
その後、複数のトレンチ119における、それぞれの内部にp型シリコンが充填された構造を有する複数のp−型トレンチ領域120(不純物濃度:6.25×1014cm−3)を形成する(図15(c)参照。)。
その後、n−型ドリフト層112及びp型アノード層114における一方の表面からp型不純物としてのボロンイオンを打ち込み、その後所定の熱処理を行ってp型アノード層114(深さ:2μm、表面不純物濃度:3×1016cm−3)を形成する(図15(d)参照。)。
その後、半導体装置の第1主面側から白金を拡散してp−型トレンチ層120及びn−型メサ層122にライフタイムキラーとなる欠陥124(図示せず。)を形成する。
その後、n+型カソード層110の下面にカソード電極116を形成し、p型アノード層114の上面にアノード電極118を形成する(図15(e)参照。)。
Lp>Wm/2 ・・・ (1)
Nd≦4.6×1014cm−3 ・・・ (2)
例えば、n−型メサ領域122におけるn型不純物の不純物濃度Ndを、所望の逆方向耐圧V(BR)と、用いる半導体材料のバンドギャップEgとを以下の式(3)に代入したときに得られるNd0よりも小さい値を有するように規定することもできる。
V(BR)=60(Eg/1.1)1.5(Nd0/1016)−0.75 ・・・ (3)
このように構成すれば、用いる半導体材料の種類と、逆方向耐圧V(BR)の値に応じて許容される範囲から、n−型メサ領域122におけるn型不純物の不純物濃度Ndとして最適な値を選択することが可能となる。
Claims (9)
- 第1導電型の第1半導体層と、
前記第1半導体層の第1主面側に位置し、前記第1半導体層よりも低濃度の第1導電型不純物を含有する第1導電型の第2半導体層と、
前記第2半導体層の第1主面側に位置する第2導電型の第3半導体層と、
前記第3半導体層の第1主面側から前記第3半導体層の深さよりも深くかつ所定の幅と間隔とをもって形成された複数のトレンチにおける、それぞれの内部に第2導電型の半導体材料が充填された構造を有する複数の第2導電型のトレンチ領域とを備え、
前記第2半導体層のうち隣り合う前記トレンチ領域に挟まれた領域(以下、メサ領域という。)と前記トレンチ領域とが隣り合うように交互に配置された並列pn構造を有する伝導度変調型の半導体装置であって、
前記メサ領域の幅をWmとし、前記メサ領域における少数キャリアの拡散長をLpとしたとき、以下の式(1)を満たし、
Lp>Wm/2 ・・・ (1)
順方向バイアス時には、前記トレンチ領域から前記メサ領域に注入された少数キャリアが前記メサ領域の全域に蓄積されることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記メサ領域における第1導電型不純物の不純物濃度をNdとしたとき、以下の式(2)をさらに満たすことを特徴とする半導体装置。
Nd≦4.6×1014cm−3 ・・・ (2) - 請求項1に記載の半導体装置において、
第1導電型不純物の不純物濃度Ndは、所望の逆方向耐圧V(BR)と、用いる半導体材料のバンドギャップEgとを以下の式(3)に代入したときに得られるNd0よりも小さい値を有することを特徴とする半導体装置。
V(BR)=60(Eg/1.1)1.5(Nd0/1016)−0.75 ・・・ (3) - 請求項1に記載の半導体装置において、
前記メサ領域における第1導電型不純物の不純物濃度Ndと前記メサ領域の幅Wmとを積算して得られる前記メサ領域のチャージ量をQn(=Nd×Wm)とし、前記トレンチ領域における第2導電型不純物の不純物濃度Naと前記トレンチ領域の幅Wtとを積算して得られる前記トレンチ領域のチャージ量をQp(=Na×Wt)とし、前記メサ領域のチャージ量Qnと前記トレンチ領域のチャージ量Qpとのうち小さい方をQとしたとき、以下の式(4)をさらに満たすことを特徴とする半導体装置。
Q≦5×1011cm−2 ・・・ (4) - 請求項4に記載の半導体装置において、
以下の式(5)をさらに満たすことを特徴とする半導体装置。
Qp≠Qn ・・・ (5) - 請求項5に記載の半導体装置において、
以下の式(6)をさらに満たすことを特徴とする半導体装置。
Qp>Qn ・・・ (6) - 請求項6に記載の半導体装置において、
以下の式(7)をさらに満たすことを特徴とする半導体装置。
Qp≧1.15×Qn ・・・ (7) - 請求項1〜7のいずれかに記載の半導体装置において、
前記第2半導体層の厚さをtとし、前記トレンチ領域の深さをdとしたとき、以下の式(8)を満たすことを特徴とする半導体装置。
t>d>t/2 ・・・ (8) - 請求項1〜8のいずれかに記載の半導体装置において、
前記メサ領域においては、少数キャリアのライフタイム制御がなされていることを特徴とする半導体装置。
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