DE112006003206T5

DE112006003206T5 - Verfahren zur Herstellung eines Kontakts in einer Halbleiteranordnung

Info

Publication number: DE112006003206T5
Application number: DE112006003206T
Authority: DE
Inventors: Veit Klee; Roman Knoefler; Uwe Paul Schroeder
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-12-13
Filing date: 2006-12-13
Publication date: 2008-10-16
Anticipated expiration: 2026-12-14
Also published as: US7985676B2; WO2007068714A3; US20070134909A1; WO2007068714A2; DE112006003206B4; US20100124820A1; US7678704B2

Abstract

Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten:
Ausbilden einer Isolierschicht über einem leitenden Gebiet;
Ausbilden einer Strukturübertragungsschicht angrenzend an einen oberen Teilbereich der Isolierschicht, wobei die Strukturübertragungsschicht im Umkehrton eines Layouts von Vertiefungen strukturiert wird, die in der Isolierschicht ausgebildet werden sollen, so dass die Strukturübertragungsschicht über Gebieten verbleibt, wo die Vertiefungen auszubilden sind;
Ausbilden eines Maskenmaterials über der Isolierschicht, wobei das Maskenmaterial selbstjustiert mit der Strukturübertragungsschicht ist;
Entfernen verbleibender Teilbereiche der Strukturübertragungsschicht; und
Ätzen von Vertiefungen in die Isolierschicht unter Verwendung des Maskenmaterials als eine Maske.

Description

Technisches Gebiet
Diese Erfindung bezieht sich allgemein auf Halbleiteranordnungen und insbesondere auf ein Verfahren zur Herstellung eines Kontakts in einer Halbleiteranordnung.
Hintergrund
Halbleiter sind in integrierten Schaltungen für elektronische Anwendungen weit verbreitet, die beispielsweise Computer, Radios und Fernseher beinhalten. Solche integrierten Schaltungen verwenden typischerweise mehrere Transistoren, die in einkristallinem Silizium hergestellt sind. Es ist üblich, dass dort Millionen von Halbleiteranordnungen auf einem einzelnen Halbleiterprodukt sind. Um die notwendigen Signal- und Leistungsverbindungen für die Vielzahl von Halbleiteranordnungen bereitzustellen, beinhalten viele integrierte Schaltungen nun mehrere Metallisierungsniveaus.
Die Halbleiterindustrie strebt kontinuierlich danach, die Größe der Halbleiteranordnungen zu verringern, die sich auf integrierten Schaltungen befinden. Miniaturisierung ist allgemein notwendig, um der steigenden Dichte der Schaltungen Rechnung zu tragen, die für heutige fortgeschrittene Halbleiterprodukte notwendig ist. Eines der Gebiete, wo Miniaturisierung gebraucht wird, ist beim Ausbilden der Kontakte zwischen Leitern in einer integrierten Schaltung.
In der derzeitigen Technologie werden Kontaktlöcher in einem Dielektrikum hergestellt, das über dem Halbleitersubstrat liegt. Diese Kontaktlöcher werden unter Verwendung eines fotolithografischen Prozesses hergestellt. Beispielsweise wird, nachdem die Transistoren ausgebildet sind, ein Vor-Metall-Dielektrikum (PMD, pre-metal dielectric) über dem Substrat ab geschieden. Eine antireflektierende Beschichtung (ARC, antireflective coating) kann dann über dem Vor-Metall-Dielektrikum und einem aufgebrachten Fotoresist abgeschieden werden. Strahlung wird in Richtung des Fotoresists durch eine Maske gerichtet, so dass ausgewählte Teilbereiche des Fotoresists bestrahlt werden. Teilbereiche des Resists und der darunter liegenden ARC können dann zum Freilegen von Teilbereichen des Zwischenschichtdielektrikums entfernt werden. Diese Teilbereiche können anisotropisch geätzt werden, um die Kontaktlöcher zu erzeugen.
Die Kontaktlöcher werden mit einem Leiter zum Erzeugen eines Stopfens gefüllt. Beispielsweise wird ein Liner, wie z. B. Titan, gefolgt von Titannitrid entlang von Seitenwänden des Kontaktlochs ausgebildet. Das Loch kann dann mit einem Leiter, wie z. B. Wolfram, gefüllt werden. Das Wolfram kann dann bis auf das Niveau des Vor-Metall-Dielektrikums unter Verwendung eines chemisch-mechanischen Polier- oder Rückätzprozesses entfernt werden.
Zusammenfassung der Erfindung
In einem Ausführungsbeispiel wird eine Halbleiteranordnung ausgebildet. Eine Isolierschicht wird über einem leitenden Gebiet ausgebildet, und eine Strukturübertragungsschicht wird über der Isolierschicht ausgebildet. Die Strukturübertragungsschicht wird in dem Umkehrton (reverse tone) eines Layouts von in der Isolierschicht auszubildenden Vertiefungen strukturiert, so dass die Strukturübertragungsschicht über Gebieten verbleibt, wo die Vertiefungen auszubilden sind. Ein Maskenmaterial wird über der Isolierschicht ausgebildet und fluchtet mit der Strukturübertragungsschicht. Verbleibende Teilbereiche der Strukturübertragungsschicht werden entfernt und Vertiefungen werden in die Isolierschicht geätzt unter Verwendung des Maskenmaterials als eine Maske.
Die Details von einem oder mehreren Ausführungsbeispielen der Erfindung sind in den begleitenden Zeichnungen und der nachstehenden Beschreibung dargelegt. Verschiedene Merkmale und Vorteile der Erfindung sind aus der Beschreibung und den Zeichnungen und aus den Ansprüchen ersichtlich.
Kurzbeschreibung der Zeichnungen
Für ein vollständiges Verständnis der vorliegenden Erfindung und ihrer zugehörigen Vorteile wird nunmehr auf die nachfolgende Beschreibung in Verbindung mit den begleitenden Zeichnungen Bezug genommen, in denen:
1–5, 6a und 7–13 Schnittansichten sind, die verschiedene Stadien der Herstellung einer Halbleiteranordnung unter Verwendung eines Verfahrens gemäß eines ersten Ausführungsbeispiels zeigen;
6b eine Draufsicht der Struktur gemäß 6a zeigt; und
14 bis 20 Schnittansichten sind, die verschiedene Stadien der Herstellung einer Halbleiteranordnung unter Verwendung eines Prozesses gemäß eines zweiten Ausführungsbeispiels zeigen.
Detaillierte Beschreibung beispielhafter Ausführungsbeispiele
Die Herstellung und Verwendung der derzeitig bevorzugten Ausführungsbeispiele wird nachstehend im Detail erläutert. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breit gefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.
Die vorliegende Erfindung wird mit Bezug auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich einem Kontaktloch für einen Stopfen (plug) in einer integrierten Schaltung. Die Erfindung kann jedoch ebenso für andere Prozesse angewandt werden, die ein Kontaktloch erfordern. Beispielsweise können Ideen der Erfindung ebenso zum Ausbilden von Vialöchern in den Metallisierungsschichten angewandt werden. Die vorliegende Erfindung kann ebenso zum Ausbilden anderer Vertiefungen, wie z. B. Gräben in einem Damasceneprozess, verwendet werden.
In verschiedenen Ausführungsbeispielen stellt die vorliegende Erfindung ein Verfahren zum Ausbilden kleiner Kontaktlöcher bereit. Weil die Technologieknoten kleiner werden, wird es zunehmend schwieriger, derzeitige Prozesse zu implementieren. Während die Abmessungen beispielsweise auf 45 nm und darunter sinken, werden die Lithografiefähigkeiten zum Drucken der erforderlichen winzigen Kontaktlöcher limitiert sein. Es ist gezeigt worden, dass es möglich ist, Linien und Resistinseln mit einem ausreichenden Prozessfenster zu drucken, die kleiner als 50 nm sind.
In einem Aspekt geht die vorliegende Erfindung den vorteilhaften Schritt, den Lithografie- und Maskenprozess zu invertieren, um nicht die Löcher, sondern vielmehr den Platz zwischen den Löchern zu drucken. In einem anderen Aspekt stellt die vorliegende Erfindung neue Integrationsschemen bereit, um die lithografisch gedruckte Struktur zurück zu invertieren.
Zunächst auf 1 Bezug nehmend, beinhaltet eine Halbleiterstruktur 10 ein leitendes Gebiet, in diesem Fall einen Transistor 12 und eine Verbindungsbahn (interconnect line) 14, die durch eine Isolierschicht 16 bedeckt sind. Diese bestimmte Struktur stellt lediglich eine Struktur dar, die Aspekte der vorliegenden Erfindung verwenden kann. Wie mit Bezug auf die nachfolgenden Figuren erläutert wird, werden Kon takte (als 54 und 56 in 13 bezeichnet) zu einem ersten Source/Drain-Gebiet 18 und der Verbindungsbahn 14 ausgebildet. Ein einseitig stufenförmig verjüngter (butted) Kontakt (als 58 in 13 bezeichnet) wird ebenso zwischen einem Gate 22 und einem zweiten Source/Drain-Gebiet 20 ausgebildet werden.
In der Figur wird der Transistor 12 in einem Halbleiterkörper 24 ausgebildet. Der Halbleiterkörper 24 kann aus einem Bulkhalbleitersubstrat, einer Schicht (z. B. einer epitaktischen Schicht), die über einem Substrat liegt, oder einem innerhalb eines Substrats oder einer Schicht ausgebildeten Gebiet ausgebildet werden. Beispielsweise sind Konzepte der vorliegenden Erfindung sehr gut für Silizium-auf-IsolatorAnwendungen geeignet, wo Transistoren in einer Schicht von Halbleitermaterial angeordnet werden, die über einer Isolierschicht (z. B. einem vergrabenen Oxid) liegt. Das bevorzugte Halbleitermaterial ist Silizium. Dennoch ist es selbstverständlich, dass Anordnungen, die in anderen elementaren Halbleitern (z. B. Ger-manium), Legierungshalbleitern (z. B. Siliziumgermanium) oder Verbundhalbleitern (z. B. Galliumarsenid) ausgebildet werden, ebenso von Aspekten der vorliegenden Erfindung profitieren können.
In dem dargestellten Ausführungsbeispiel wird der Transistor 12 in einem aktiven Bereich ausgebildet, der durch Isoliergebiete 26 definiert ist. In dem bevorzugten Ausführungsbeispiel sind die Isoliergebiete flache Grabenisolations- (STI, shallow trench isolation) Gebiete. In anderen Ausführungsbeispielen kann die Isolation unter Verwendung anderer Techniken bereitgestellt werden, wie z. B. Feldisolation oder tiefe Graben-Isolation. In dem bevorzugten Ausführungsbeispiel erstrecken sich die STI-Gebiete 26 um weniger als ungefähr 1.000 nm in den Halbleiterkörper 24 hinein.
Ein Wannengebiet 28 wird in dem aktiven Bereich ausgebildet. In einem beispielhaften Ausführungsbeispiel kann der Halblei terkörper 24 ein p-dotiertes Substrat sein. In diesem Fall würden p-Kanal-Transistoren in einer n-Wanne 28 ausgebildet. In dem Beispiel eines p-dotierten Substrats können die n-Kanal-Transistoren in dem Substrat (ohne eine Wanne) oder vorzugsweise in einer in dem Substrat ausgebildeten p-Wanne 28 ausgebildet werden. In anderen Ausführungsbeispielen kann ein n-dotierter Halbleiterkörper 24 mit p-Wannen und optionalen n-Wannen verwendet werden. Das Wannengebiet 24 erstreckt sich typischerweise bis in eine Tiefe von ungefähr 1.000 nm bis 3.000 nm.
Das Gate 22 wird aus einem Gatestapel ausgebildet, der über dem Halbleiterkörper 24 liegt. In dem beispielhaften Ausführungsbeispiel beinhaltet der Gatestapel ein Gatedielektrikum 29, einen Verbundschicht-Gateleiter, der Polysilizium 30 und Silizid 32 beinhaltet. Eine Hartmaske, welche nicht gezeigt ist, könnte ebenso beinhaltet sein. Zum Ausbilden des Gatestapels wird eine Gatedielektrikumsschicht abgeschieden. Eine Gateleiterschicht(-schichten) wird über der Gatedielektrikumsschicht abgeschieden und eine Hartmaskenschicht wird über der Gateleiterschicht abgeschieden. Eine (nicht gezeigte) Fotoresistschicht wird über der Hartmaskenschicht ausgebildet und wird unter Verwendung von Fotolithografietechniken zum Bedecken des Gatestapels strukturiert. Die Hartmaskenschicht, welche Siliziumnitrid sein kann, kann dann zum Ausbilden der (nicht gezeigten) Hartmaske geätzt werden. Die Hartmaske als eine Maske verwendend werden die Gateschicht(en) 30 (32) und möglicherweise die dielektrische Schicht 29 zum Erzeugen der gewünschten Gatestruktur geätzt.
Die Gatedielektrikumschicht 29 kann eine Oxidschicht sein, wie z. B. Siliziumdioxid, eine Nitridschicht, wie z. B. Siliziumnitrid (Si₃N₄) oder eine Kombination von Oxid und Nitrid, wie z. B. Siliziumoxynitrid oder mehrere Schichten von Oxiden und Nitriden. In anderen Ausführungsbeispielen kann das Gatedielektrikum 29 ein Dielektrikum mit hohem k sein (d. h. ein Dielektrikum mit einer dielektrischen Konstante, die größer ist als die dielektrische Konstante von Si₃N₄). Beispiele von Dielektrika mit hohem k, die als ein Gatedielektrikum verwendet werden können, beinhalten HfO₂, (nitridiertes) Hf-Silikat, Al₂O₃, ZrO₂, Zr-Al-O, Zr-Silikat.
In dem bevorzugten Ausführungsbeispiel beinhaltet der Gateleiter 30 zwei Schichten. Beispielsweise kann eine Silizidschicht 32 über einer Polysiliziumschicht 30 liegen. Wenn ein Polysiliziumgate 30 verwendet wird, ist es oft wünschenswert, dass es darüber hinaus ein Metall beinhaltet, um den Widerstand des Gebiets zu verringern. Beispiele von Siliziden, die für die Schicht verwendet werden können, beinhalten Titansilizid, Wolframsilizid, Cobaltsilizid, Platinsilizid und Nickelsilizid. In anderen Ausführungsbeispielen kann ein Metallgate verwendet werden (z. B. eine einzige oder mehrere Schichten von Metall). Das Metallgate kann ein Metall sein (z. B. Ir, Ru, RuTa, HfN, Ti, TiN, TaSiN, Mo), ein Metallsilizid (z. B. ein vollständig silizidiertes Gate), ein Metallnitrid oder anderes.
Schwach dotierte Source- und Draingebiete 36 werden in einer selbstjustierten Art und Weise mit Bezug auf den Gatestapel ausgebildet. In dem dargestellten Ausführungsbeispiel werden die schwach dotierten Source- and Draingebiete 36, manchmal als Erweiterungsgebiete bezeichnet, unter Verwendung von zwei Implantationsschritten ausgebildet. Eine erste Implantation kann durchgeführt werden, gefolgt von einer Ausbildung eines Seitenwandliners oder -spacers. Dann kann eine zweite Implantation durchgeführt werden. In anderen Ausführungsbeispielen können eine einzige Implantation oder mehr als zwei Implantationen durchgeführt werden. Beispielsweise kann eine Haloimplantierung durchgeführt werden.
Seitenwandspacer 34 werden entlang von Seitenwänden des Gatestapels 22 ausgebildet. Die Seitenwandspacer 34 können ausgebildet werden durch Abscheiden einer konformen Schicht von Dielektrikum, wie z. B. Siliziumoxid oder Siliziumnitrid, und anisotropes Ätzen der konformen Schicht, um die Spacer 34 entlang der Seitenwände zurückzulassen. Die vereinfachte Ansicht von 1 zeigt nur einen einzigen Liner und Spacer. Jedoch versteht es sich, dass dieser Prozess mehr als einmal wiederholt werden kann, um einen Spacer der gewünschten Dicke zu bekommen.
Nach dem Ausbilden der Seitenwandspacer 34, können die Source/Draingebiete 18 und 20 ausgebildet werden. Diese Gebiete können durch die Implantation von Dotierstoffen in einer Art und Weise ausgebildet werden, die selbstjustiert mit den Seitenwandspacern 34 ist. In einem Ausführungsbeispiel werden diese Gebiete vorzugsweise unter Verwendung eines Zwei-Implantationsschrittes ausgebildet, obwohl mehr oder weniger Implantationsschritte verwendet werden können. In dem Fall eines 45 nm Transistors (45 nm node transistor) werden die zwei Implantationen vorzugsweise ein Dotiergebiet mit einer Übergangstiefe von ungefähr 50 nm bis ungefähr 70 nm ausbilden. Diese Abmessung kann mit anderen Technologien variieren.
In dem bevorzugten Ausführungsbeispiel werden die Source/Drain-Gebiete 18 und 20 ebenfalls silizidiert. Tatsächlich können in einem Ausführungsbeispiel die Source/Drain-Gebiete 18 und 20 und das Gatepolysilizium 30 zur gleichen Zeit silizidiert werden. In dem Fall, wo die Verbindungsbahn 14 eine Polysiliziumbahn ist, kann dieses Merkmal zu dieser Zeit ebenfalls silizidiert werden. (Wenn die Polysiliziumbahnen vor dem Gatestrukturieren silizidiert wurden, brauchen diese Schichten nicht erneut silizidiert zu werden.) In einem bevorzugten Ausführungsbeispiel wird ein selbstjustierter Silizid (manchmal als ein Salizid bezeichnet)-Prozess verwendet. Eine Metallschicht kann auf dem Wafer abgeschieden und erhitzt werden, so dass sie mit dem Silizium der Source/Drain-Gebiete 18 und 20 und den Polysiliziumbahnen 30 und 14 eine Reaktion eingeht. Nicht-reagiertes Metall kann dann entfernt werden.
In dem dargestellten Ausführungsbeispiel liegt die Verbindungsbahn 14 über einem der Isoliergebiete 26. Diese Bahn wird zur gleichen Zeit ausgebildet, zu der der Gateleiter ausgebildet wird. Als Ergebnis werden die Seitenwandspacer 34 entlang der Seitenwände der Verbindungsbahn 14 ausgebildet. Während diese Spacer für die Herstellung der Anordnung notwendigerweise benötigt werden, ist es typischerweise zweckdienlicher, sie dort zu belassen. Die Verbindungsbahn 14 könnte Teil eines Gates eines Transistors sein, das entweder über oder unter der Zeichenebene liegt. In einem Ausführungsbeispiel kann die Halbleiterstruktur 10 eine Speicheranordnung sein und das Gate 22 und die Verbindungsbahn 14 können eine Zahl von Speicherzellen entlang einer Reihe eines Feldes koppeln (z. B. als ein Wortleitungsleiter dienen).
Eine Isolierschicht 38 wird über einem Transistor 12 und der Verbindungsbahn 14 ausgebildet. In einem Beispiel kann die Isolierschicht 38 als ein Kontaktätzstopp dienen. In einem Ausführungsbeispiel kann diese Schicht 38 in einer Art und Weise ausgebildet werden, die eine Beanspruchung (entweder Druck- oder Zug-) auf den Transistor 12 zum Erzeugen eines verspannten Kanaltransistors auferlegt. Die Spannung (strain) wird dabei helfen, die Mobilität von Ladungsträgern zu erhöhen. In einem bevorzugten Ausführungsbeispiel wird die Schicht 38 aus einem Nitrid, wie z. B. Siliziumnitrid (z. B. Si₃N₄) ausgebildet. In anderen Ausführungsbeispielen können andere Materialien verwendet werden.
Eine Isolierschicht 16 wird über der Isolierschicht 38 ausgebildet. In einem Ausführungsbeispiel wird die Isolierschicht 16 aus einem Oxid, wie z. B. Siliziumdioxid, ausgebildet. Beispielsweise kann eine Oxidschicht, manchmal als eine TEOS-Schicht bezeichnet, durch die Zersetzung von Tetraethyloxysilan (TEOS) ausgebildet werden. In anderen Ausführungsbeispielen können andere Abscheideverfahren (z. B. Hochtemperaturoxid) verwendet werden. Die Isolierschicht kann eine dotierte Glasschicht sein, wie z. B. Bor-Phosphor-Silikatglas (BPSG), Phosphor-Silikat-Glas (PSG), Fluor-Silikat-Glas (FSG) oder andere.
2 zeigt die ersten Prozessschritte in dem bevorzugten Ausführungsbeispiel zum Ausbilden eines Kontakts. Eine Maskierungsschicht 40 wird über der Isolierschicht 16 ausgebildet. In dem bevorzugten Ausführungsbeispiel ist die Maskierungsschicht 40 Silizium, z. B. Polysilizium oder amorphes Silizium. Die Schicht kann dotiert oder undotiert sein. In anderen Ausführungsbeispielen können andere Materialien verwendet werden. Beispielsweise kann die Maskierungsschicht 40 jedes Material sein, das den Zustand oder die physikalischen Eigenschaften verändern kann (in einer Art und Weise, die ein selektives Ätzen von dem Originalzustand erlaubt), wenn es einem Prozess ausgesetzt wird. Wie nachfolgend erläutert werden wird, kann das Silizium den Zustand durch Eingehen einer Reaktion mit einem Metall zum Ausbilden eines Silizids ändern.
Eine Strukturübertragungsschicht 42 wird über der Maskierungsschicht 40 ausgebildet. Die Strukturübertragungsschicht 42 wird mit den Kontaktstrukturen (im Umkehrton (reverse tone)) strukturiert und verhindert, dass darunter liegende Teilbereiche der Maskierungsschicht 40 während des Selektivitäts-Erzeugungsprozesses reagieren. In dem bevorzugten Ausführungsbeispiel ist die Strukturübertragungsschicht 42 eine Siliziumdioxidschicht, die durch chemische Gasphasenabscheidung abgeschieden wird. In einem anderen Ausführungsbeispiel kann die darunter liegende Siliziumschicht 40 thermisch oxidiert sein. In diesem Fall sollte die Siliziumschicht 40 dick genug sein, um sicherzustellen, dass sie nicht vollständig oxidiert ist. In anderen Ausführungsbeispielen kann die Strukturübertragungsschicht 42 ein anderes Material sein, wie z. B. Siliziumnitrid, Siliziumoxynitrid.
Als Nächstes auf 3 Bezug nehmend kann der Lithografieprozess beginnen. Wie in 3 gezeigt, wird eine optionale antireflektierende Beschichtung (ARC) 44 über der Strukturübertragungsschicht 42 ausgebildet. Die ARC 44 kann beispielsweise ein organisches Material sein, entweder Polyimid- oder nicht Polyimid-basiert, oder ein anorganisches Material, wie z. B. SiO_xN_y, TiN, TaSi₂, TiW oder amorphes Silizium. Diese Schicht ist beinhaltet, um den Lithografieprozess zu verbessern.
Eine Resistschicht 46 wird über der ARC 44 ausgebildet. Die Resistschicht 46 kann jeder Fotoresist sein, der in einem Lithografiesystem der geeigneten Abmessung verwendet wird. Das Resistmaterial ist typischerweise darauf zugeschnitten mit einer vorgegebenen Wellenlänge von Strahlung zu arbeiten. Diese Strahlung wird durch eine Maske 48 auf den Resist aufgebracht. Auf diese Art und Weise kann die Struktur der Kontaktlöcher ausgebildet werden.
In dem bevorzugten Ausführungsbeispiel wird der Fotoresist in einer Umkehrstruktur (reverse Pattern) strukturiert. In anderen Worten verbleiben Inseln von Fotoresist an den Stellen, wo die Kontaktlöcher ausgebildet werden. Dies ist entgegengesetzt zu herkömmlichen Lithografieschritten, wo der Resist entfernt wird, wo immer darunter liegendes Material entfernt werden wird. Ein Vorteil des Verwendens der Umkehrstruktur ist, dass der Platz zwischen Kontaktlöchern typischerweise größer (häufig viel größer) als die Kontaktlöcher selbst ist. Folglich ist die Umkehrstruktur leichter abzubilden.
Mit Bezug auf 4 werden freiliegende Teilbereiche der ARC 44 entfernt. Zu diesem Zeitpunkt können die verbleibenden Resistinseln 46 getrimmt werden. Trimmen ist ein Prozess, bei dem die lateralen Abmessungen des Resists verkürzt werden, um eine Struktur zu erzeugen, die kleiner ist als das, was mittels der Maske hätte gedruckt werden können. Der Trimmprozess ist optional und nicht immer notwendig.
Wie in 5 gezeigt, wird die Strukturübertragungsschicht 42 fluchtend mit den Resistinseln 46 geätzt. Während dieses Prozesses werden Teilbereiche der Strukturübertragungsschicht 42 zum Freilegen von Teilbereichen der Maskierungsschicht 40 entfernt. Andere Teilbereiche der Strukturübertragungsschicht 42 verbleiben, um über Teilbereichen der Isolierschicht 16 zu liegen, in denen Kontaktlöcher ausgebildet werden. In dem bevorzugten Ausführungsbeispiel können die freiliegenden Teilbereiche der Maskierungsschicht 40 prozessiert werden, um selektiv ätzbar mit Bezug auf die nicht freiliegenden Teilbereiche zu sein.
6a stellt eine Schnittansicht der Struktur nach dem Entfernen des Resists 46 und der ARC 44 dar. 6b ist bereitgestellt, um eine vereinfachte Draufsicht der resultierenden Struktur zu zeigen. In dieser Ansicht werden die Inseln der verbleibenden Teilbereiche der Strukturübertragungsschicht 42 über verschiedenen Teilbereichen der darunter liegenden Struktur gezeigt, und zwar den Source/Drain-Gebieten 18 und 20, dem Gateleiter 30 und der Verbindungsbahn 14. Der Einfachheit halber ist die dazwischen liegende Maskierungsschicht 40 nicht gezeigt. Wie voranstehend erläutert, verbleiben die Inseln 42, wo die Kontakte ausgebildet werden.
Die freiliegenden Teilbereiche der Maskierungsschicht 40 können nun eine Reaktion eingehen, so dass die freiliegenden Teilbereiche von nicht freiliegenden Teilbereichen der Maskierungsschicht verschieden sind. 7 und 8 stellen das bevorzugte Verfahren zum Ausführen dieser Aufgabe dar. In 7 wird eine Metallschicht 50 über der Struktur abgeschieden. Das Metall ist vorzugsweise ein Metall, das fähig ist mit Silizium eine Reaktion einzugehen, z. B. zum Erzeugen eines Silizids. In dem bevorzugten Ausführungsbeispiel ist die Metallschicht 50 eine Nickelschicht. In anderen Ausführungsbeispielen können andere Metalle, wie beispielsweise Titan, Wolfram, Kobalt oder Platin, verwendet werden. Obwohl nicht notwendig, kann es zweckdienlich sein, das gleiche Material zu verwenden, das verwendet wurde, um die Source/Drain-Gebiete 18 und 20 und/oder die Leiter 30 und 14 zu silizidieren.
Die angrenzenden Teilbereiche von Metall 50 und Silizium 40 können dann, wie in 8 gezeigt, eine Reaktion eingehen. In dem bevorzugten Ausführungsbeispiel wird die Struktur ausgeheilt, so dass das Silizium 40 und Metall 50 zum Ausbilden eines Silizids reagieren. Das Metall 50, das über den Inseln 42 liegt, wird keine Reaktion eingehen und kann abgelöst werden. Wie in 9 gezeigt, können die verbleibenden Teilbereiche der Strukturübertragungsschicht 42 dann entfernt werden. Was zurückbleibt, ist eine Anzahl von Siliziuminseln 40, die durch Silizid 52 umgeben sind. (Die Lage der Siliziuminseln 40 ist die gleiche wie die der in 6a gezeigten Inseln 42.) Nun auf 10 Bezug nehmend können die keine Reaktion eingegangenen Teilbereiche der Maskierungsschicht 40 dann entfernt werden. In einem Ausführungsbeispiel werden diese Teilbereiche durch ein HF-Ätzen entfernt. Nach dem Entfernen der keine Reaktion eingegangenen Teilbereiche werden die Teilbereiche der Isolierschicht 16 freigelegt. Diese freiliegenden Teilbereiche können zusammen mit darunter liegenden Teilbereichen der Ätzstoppschicht 38 zum Ausbilden der Kontaktlöcher entfernt werden. Beispielsweise kann ein anisotropes reaktives Ionenätzen unter Verwendung der Silizidschicht 52 als eine Hartmaske durchgeführt werden. Als nur zwei Beispiele kann das Ätzen der Maskierungsschicht 40, des Isolators 16 und der Ätzstoppschicht 38 in einem einzigen Ätzschritt (wo z. B. die Chemikalien für die verschiedenen Schicht angepasst sind) oder in drei verschiedenen Ätzschritten durchgeführt werden.
Die Kontaktlöcher können dann mit einem Leiter zum Erzeugen der leitenden Stopfen gefüllt werden. In dem bevorzugten Ausführungsbeispiel wird zunächst ein (nicht ausdrücklich ge zeigter) Liner entlang der Seitenwände der Kontaktlöcher und entlang des Bodens des Kontaktlochs ausgebildet. Der Liner kann aus einer Schicht von Titan, gefolgt von einer Schicht von Titannitrid ausgebildet werden. In anderen Ausführungsbeispielen können andere Liner verwendet werden.
Der Leiter 54 ist vorzugsweise Wolfram, was durch chemische Gasphasenabscheidung abgeschieden werden kann. Wie in 11 gezeigt, wird das Wolfram vorzugsweise über der gesamten Struktur ausgebildet und dann, wie in 12 gezeigt, von der oberen Oberfläche der Anordnung entfernt. Die verbleibenden Teilbereiche von Wolfram bilden die Kontakte oder Stopfen. In dem bevorzugten Ausführungsbeispiel wird das Wolfram unter Verwendung eines chemisch mechanischen Polierprozesses planarisiert. In einem alternierenden Ausführungsbeispiel wird das Wolfram z. B. durch Durchführen eines reaktiven Ionenätzens (RIE, reactive ion etch) zurückgeätzt.
In diesem bestimmten Beispiel sind drei Kontakte dargestellt. Ein Kontakt 54 ist elektrisch an das Source/Drain-Gebiet 18 angeschlossen und ein Kontakt 56 ist elektrisch an die Verbindung 14 angeschlossen. Ein einseitig stufenförmig verjüngter Kontakt 58 ist elektrisch sowohl an das Gate 30 als auch an das Source/Drain-Gebiet 20 angeschlossen.
In der in 12 gezeigten Struktur verbleibt die Silizidhartmaske 52 und wird die drei Kontakte 54, 56 und 58 elektrisch kurzschließen. Deshalb zeigt 13, dass diese Schicht beispielsweise durch ein zusätzliches Ätzen (z. B. RIE) entfernt werden kann.
Alternativ kann der Polierschritt von 12 fortgesetzt werden, um ebenso durch die Silizidhartmaske 52 hindurch zu polieren. In anderen Ausführungsbeispielen könnte die Silizidhartmaske strukturiert werden und zusammen mit der (nicht gezeigten) ersten Metallisierungsebene geätzt werden. In dem bevorzugten Ausführungsbeispiel wird die erste Metallschicht durch einen Damasceneprozess ausgebildet (z. B. Kupferdamascene) und die Silizidhartmaske müsste als Folge dessen entfernt werden, bevor das erste (nicht gezeigte) Zwischendielektrikum ausgebildet wird.
Ein zweites Ausführungsbeispiel wird nun mit Bezug auf die 14–20 beschrieben. Viele der voranstehend erläuterten Details beziehen sich ebenso auf das zweite Ausführungsbeispiel und werden der Einfachheit halber hierin nicht wiederholt. Desgleichen können sich Details, die mit Bezug auf das zweite Ausführungsbeispiel erläutert werden, ebenso auf das erste beziehen.
14 beginnt mit der Ausbildung von Transistorstrukturen, wie in 1 dargestellt und voranstehend beschrieben. In diesem Ausführungsbeispiel wird eine Strukturübertragungsschicht 41 über der Zwischendielektrikumsschicht 16 abgeschieden. In dem bevorzugten Ausführungsbeispiel ist die Strukturübertragungsschicht 41 ein Nitrid, wie z. B. Siliziumnitrid (z. B. Si₃N₄). In anderen Ausführungsbeispielen können andere Materialien verwendet werden.
Der Lithografieprozess ist in 15 dargestellt. Wie voranstehend kann es beginnen. Wie in 3 gezeigt, kann eine optionale antireflektierende Beschichtung (ARC) 44 über der Strukturübertragungsschicht 42 ausgebildet werden und eine Resistschicht 46 wird über der ARC 44 ausgebildet. Strahlung wird auf den Resist durch eine Maske 48 in der Struktur der auszubildenden Kontaktlöcher aufgebracht. Wie zuvor wird der Fotoresist in eine Umkehrstruktur strukturiert.
Mit Bezug auf 16 werden freiliegende Teilbereiche der ARC 44 entfernt und die verbleibenden Resistinseln 46 können getrimmt werden. Wie in 17 gezeigt wird die Strukturübertragungsschicht 41 fluchtend mit den Resistinseln 46 geätzt. Während dieses Prozesses werden Teilbereiche der Übertragungsschicht 41 zum Freilegen der darunter liegenden die lektrischen Schicht 16 entfernt. In anderen Ausführungsbeispielen könnte eine Zwischenschicht (intervening layer) beinhaltet sein. In weiteren Ausführungsbeispielen könnte die Strukturübertragungsschicht eliminiert werden und die Struktur könnte in den oberen Teil der dielektrischen Schicht 16 mit einer bestimmten Ätztiefe übertragen werden (z. B. 100 nm mit einem zeitlich festgelegten anisotropen Ätzprozess). Die verbleibenden Teilbereiche der Strukturübertragungsschicht 41 verbleiben, um über Teilbereichen der Isolierschicht 16 zu liegen, in denen die Kontaktlöcher ausgebildet werden.
18 stellt eine Schnittansicht der Struktur nach dem Entfernen des Resists 46 und der ARC 44 dar. Die Draufsicht von 6b kann ebenso verwendet werden, um ein Beispiel der resultierenden Struktur darzustellen.
Nun auf 19 Bezug nehmend, wird eine Maskierungsschicht 60 über der Struktur abgeschieden. Die Maskierungsschicht 60 füllt im Wesentlichen die Öffnungen zwischen den verbleibenden Teilbereichen der Strukturübertragungsschicht 41 und liegt in diesem Beispiel ebenso über den Teilbereichen von Schicht 41. In einem alternierenden Ausführungsbeispiel kann die Maskierungsschicht 60 selektiv abgeschieden werden, so dass Material die Öffnungen nur füllt, ohne die Inseln zu bedecken. Dieser selektive Abscheidungsprozess würde den Polierschritt eliminieren, der nachstehend mit Bezug auf 20 beschrieben wird.
In dem bevorzugten Ausführungsbeispiel wird die Maskierungsschicht 60 aus Wolfram ausgebildet. Beispielsweise kann Wolfram unter Verwendung eines chemischen Gasphasenabscheidungsprozesses abgeschieden werden. Obwohl nicht gezeigt, kann eine Adhäsionsschicht, wie z. B. Ti, TiN, TiW, Ta, TaN oder Kombinationen davon, vor dem Abscheiden des Wolframs ausgebildet werden. Langzeitzuverlässigkeit ist kein Thema, weil die Maskierungsschicht 60 eine Opfermaske ist (zumindest in dem Beispiel, wo ein Leiter verwendet wird) und entfernt wird. Ande re Materialien können ebenso als die Maskierungsschicht verwendet werden. Beispielsweise könnte die Maskierungsschicht Si, Cu, Ti, TiN, Ti/TiN, TiW, Ta, TaN oder Kombinationen davon sein. Im Allgemeinen kann jedes Material verwendet werden, solange wie die Strukturübertragungsschicht 41 und die dielektrische Schicht 16 selektiv mit Bezug auf dieses Material geätzt werden können.
20 stellt die Struktur von 19 nach der Durchführung eines chemisch-mechanischen Polier (CMP, chemical mechanical polish)-Prozesses dar. Während dieses Prozesses werden jedwede Teilbereiche der Maskierungsschicht 60, die über der Strukturübertragungsschicht 41 liegen, entfernt. Die resultierende Struktur ist ähnlich zu der in 9 gezeigten, wobei das Silizid 50 durch das Maskierungsmaterial 60 ersetzt ist. Als solches kann der Prozess von diesem Punkt wie voranstehend beschrieben fortgesetzt werden.
Die vorliegende Erfindung ist voranstehend mit Bezug auf das Ausbilden von Kontaktlöchern für das Verbinden von Transistoren und anderen darunter liegenden Strukturen beschrieben worden. Ideen der Erfindung können ebenso für back-end-of-line (BEOL)-Prozesse angewandt werden. Beispielsweise könnten die Kontaktlöcher 54–58 Vias zwischen Metallisierungsbahnen (z. B. in einem Einzeldamascene-Prozess) sein. Alternativ könnte der Prozess verwendet werden, um die Gräben in Metallisierungsschichten zu definieren, z. B. in einem Damasceneprozess. Beispielsweise könnte die Erfindung nützlich sein, wenn der Platz zwischen Leitern größer ist als die Breite der Leiter.
Verschiedene Ausführungsbeispiele der Erfindung haben eine Anzahl von Vorteilen. Beispielsweise ist das Lithografieprozessfenster nicht durch die Notwendigkeit zum Drucken von Löchern limitiert. Zusätzlich werden herkömmliche PMD-Füllungen aufrechterhalten, weil das Zurückinvertieren durch eine Hartmaske über dem PMD ausgeführt wird. Als ein weiterer Vorteil erfordert die vorliegende Erfindung nicht die Integration von irgendwelchen "exotischen" Materialien (obwohl solche Materialien verwendet werden können). Die Übertragungsschicht und die Hartmaske können aus Materialien ausgebildet werden, die in herkömmlichen Kontaktmodulen verwendet werden.
Als ein weiterer Vorteil stellen Ausführungsbeispiele der Erfindung eine Option bereit, die Lithografiemerkmale mit einem ARC- und/oder Hartmaskenätzprozess zu trimmen. Als eine Folge können die Lithografieanforderungen weiter gelockert werden. In einem anderen Ausführungsbeispiel können die Lithografiemerkmale durch Salizidwachstum getrimmt werden.
In verschiedenen Ausführungsbeispielen können die Hartmasken und Übertragungsschichten sehr dünn gemacht werden, weil keine zusätzlichen CMP-Schritte erforderlich sind. Darüber hinaus kann die Hartmaske durch herkömmliche Prozessschritte entfernt werden. Diese Merkmale dienen dazu, den Prozess zu vereinfachen und folglich die Kosten zu reduzieren.
Obwohl diese Erfindung mit Bezug auf erläuternde Ausführungsbeispiele beschrieben worden ist, ist es nicht beabsichtigt, dass diese Beschreibung in einem einschränkenden Sinne ausgelegt wird. Verschiedene Abänderungen und Kombinationen der erläuternden Ausführungsbeispiele, ebenso wie andere Ausführungsbeispiele der Erfindung, werden dem Fachmann unter Bezugnahme auf die Beschreibung offensichtlich sein. Es ist deshalb beabsichtigt, dass die beigefügten Ansprüche jede solchen Abänderungen oder Ausführungsbeispiele umfassen.
Zusammenfassung
Verfahren zur Herstellung eines Kontakts in einer Halbleiteranordnung
Zum Ausbilden einer Halbleiteranordnung wird eine Isolierschicht über einem leitenden Gebiet ausgebildet und eine Strukturübertragungsschicht wird über der Isolierschicht ausgebildet. Die Strukturübertragungsschicht wird im Umkehrton eines Layouts von in der Isolierschicht auszubildenden Vertiefungen so strukturiert, dass die Strukturübertragungsschicht über Gebieten verbleibt, wo die Vertiefungen auszubilden sind. Ein Maskenmaterial wird über der Isolierschicht ausgebildet und mit der Strukturübertragungsschicht justiert. Verbleibende Teilbereiche der Strukturübertragungsschicht werden entfernt und Vertiefungen werden in die Isolierschicht unter Verwendung des Maskenmaterials als eine Maske geätzt.

Claims

Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten: Ausbilden einer Isolierschicht über einem leitenden Gebiet; Ausbilden einer Strukturübertragungsschicht angrenzend an einen oberen Teilbereich der Isolierschicht, wobei die Strukturübertragungsschicht im Umkehrton eines Layouts von Vertiefungen strukturiert wird, die in der Isolierschicht ausgebildet werden sollen, so dass die Strukturübertragungsschicht über Gebieten verbleibt, wo die Vertiefungen auszubilden sind; Ausbilden eines Maskenmaterials über der Isolierschicht, wobei das Maskenmaterial selbstjustiert mit der Strukturübertragungsschicht ist; Entfernen verbleibender Teilbereiche der Strukturübertragungsschicht; und Ätzen von Vertiefungen in die Isolierschicht unter Verwendung des Maskenmaterials als eine Maske.
Verfahren nach Patentanspruch 1, wobei das Ausbilden einer Strukturübertragungsschicht ein Abscheiden einer Schicht über der Isolierschicht und ein Ätzen der abgeschiedenen Schicht umfasst.
Verfahren nach Patentanspruch 2, wobei das Abscheiden einer Schicht ein Abscheiden einer Siliziumnitridschicht umfasst.
Verfahren nach Patentanspruch 1, wobei das Ausbilden einer Strukturübertragungsschicht ein Ätzen eines oberen Teilbereichs der Isolierschicht umfasst.
Verfahren nach Patentanspruch 1, wobei das Ausbilden eines Maskenmaterials umfasst: Abscheiden einer Schicht des Maskenmaterials; und Durchführen eines chemisch-mechanischen Polierschritts zum Entfernen jedweden Maskenmaterials oberhalb von Teilbereichen der Strukturübertragungsschicht.
Verfahren nach Patentanspruch 5, wobei das Maskenmaterial Wolfram umfasst.
Verfahren nach Patentanspruch 1, wobei das Maskenmaterial ein Silizid umfasst und wobei das Ausbilden eines Maskenmaterials ein Eingehen einer Reaktion mit einer darunter liegenden Siliziumschicht umfasst, wobei das Eingehen der Reaktion durch die verbleibenden Teilbereiche der Strukturübertragungsschicht maskiert ist.
Verfahren nach Patentanspruch 1, wobei die Vertiefungen Kontaktlöcher umfassen mit dem weiteren Schritt: Füllen der Kontaktlöcher mit einem leitenden Material.
Verfahren nach Patentanspruch 8 mit dem weiteren Schritt: Entfernen des Maskierungsmaterials nach dem Füllen der Kontaktlöcher mit dem leitenden Material.
Verfahren nach Patentanspruch 1, wobei das leitende Gebiet dotiertes Silizium umfasst.
Verfahren nach Patentanspruch 1, wobei das leitende Gebiet ein Metall umfasst.
Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten: Ausbilden einer Isolierschicht über einem leitenden Gebiet; Ausbilden einer Maskierungsschicht über der Isolierschicht; Ausbilden einer Strukturübertragungsschicht über der Maskierungsschicht; Entfernen von Teilbereichen der Strukturübertragungsschicht zum Freilegen von Teilbereichen der Maskierungsschicht, wobei die verbleibenden Teilbereiche der Strukturübertragungsschicht über Teilbereichen der Isolierschicht liegen, in welchen Kontaktlöcher ausgebildet werden; Ändern der freiliegenden Teilbereiche der Maskierungsschicht, so dass die freiliegenden Teilbereiche der Maskierungsschicht von nicht freiliegenden Teilbereichen der Maskierungsschicht verschieden sind; Entfernen der verbleibenden Teilbereiche der Strukturübertragungsschicht; Entfernen von Teilbereichen der Maskierungsschicht, die unter der Strukturübertragungsschicht lagen und während des Veränderungsschrittes nicht verändert wurden, wobei Teilbereiche der Isolierschicht freigelegt sind, nachdem die nicht reagierten Teilbereiche der Maskierungsschicht entfernt worden sind; und Ätzen der freiliegenden Teilbereiche der Isolierschicht.
Verfahren nach Patentanspruch 12, wobei das Ausbilden einer Strukturübertragungsschicht ein Ausbilden einer Oxidschicht umfasst.
Verfahren nach Patentanspruch 12, wobei das Entfernen von Teilbereichen der Strukturübertragungsschicht umfasst: Ausbilden einer Resistschicht über der Strukturübertragungsschicht; Strukturieren der Resistschicht zum Freilegen der Teilbereiche der Strukturübertragungsschicht, die entfernt werden; und Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht.
Verfahren nach Patentanspruch 14 mit dem weiteren Schritt: Ausbilden einer antireflektierenden Beschichtung über der Strukturübertragungsschicht, wobei die Resistschicht über der antireflektierenden Beschichtung ausgebildet wird.
Verfahren nach Patentanspruch 14 mit dem weiteren Schritt: Trimmen der Strukturübertragungsschicht nach dem Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht.
Verfahren nach Patentanspruch 12, wobei die Maskierungsschicht eine Siliziumschicht umfasst.
Verfahren nach Patentanspruch 17, wobei das Ändern freiliegender Teilbereiche der Maskierungsschicht umfasst: Ausbilden eines Metalls über den freiliegenden Teilbereichen der Maskierungsschicht; und Erhitzen der Maskierungsschicht und des Metalls zum Ausbilden eines Metallsilizids.
Verfahren nach Patentanspruch 18, wobei das Metall Nickel umfasst.
Verfahren zum Ausbilden einer Halbleiteranordnung mit den Schritten: Ausbilden eines Transistors in einem Halbleiterkörper; Ausbilden einer Isolierschicht über dem Halbleiterkörper einschließlich über dem Transistor; Abscheiden einer Siliziumschicht über der Isolierschicht; Abscheiden einer Strukturübertragungsschicht über der Siliziumschicht; Ausbilden einer Resistschicht über der Strukturübertragungsschicht; Strukturieren der Resistschicht zum Freilegen von Teilbereichen der Strukturübertragungsschicht; Entfernen der freiliegenden Teilbereiche der Strukturübertragungsschicht, wobei Teilbereiche der Siliziumschicht freigelegt werden, nachdem die freiliegenden Teilbereiche der Strukturübertragungsschicht entfernt sind; Abscheiden eines Metalls über den freiliegenden Teilbereichen der Siliziumschicht; Eingehen einer Reaktion des Metalls mit den freiliegenden Teilbereichen der Siliziumschicht zum Ausbilden einer Silizidmaskierungsschicht; Entfernen verbleibender Teilbereiche der Strukturübertragungsschicht; Entfernen nicht reagierter Teilbereiche der Siliziumschicht; Ätzen eines Kontaktlochs in die Isolierschicht unter Verwendung der Silizidmaskierungsschicht als eine Maske; Ausbilden eines Leiters innerhalb des Kontaktlochs, wobei der Leiter elektrisch an den Transistor gekoppelt ist; und Entfernen der Silizidmaskierungsschicht.
Verfahren nach Patentanspruch 20, wobei das Abscheiden einer Strukturübertragungsschicht ein Abscheiden einer Siliziumoxidschicht umfasst.
Verfahren nach Patentanspruch 20, wobei das Entfernen nicht reagierter Teilbereiche der Siliziumschicht ein Durchführen eines HF-Ätzens umfasst.
Verfahren nach Patentanspruch 20, wobei das Abscheiden eines Metalls ein Abscheiden von Nickel umfasst.
Verfahren nach Patentanspruch 20, wobei das Entfernen der Silizidmaskierungsschicht ein Durchführen eines chemisch-mechanischen Polierens umfasst.
Verfahren nach Patentanspruch 20, wobei das Entfernen der Silizidmaskierungsschicht ein Durchführen eines reaktiven Ionenätzens umfasst.
Verfahren nach Patentanspruch 20, wobei die Silizidmaskierungsschicht vor dem Ausbilden des Leiters in dem Kontaktloch entfernt wird.
Verfahren nach Patentanspruch 20, wobei die Silizidmaskierungsschicht nach dem Ausbilden eines Leiters in dem Kontaktloch entfernt wird.
Verfahren nach Patentanspruch 20, wobei das Ausbilden des Leiters in dem Kontaktloch ein Ausbilden eines einseitig stufenförmig verjüngten Kontakts umfasst, der sowohl ein Gate als auch ein Source/Drain-Gebiet des Transistors elektrisch koppelt.