DE102010053297B4 - Halbleiterbauelement mit reduziertem Oberflächenfeldeffekt und Verfahren zu dessen Fertigung - Google Patents

Halbleiterbauelement mit reduziertem Oberflächenfeldeffekt und Verfahren zu dessen Fertigung Download PDF

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Abstract

Verfahren, um ein Halbleiterbauelement zu bilden, umfassend: das Aufbringen einer dielektrischen Schicht über einem Substrat; das Aufbringen einer ersten Polyschicht über der dielektrischen Schicht; das Bilden einer Vielzahl von Isolierungsregionen in einer Sourceregion oder einer Drainregion des Substrats; das Ätzen der ersten Polyschicht, um eine gemusterte erste Polyschicht über einer Kanalregion des Substrats zu bilden, wobei sich die Kanalregion zwischen der Sourceregion und der Drainregion befindet; das Bilden einer zweiten Polyschicht über der gemusterten ersten Polyschicht, wobei die zweite Polyschicht Fingerelemente aufweist, die sich über die Vielzahl von Isolierungsregionen erstrecken.

Description

  • HINTERGRUND
  • 1. GEBIET
  • Ausführungsformen der vorliegenden Erfindung beziehen sich auf das Gebiet von Halbleiterbauelementen und insbesondere auf einen Transistor mit verbessertem reduziertem Oberflächenfeld-(reduced surface field; RESURF)-Effekt.
  • 2. ERÖRTERUNG VERWANDTER TECHNIK
  • Leistungshalbleiter-Bauelemente, wie z. B. Hochspannungstransistoren, sind konzipiert, Hochspannungsniveaus in verschiedenen Anwendungen zu unterstützen. In einem Fall sind Hochspannungstransistoren in der Peripherieschaltung von Halbleiterspeicher-Bauelementen wie beispielsweise Flash-Speicher-Geräten implementiert. Es besteht der konstante Wunsch, die Größe dieser Speichergeräte zu reduzieren, einschließlich der Speicherzellen und Peripheriegeräte, um die Leistung zu verbessern. Jedoch ist das Verkleinern von Hochspannungstransistoren durch mehrere Faktoren begrenzt. Um zum Beispiel eine hohe Drain-Source-Durchbruchspannung (BVdss) aufrechtzuerhalten, muss der Kontakt-zu-Gate-Abstand relativ groß bleiben. Des Weiteren muss der Transistor den durch die Schaltungsoperation vorgegebenen Steuerstrom liefern, was sich in einen großen Betriebswiderstand (Ron) umsetzt und daher in einem breiten Bauelement resultiert.
  • Ein Verfahren, das die Größe des Transistors reduziert, besteht darin, das BVdss-Ron-Verhältnis zu erhöhen. Eine Technik, bekannt als RESURF-Effekt, wurde verwendet, um Transistoren mit hohem BVdss und niedrigem Ron zu konzipieren. 1A zeigt eine Draufsicht eines in der Technik bekannten Hochspannungstransistors, der das dielektrische RESURF-Konzept implementiert. Der Hochspannungstransistor 10 umfasst ein Substrat 20, das eine Sourceregion 31 und eine Drainregion 32 aufweist. Eine Vielzahl von flachen Grabenisolations-(Shallow Trench Isolation; STI)-Regionen 40 verschachteln die Drainerweiterungen 33 der Drainregion 32, um eine Dotierungsverdünnung in den Drainerweiterungen 33 zu induzieren. Ein Poly-Gate 50 wird zwischen den Source- und Drainregionen 31, 32 gebildet, wo das Poly-Gate 50 mehrere oben auf den STI-Regionen 40 gebildete Poly-Gate-Finger 51 umfasst. 1B zeigt die Schnittdarstellung der Poly-Gate-Finger 51 gebildet auf den STI-Regionen 40. Die Poly-Gate-Finger 51 induzieren eine kapazitive Kopplung mit den STI-Regionen 40, was die Entleerung der Drainerweiterungen 33 verbessert. Infolgedessen wird das elektrische Feld gleichmäßiger über die Drainerweiterungen 33 verteilt und deshalb eine höhere Durchbruchspannung (BVdss) induziert.
  • Der Hochspannungstransistor 10 gezeigt in den 1A und 1B ist durch ein einzelnes Poly-Gate 50 gebildet. Jedoch gibt es Schwierigkeiten beim Integrieren des Hochspannungstransistors 10 in einem typischen Flash-(NAND)-Speicherfertigungsprozess, der einen doppelten Polyschicht-Gatestapel bildet, wo das niedrigere Poly-Gate zur Wirkfläche selbstausgerichtet ist.
  • Aus der US 7 560 346 B2 ist ein Halbleiterbauelement bekannt. Besagtes Halbleiterbauelement enthält einen horizontalen FET, der einen ersten FET enthält, der eine Drain-Fingerelektrode, eine Gate-Fingerelektrode und eine gemeinsame Fingerelektrode aufweist, die als eine Source-Fingerelektrode dient. Der horizontale FET enthält einen zweiten FET, der eine Source-Fingerelektrode, eine Gate-Fingerelektrode und eine gemeinsame Fingerelektrode aufweist, die als eine Drain-Fingerelektrode dient. Der horizontale FET wird auf einem Substrat hergestellt, das einen GaN/AlGaN/GaN-Stapel auf einem Saphiersubstrat enthält. Ein Ti/Al-Film wird dann zum Bilden von ohmschen Elektroden auf dem Substrat verwendet. Ein Ni/Au-Film wird zum Bilden der Gate-Fingerelektroden verwendet. Danach wird eine isolierende Zwischenschicht auf den ohmschen Elektroden und Gate-Elektroden gebildet. Dann werden Öffnungen in den isolierenden Zwischenfilm geätzt, um die ohmschen Elektroden freizulegen, so dass eine Verdrahtungsschicht verwendet werden kann, um Source- und Drain-Fingerelektroden zu bilden. Als nächstes wird ein zweiter isolierender Film auf einem isolierenden Zwischenfilm und über der Verdrahtungsschicht gebildet. Die US 7 242 040 B2 offenbart ein Halbleiterbauelement mit Fingerstruktur.
  • Folglich gibt es Bedarf für ein verbessertes Verfahren der Herstellung eines Transistors mit dem dielektrischen RESURF-Effekt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A ist eine Draufsicht, die einen in der Technik bekannten Hochspannungstransistor zeigt.
  • 1B ist eine Schnittdarstellung des in der 1 gezeigten Hochspannungstransistors.
  • 2 ist eine perspektivische Darstellung, die ein Halbleiterbauelement gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 3 ist eine perspektivische Darstellung, die ein Halbleiterbauelement gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt.
  • Die 4A–12A sind Draufsichten, die ein Verfahren zeigen, um das Halbleiterbauelement gezeigt in 2 gemäß einer Ausführungsform der vorliegenden Erfindung herzustellen.
  • Die 4B–12B und 4C–12C sind Schnittdarstellungen des Halbleiterbauelements gezeigt in den 4A–12A.
  • 13 ist eine Schnittdarstellung des in der 11A gezeigten Halbleiterbauelements.
  • 14 ist eine Draufsicht des Halbleiterbauelementes gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • Die 15A–18A sind Draufsichten, die ein Verfahren zeigen, um das Halbleiterbauelement gezeigt in 3 gemäß einer Ausführungsform der vorliegenden Erfindung herzustellen.
  • Die 15B–18B und 15C–18C sind Schnittdarstellungen des Halbleiterbauelements gezeigt in den 15A–18A.
  • Die 19A–20A sind Draufsichten, die eine alternative Ausführungsform des Halbleiterbauelements gezeigt in den 17A–18A veranschaulichen.
  • Die 19B–20B sind Schnittdarstellungen des Halbleiterbauelements gezeigt in den 19A–20A.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ein Halbleiterbauelement mit reduziertem Oberflächeneffekt (RESURF) und sein Herstellungsverfahren werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details angeführt, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. In anderen Fällen sind weithin bekannte Halbleiter-Verarbeitungsverfahren und Besonderheiten nicht speziell im Detail beschrieben worden, um die vorliegende Erfindung nicht unnötigerweise zu verschleiern.
  • Insbesondere beschreiben Ausführungsformen der vorliegenden Erfindung ein Halbleiterbauelement, das den RESURF-Effekt verwendet, um die Durchbruchspannung (BVdss) zu optimieren. Bei einer Ausführungsform der vorliegenden Erfindung umfasst das Halbleiterbauelement eine Source-/Drainregion, die eine Vielzahl von mit Source-/Drainerweiterungsregionen verschachtelte Isolierungsregionen aufweist. Eine Gate-Elektrode ist auf dem Halbleiterbauelement gebildet, wobei die Gate-Elektrode Gate-Fingerelemente aufweist, die über den Isolierungsregionen gebildet sind. Die Gate-Fingerelemente induzieren eine kapazitive Kopplung mit den Isolierungsregionen und verbessern deshalb die Entleerung der Source-/Drainerweiterungsregionen. Folglich wird das elektrische Feld gleichmäßiger über die Source-/Drainerweiterungsregionen verteilt und induziert deshalb eine höhere Durchbruchspannung (BVdss).
  • 2 ist eine perspektivische Darstellung eines Halbleiterbauelements gemäß einer Ausführungsform der vorliegenden Erfindung. Bei einer Ausführungsform ist das Halbleiterbauelement ein Feldeffekttransistor (FET), der bei hohen Spannungen operieren kann. Das Halbleiterbauelement umfasst ein Substrat 210 hergestellt aus einem Halbleitermaterial, wie zum Beispiel aber nicht begrenzt auf Silicium (Si), Siliciumgermanium (SiGe), Germanium (Ge) oder III-V-Verbindungshalbleitern. Bei einer Ausführungsform ist das Substrat 210 die höchste Siliciumschicht eines Silicium-auf-Isolator-(Silicon-On-Insulator; SOI)-Substrats. Bei anderen Ausführungsformen ist das Substrat 210 ein vielschichtiges Substrat, das Silicium, Siliciumgermanium, Germanium, III-V-Verbindungshalbleiter oder irgendwelche Kombinationen davon umfasst.
  • Das Halbleiterbauelement umfasst eine Sourceregion, die eine Vielzahl von Isolierungsregionen 250a, 250b verschachtelt mit Teilen des Substrats 210 aufweist, die hier als die Sourceerweiterungsregionen 214 bezeichnet sind. Ähnlich umfasst die Drainregion eine Vielzahl von Isolierungsregionen 250c, 250d verschachtelt mit Teilen des Substrats 210, die hier als die Drainerweiterungsregionen 216 bezeichnet sind. Bei einer Ausführungsform sind die Isolierungsregionen 250a, 250b, 250c, 250d aus irgendeinem wohlbekannten isolierenden Material, wie zum Beispiel aber nicht begrenzt auf Siliciumoxid (z. B. SiO2) hergestellt. Die Isolierungsregionen 250a, 250b verschachteln die Sourceerweiterungsregionen 214, um eine Dotierungsverdünnung in den Sourceerweiterungsregionen 214 zu induzieren. Ähnlich verschachteln die Isolierungsregionen 250c, 250d die Drainerweiterungsregionen 216, um eine Dotierungsverdünnung in den Drainerweiterungsregionen 216 zu induzieren.
  • Eine Gate-Elektrode ist zwischen den Source- und den Drainregionen gebildet. Die Gate-Elektrode umfasst eine erste Region 231 und eine zweite Region 260. Bei einer Ausführungsform ist die erste Region 231 (dargestellt durch gestrichelte Linien) eine Polyschicht hergestellt aus Materialien wie zum Beispiel aber nicht begrenzt auf Polysilicium oder Polycid. Bei einer Ausführungsform hat die erste Region 231 eine Dicke von ungefähr 500 bis 800 Angström. Bei einer Ausführungsform ist die zweite Region 260 eine Polyschicht hergestellt aus ähnlichen Materialien wie die erste Region 231. Bei einer Ausführungsform können die ersten und zweiten Regionen 231, 260 der Gate-Elektrode mit einem n-Dotiermittel, wie zum Beispiel aber nicht begrenzt auf Phosphor auf einen Flächenwiderstand von ungefähr 4 Ohm/Quadrat dotiert werden.
  • Bei einer Ausführungsform der vorliegenden Erfindung umfasst die zweite Region 260 einen Mittelabschnitt 261 gebildet über der ersten Region 231. Bei einer Ausführungsform umfasst die zweite Region 260 eine Vielzahl von Gate-Fingerelementen 262a, 262b, 262c, 262d gebildet über den Isolierungsregionen 250a, 250b, 250c, 250d. Indem die Gate-Fingerelemente 262a, 262b auf den Isolierungsregionen 250a, 250b gebildet werden, verbessert das die Entleerung der Sourceerweiterungsregionen 214. Ähnlich verbessern die Gate-Fingerelemente 262c, 262d gebildet auf den Isolierungsregionen 250c, 250d die Entleerung der Drainerweiterungsregionen 216. Infolgedessen wird das elektrische Feld gleichmäßiger über die Source- und Drainerweiterungsregionen 214, 216 während der Operation des Bauelements verteilt, was in einer höheren Durchbruchspannung resultiert.
  • 2 zeigt die Implementierung des RESURF-Konzepts sowohl in den Source- als auch in den Drainregionen, indem Gate-Fingerelemente 262a, 262b, 262c, 262d auf den Isolierungsregionen 250a, 250b, 250c, 250d gebildet werden. Bei einer alternativen Ausführungsform kann der RESURF-Effekt erreicht werden, indem nur Gate-Fingerelemente 262c, 262d auf den Isolierungsregionen 250c, 250d der Drainregion gebildet werden. Mit anderen Worten umfasst die Sourceregion nicht die Gate-Fingerelemente 262a, 262b und die Isolierungsregionen 250a, 250b.
  • 3 ist eine perspektivische Darstellung eines Halbleiterbauelements, welches das RESURF-Konzept gemäß einer alternativen Ausführungsform der vorliegenden Erfindung implementiert. Das Halbleiterbauelement umfasst ein Substrat 410 hergestellt aus ähnlichen Materialien wie das Substrat 210 beschrieben in 2.
  • Das Halbleiterbauelement umfasst ebenfalls eine Sourceregion, die eine Vielzahl von Isolierungsregionen 422a, 422b, 422c aufweist, die mit den Sourceerweiterungsregionen 414 verschachtelt sind. Ähnlich umfasst die Drainregion eine Vielzahl von Isolierungsregionen 422d, 422e, 422f verschachtelt mit den Drainerweiterungsregionen 416. Die Isolierungsregionen 422a, 422b, 422c, 422d, 422e, 422f sind aus irgendeinem weithin bekannten isolierenden Material, wie zum Beispiel aber nicht begrenzt auf Siliciumoxid (z. B. SiO2) hergestellt. Die Isolierungsregionen 422a, 422b, 422c verschachteln die Sourceerweiterungsregionen 414, um eine Dotierungsverdünnung in den Sourceerweiterungsregionen 414 zu induzieren. Ähnlich verschachteln die Isolierungsregionen 422d, 422e, 422f die Drainerweiterungsregionen 416, um eine Dotierungsverdünnung in den Drainerweiterungsregionen 416 zu induzieren.
  • Eine Gate-Elektrode ist zwischen den Source- und den Drainregionen gebildet. Die Gate-Elektrode umfasst eine erste Region 430 und eine zweite Region 450. Bei einer Ausführungsform sind die erste Region 430 (dargestellt durch gestrichelte Linien) und die zweite Region 450 aus Materialien wie zum Beispiel aber nicht begrenzt auf Polysilicium oder Polycid hergestellt. Bei einer Ausführungsform der vorliegenden Erfindung umfasst die erste Region 430 einen Mittelabschnitt 431 und eine Vielzahl von Gate-Fingerelementen 432a, 432b, 432c, 432d, 432e, 432f, die sich vom Mittelabschnitt 431 erstrecken. Die zweite Region 450 ist über der ersten Region 430 gebildet, sodass sie den kompletten Mittelabschnitt 431 und die Mehrheit der Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f abdeckt.
  • Die Gate-Fingerelemente 432a, 432b, 432c gebildet auf den Isolierungsregionen 422a, 422b, 422c verbessern die Entleerung der Sourceerweiterungsregionen 414. Ähnlich verbessern die Gate-Fingerelemente 432d, 432e, 432f gebildet auf den Isolierungsregionen 422d, 422e, 422f die Entleerung der Drainerweiterungsregionen 416. Infolgedessen wird das elektrische Feld gleichmäßiger über die Source- und Drainerweiterungsregionen 414, 416 während der Operation des Bauelements verteilt, was in einer höheren Durchbruchspannung resultiert.
  • 3 zeigt die Implementierung des RESURF-Konzepts sowohl in den Source- als auch in den Drainregionen, indem Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f auf den Isolierungsregionen 422a, 422b, 422c, 422d, 422e, 422f gebildet werden. Bei einer alternativen Ausführungsform kann der RESURF-Effekt erreicht werden, indem nur die Gate-Fingerelemente 432d, 432e, 432f auf den Isolierungsregionen 422d, 422e, 422f der Drainregion gebildet werden. Mit anderen Worten umfasst die Sourceregion weder die Gate-Finger-Elemente 432a, 432b, 432c noch die Isolierungsregionen 422a, 422b, 422c.
  • Die 4A–12A sind Draufsichten, die ein Verfahren zeigen, um das in 2 gezeigte Halbleiterbauelement zu bilden. Die 4B–12B und 4C–12C sind verschiedene Schnittdarstellungen des Halbleiterbauelements gezeigt in den 4A–12A. Die Fertigung des Halbleiterbauelements beginnt, indem das Substrat 210, wie gezeigt in den Schnittdarstellungen in den 4B und 4C, bereitgestellt wird. Dann wird eine dielektrische Schicht 220 auf dem Substrat 210 gebildet. Bei einer Ausführungsform wird die dielektrische Schicht 220 unter Verwendung eines thermischen Oxidationsverfahrens oder eines Prozesses der lokalen Oxidation von Silicium (local Oxidation of silicon; LOCOS) gebildet. Bei einer anderen Ausführungsform ist die dielektrische Schicht 220 auf dem Substrat 210 durch irgendein weithin bekanntes Verfahren, wie zum Beispiel aber nicht begrenzt auf physische Aufdampfung (PVD), chemische Gasphasenabscheidung (CVD) oder Atomschichtabscheidung (ALD) ganzflächig aufgebracht. Bei einer Ausführungsform ist die dielektrische Schicht 220 aus irgendeinem wohlbekannten isolierenden Material hergestellt, um das Substrat 210 von der Gate-Elektrode zu isolieren. Zum Beispiel ist die dielektrische Schicht 220 aus Siliciumoxid (z. B. SiO2) hergestellt. Bei einer anderen Ausführungsform ist die dielektrische Schicht 300 aus einem Dielektrikummaterial mit hohem k hergestellt, das eine wesentlich höhere Dielektrizitätskonstante aufweist als Siliciumdioxid (d. h. k > 3,9). Zum Beispiel umfasst das Dielektrikummaterial mit hohem k Metalloxiddielektrikum, wie zum Beispiel aber nicht begrenzt auf Tantaloxid (Ta2O5), Titanoxid (TiO2) und Hafniumoxid (HfO2). Bei einer Ausführungsform wird die dielektrische Schicht 220 mit einer Dicke von ungefähr 350 Angström gebildet.
  • Dann wird eine erste Polyschicht 230 über der dielektrischen Schicht 220 aufgebracht. Die erste Polyschicht 230 ist auf der dielektrischen Schicht 220 durch irgendein wohlbekanntes Verfahren, wie zum Beispiel aber nicht begrenzt auf physische Aufdampfung (PVD) oder chemische Gasphasenabscheidung (CVD) ganzflächig aufgebracht. Im Fall von einem FLASH-Speicher-Fertigungsprozess kann die erste Polyschicht 230 verwendet werden, um das schwebende Gate aus angrenzenden Speicherzellen-Transistoren (nicht gezeigt) auf demselben Substrat zu bilden. Bei einer Ausführungsform wird die erste Polyschicht 230 mit einer Dicke von ungefähr 500–850 Angström aufgebracht. Bei einer Ausführungsform kann die erste Polyschicht 230 mit einem n-Dottermittel, wie zum Beispiel aber nicht begrenzt auf Phosphor auf einem Flächenwiderstand von ungefähr 4 Ohm/Quadrat dotiert werden. Die Dotierung der ersten Polyschicht 230 kann während der Abscheidung oder durch einen nachfolgenden Implantationsprozess durchgeführt werden.
  • Dann wird eine Vielzahl von Isolierungsregionen in der Sourceregion oder Drainregion des Substrats 210 gebildet. Bei einer Ausführungsform der vorliegenden Erfindung ist die Fertigung der Mehrheit von Isolierungsregionen dem allgemeinen Prozess des Bildens von STI-Regionen ähnlich. Bei einer Ausführungsform beginnt die Fertigung der Mehrheit von Isolierungsregionen, indem eine Vielzahl von Gräben in der Sourceregion oder Drainregion des Substrats 210 gebildet wird.
  • Bei einer Ausführungsform wird die Mehrheit von Gräben hergestellt, indem zuerst eine Maske 810 auf der ersten Polyschicht 230, wie gezeigt in den 4A–4C, aufgebracht wird. Die Maske 810 wird durch wohlbekannte Fotolithografie-Techniken gebildet und im Detail hier nicht erörtert. Bei einer Ausführungsform ist die Maske 810 aus Nitrid-Materialien wie zum Beispiel aber nicht begrenzt auf Siliciumnitrid hergestellt.
  • Bei einer Ausführungsform umfasst die Maske 810, wie gezeigt in 4A, einen Mittelabschnitt 812 gebildet über einer gewünschten Kanalregion. Bei einer spezifischen Ausführungsform ist die Breite WM1 des Mittelabschnitts 812 größer als die gewünschte Gate-Länge GL des Halbleiterbauelements. Die Maske 810 umfasst weiter eine Vielzahl von Masken-Fingerelementen 814a, 814b, 814c, 814d, 814e, 814f, die sich nach außen von den Gegenseiten des Mittelabschnitts 812 erstrecken. Bei einer Ausführungsform sind die Masken-Fingerelemente 814a, 814b, 814c über der Sourceregion gebildet und die Maske-Fingerelemente 814d, 814e, 814f sind über der Drainregion gebildet. Die Sourceregion, die Drainregion und die Kanalregion definieren die aktive Region des Halbleiterbauelements. Angrenzende Masken-Fingerelemente 814a, 814b, 814c gebildet über der Sourceregion sind voneinander beabstandet, um Teile der ersten Polyschicht 230 und des Substrats 210 zu definieren, die anschließend abzuätzen sind. Ähnlich sind angrenzende Masken-Fingerelemente 814d, 814e, 814f gebildet über der Drainregion voneinander beabstandet, um Teile der ersten Polyschicht 230 und des Substrats 210 zu definieren, die anschließend abzuätzen sind.
  • Dann wird in den 5A–5C eine Ätzung durchgeführt, um Teile des Substrats 210 zu entfernen, die durch die Maske 810 nicht abgedeckt sind, um eine Vielzahl von Gräben 210a, 210b, 210c, 210d im Substrat 210 zu bilden. Mit anderen Worten wird die Ätzung in Ausrichtung mit der Maske 810 durchgeführt, um die Gräben 210a, 210b, 210c, 210d zu definieren. 5C ist eine Schnittdarstellung, die die Gräben 220b und 220d zeigt. Bei einer Ausführungsform der vorliegenden Erfindung umfasst die Ätzung ebenfalls Teile 212 des Substrats 210, das die aktive Region des Halbleiterbauelements, wie gezeigt in den 5A und 5B umgibt.
  • Die Ätzung definiert ebenfalls die Sourceerweiterungsregionen 214, welche sich auf die Teile des Substrats 210 direkt unter den Masken-Fingerelementen 814a, 814b, 814c beziehen. Mit anderen Worten beziehen sich die Sourceerweiterungsregionen 214 auf die Teile des Substrats 210 zwischen dem versenkten Teil 212 und dem Graben 210a, zwischen den Gräben 210a, 210b, und zwischen dem Graben 210b und dem versenkten Teil 212. 5B zeigt eine der Sourceerweiterungsregionen 214, die zwischen dem Graben 210b und dem versenkten Teil 212 gebildet ist. Ähnlich definiert die Ätzung die Drainerweiterungsregionen 216, welche sich auf die Teile des Substrats 210 direkt unter den Masken-Fingerelementen 814d, 814e, 814f beziehen. 5C zeigt eine der Drainerweiterungsregionen 216, die zwischen dem Graben 210d und dem versenkten Teil 212 gebildet ist.
  • Die Ätzung verwendet wohlbekannte Trockenätzungs-, Nassätzungstechniken oder eine Kombination aus Trocken- und Nassätzungstechniken. Bei einer Ausführungsform wird ein einzelner Ätzungsschritt in Ausrichtung mit der Maske 810 durchgeführt, um Teile der ersten Polyschicht 230, der dielektrischen Schicht 220 und des Substrats 210 gleichzeitig zu entfernen. Bei einer anderen Ausführungsform werden mehrere Ätzungsschritte in Ausrichtung mit der Maske 810 durchgeführt, um Teile der ersten Polyschicht 230 vor dem Entfernen von Teilen der dielektrischen Schicht 220 und dem Substrat 210 zu entfernen. Bei einer Ausführungsform sind die Gräben 210a, 210b, 210c, 210d zu einer Tiefe von ungefähr 2000–5000 Angström gebildet.
  • Dann wird eine Oxidschicht auf jeden der Graben 210a, 210b, 210c, 210d aufgebracht, um die Isolierungsregionen 250a, 250b, 250c, 250d, wie gezeigt in den 6A–6C, zu bilden. Die Oxidschicht wird auf die Gräben 210a, 210b, 210c, 210d unter Verwendung wohlbekannter Verfahren, wie zum Beispiel aber nicht begrenzt auf physische Aufdampfung (PVD), chemische Gasphasenabscheidung (CVD) oder Atomschichtabscheidung (ALD) aufgebracht.
  • Auf der Sourceregion wird die Isolierungsregion 250a auf dem Graben 210a gebildet und die Isolierungsregion 250b wird auf dem Graben 210b gebildet, wo beide Isolierungsregionen 250a, 250b die Sourceerweiterungsregionen 214 verschachteln. Bei der Drainregion wird die Isolierungsregion 250c auf dem Graben 210c gebildet und die Isolierungsregion 250d wird auf dem Graben 210d gebildet, wo beide Isolierungsregionen 250c, 250d die Drainerweiterungsregionen verschachteln. 6C zeigt die Isolierungsregionen 250b, 250d gebildet über den Gräben 210b, 210d.
  • Bei einer Ausführungsform sind die Teile 252 der Oxidschicht ebenfalls über den versenkten Teilen 212 des Substrats 210, wie gezeigt in den 6A und 6B, gebildet. Bei einer Ausführungsform fungieren diese Teile 252 von Oxidschichten als STI-Regionen, um das Halbleiterbauelement von angrenzenden Bauelementen oder Transistoren zu isolieren.
  • Bei einer Ausführungsform der vorliegenden Erfindung sind die oberen Flächen der Isolierungsregionen 250a, 250b, 250c, 250d planarisiert oder poliert, sodass sie im Wesentlichen mit der oberen Fläche der ersten Polyschicht 230 komplanar sind. Bei einer Ausführungsform wird die erste Maske 810 von der ersten Polyschicht 230 entfernt, bevor Planarisierung/Politur auf den Isolierungsregionen 250a, 250b, 250c, 250d durchgeführt wird, bis ihre oberen Flächen im Wesentlichen mit der oberen Fläche der ersten Polyschicht 230, wie gezeigt in 7C, komplanar sind. Des Weiteren sind die oberen Flächen der Teile 252 der Oxidschicht über die versenkten Teile 212 des Substrats 210 ebenfalls im Wesentlichen mit der oberen Fläche der ersten Polyschicht 230, wie gezeigt in den 7B und 7C komplanar. Die Planarisierung oder Politur kann unter Verwendung wohlbekannter Techniken, wie zum Beispiel aber nicht begrenzt auf chemische mechanische Planarisierung/Politur (CMP) durchgeführt werden.
  • Es ist selbstverständlich, dass mehrere Planarisierungsschritte verwendet werden können, um die obere Fläche der Isolierungsregionen 250a, 250b, 250c, 250d zu planarisieren/polieren. Zum Beispiel wird beginnend bei den 6A–6C die obere Fläche der Isolierungsregionen 250a, 250b, 250c, 250d poliert, bis sie im Wesentlichen mit der oberen Fläche der ersten Maske 810 komplanar ist. Nach der Entfernung der ersten Maske 810 von der ersten Polyschicht 230 wird ein zusätzlicher Polierschritt an den Isolierungsregionen 250a, 250b, 250c, 250d durchgeführt, bis ihre oberen Flächen im Wesentlichen mit der oberen Fläche der ersten Polyschicht 230, wie gezeigt, in den 7B und 7C, komplanar sind.
  • Dann wird die erste Polyschicht 230 geätzt, um eine gemusterte erste Polyschicht (d. h. die erste Region 231 der Gate-Elektrode) über der Kanalregion des Substrats 210 zu bilden. Bei einer Ausführungsform der vorliegenden Erfindung beginnt die Ätzung der ersten Polyschicht 230, indem eine Maske 820 über der ersten Polyschicht 230, wie gezeigt in den 8A–8C gebildet wird. Bei einer Ausführungsform umfasst die Maske 820 eine Öffnung 824, welche die Sourceregion exponiert, und eine weitere Öffnung 826, welche die Drainregion exponiert. Die Maske 820 wird durch wohlbekannte Fotolithografie-Techniken gebildet und im Detail hier nicht erörtert.
  • Dann wird Ätzung in einer Linie mit der Maske 820 durchgeführt, um die gemusterte erste Polyschicht über der Kanalregion des Halbleiterbauelements zu definieren. Mit anderen Worten werden Teile der ersten Polyschicht 230, die durch die Maske 820 nicht abgedeckt werden, abgeätzt, um die gemusterte erste Polyschicht 231, wie gezeigt in den 9B und 9C, zu bilden. In diesem Fall bezieht sich die gemusterte erste Polyschicht 231 auf die erste Region 231, wie gezeigt in 2. Die Ätzung der ersten Polyschicht 230 erfolgt mit wohlbekannten Trockenätzungs-, Nassätzungstechniken oder einer Kombination von Trocken- und Nassätzungstechniken. Bei einer Ausführungsform erfolgt die Ätzung mit einer Ätzchemie, die im Wesentlichen zur dielektrischen Schicht 220 selektiv ist. Mit anderen Worten entfernt die Ätzchemie Teile der ersten Polyschicht 230 schneller als sie die dielektrische Schicht 220 entfernt.
  • Bei einer Ausführungsform kann die Ätzung gesteuert werden, sodass sie die dielektrische Schicht 220, wie gezeigt in den 9B und 9C, nicht ätzt. Zum Beispiel wird die Ätzungsdauer so eingestellt, dass die Ätzung an der dielektrischen Schicht 220 stoppt. Bei einer Ausführungsform kann die dielektrische Schicht 220 als eine Ätzstoppschicht beim nachfolgenden Interpoly Dielectric-(IPD)-Ätzen verwendet werden. Bei einer anderen Ausführungsform wird die Ätzung so gesteuert, dass eine dünne Schicht der ersten Polyschicht 230 auf der dielektrischen Schicht 220 verbleibt und die dünne Schicht der ersten Polyschicht 230 eine ausreichende Dicke aufweist, um als eine Ätzstoppschicht für das nachfolgende IPD-Ätzen zu dienen, aber ohne die nachfolgende leicht dotierte Drain-(lightly-doped drain; LDD)-Implantation wesentlich zu beeinflussen.
  • Bei einer Ausführungsform der vorliegenden Erfindung entfernt die Ätzung der ersten Polyschicht 230 ebenfalls Teile der Mehrheit von Isolierungsregionen 250a, 250b, 250c, 250d. Bei einer Ausführungsform wird die Ätzungsdauer so gesteuert, dass die obere Fläche von jeder der Mehrheit von Isolierungsregionen 250a, 250b, 250c, 250d im Wesentlichen zur oberen Fläche der dielektrischen Schicht 220 komplanar ist 9C zeigt die Isolierungsregionen 250b, 250d, die eine obere Fläche aufweisen, welche im Wesentlichen zur oberen Fläche der dielektrischen Schicht 220 komplanar ist. Bei einer anderen Ausführungsform wird die Ätzung ausgeführt, bis die obere Fläche von jeder der Mehrheit von Isolierungsregionen 250a, 250b, 250c, 250d im Wesentlichen zur oberen Fläche des Substrats 210 komplanar ist.
  • Bei einer Ausführungsform wird die Ätzung der ersten Polyschicht 230 und der Mehrheit von Isolierungsregionen 250a, 250b, 250c, 250d in einem einzelnen Ätzvorgang ausgeführt. Zum Beispiel wird die erste Polyschicht 230 und die Mehrheit von Isolierungsregionen 250a, 250b, 250c, 250d gleichzeitig geätzt, wenn es niedrige Selektivität zwischen der ersten Polyschicht 230 und der Mehrheit von Isolierungsregionen 250a, 250b, 250c, 250d gibt. Bei einer anderen Ausführungsform können mehrere Ätzungsschritte verwendet werden, um die Mehrheit von Isolierungsregionen 250a, 250b, 250c, 250d vor oder nach der Ätzung der ersten Polyschicht 230 zu ätzen.
  • Nachdem die Ätzung abgeschlossen ist, wird eine LDD-Implantation auf dem Substrat 210, einschließlich der Source- und Drainerweiterungsregionen 214, 216 vorgenommen, um LDD-Regionen in den Source- und Drainregionen des Substrats 210 zu bilden. Bei einer Ausführungsform wird die LDD-Implantation durchgeführt, indem dieselbe Maske 820 verwendet wird, um die LDD-Source 241 und LDD-Drain 242 in den Source- und Drainregionen, wie gezeigt, in den 9B und 9C, zu bilden. Die Source- und Drainerweiterungsregionen 214, 216 gezeigt in 8B werden dotiert, um die LDD-Source 241 und LDD-Drain 242, wie gezeigt in 9B, zu bilden. Die LDD-Implantation verwendet allgemeine Techniken wie beispielsweise Ionenimplantation, um gewünschte Konzentrationen von Bor, Phosphor oder Arsen in das Substrat 210 zu implantieren. Sobald die LDD-Implantation abgeschlossen ist, wird die Maske 820 vom Substrat 210 entfernt.
  • Bei einer Ausführungsform der vorliegenden Erfindung wird das Halbleiterbauelement mit einem Flash-Speicher-Gerätefertigungsprozess hergestellt. Gewöhnlich wird bei einem typischen Flash-Speicher-Gerätefertigungsprozess eine IPD-Schicht zwischen einer unteren Polyschicht und einer oberen Polyschicht aufgebracht. Die untere Polyschicht und die obere Polyschicht fungieren als das schwebende Gate und Steuergate des Flash-Speicher-Geräts, während die IPD-Schicht als ein Zwischen-Gate-Dielektrikum (IGD) dient. Allgemeine für die IPD-Schicht verwendete Materialien umfassen Oxynitrid (ONO). Die IPD-Schicht ist ein kritisches Merkmal, um Flash-Speicher-Geräte, wie zum Beispiel NAND-Flash-Zellen, zu bilden, aber das ist für Peripheriebauelemente wie beispielsweise Hochspannungstransistoren nicht erforderlich. Im Fall, wo das Halbleiterbauelement unter Verwendung des Flash-Speicher-Gerätefertigungsprozesses hergestellt wird, wird eine IPD-Schicht 290 über das komplette Substrat 210, wie gezeigt in den 10B und 10C, ganzflächig aufgebracht und dann anschließend abgeätzt. Insbesondere die IPD-Schicht 290 wird von der gemusterten ersten Polyschicht 231 vollständig entfernt, sodass das Halbleiterbauelement als ein Transistor und nicht als eine Speicherzelle fungiert. Die IPD-Schicht 290 ist in den 10B und 10C als gestrichelte Linien repräsentiert, um zu zeigen, dass sie vom Substrat 210 entfernt wurde.
  • Dann wird eine zweite Polyschicht 260 über der gemusterten ersten Polyschicht gebildet, wobei die zweite Polyschicht 260 Gate-Fingerelemente 262a, 262b, 262c, 262d aufweist, die sich über die Mehrheit von Isolierungsregionen 250a, 250b, 250c, 250d, wie gezeigt in 11A, erstrecken. Bei einer Ausführungsform der vorliegenden Erfindung beginnt die Fertigung der zweiten Polyschicht 260, indem eine Polyschicht (nicht gezeigt) direkt auf der gemusterten ersten Polyschicht 231 aufgebracht wird. Bei einer Ausführungsform wird die Polyschicht konform auf der gemusterten ersten Polyschicht 231 aufgebracht. Dann wird die Polyschicht unter Verwendung wohlbekannter Fotolithografie- und Ätzverfahren gebildet, um die zweite Polyschicht 260 zu definieren, die einen Mittelabschnitt 261 aufweist, der direkt auf der gemusterten ersten Polyschicht 231 gebildet ist, und die Gate-Fingerelemente 262a, 262b, 262c, 262d, die direkt auf den Isolierungsregionen 250a, 250b, 250c, 250d gebildet sind. Bei einer Ausführungsform kann die zweite Polyschicht 260 mit einem n-Dottermittel, wie zum Beispiel aber nicht begrenzt auf Phosphor auf einen Flächenwiderstand von ungefähr 4 Ohm/Quadrat dotiert werden. Die Dotierung der ersten Polyschicht 230 kann während der Abscheidung oder durch einen nachfolgenden Implantationsprozess durchgeführt werden. In diesem Fall bildet die zweite Polyschicht 260 die zweite Region 260, wie gezeigt in 2. Das Bilden der Gate-Fingerelemente 262a, 262b, 262c, 262d direkt auf den Isolierungsregionen 250a, 250b, 250c, 250d erhöht die kapazitive Kopplung zur LDD-Source/Drain 241, 242, was den RESURF-Effekt verbessert. Bei einer Ausführungsform wird die zweite Polyschicht 260 mit einer Dicke von ungefähr 500–850 Angström gebildet. Bei einer Ausführungsform hat jede Isolierungsregion 250a, 250b, 250c, 250d mindestens ein überlagerndes Gate-Fingerelement 262a, 262b, 262c, 262d, wie gezeigt in 11A.
  • 11B und 11C zeigen den Mittelabschnitt 261 gebildet direkt auf der oberen Fläche und den Seitenwänden der gemusterten ersten Polyschicht 231. Mit anderen Worten kapselt der Mittelabschnitt 261 die gemusterte erste Polyschicht 231 ein. 11C zeigt ebenfalls zwei der Gate-Fingerelemente 262b, 262d gebildet direkt auf den Isolierungsregionen 250b, 250d. Bei einer Ausführungsform ist die Unterseite der Fingerelemente 262b, 262d im Wesentlichen mit der Unterseite der gemusterten ersten Polyschicht 231 komplanar. Des Weiteren ist die obere Fläche der Gate-Fingerelemente 262b, 262d niedriger als die obere Fläche des Mittelabschnitts 261. Bei einer Ausführungsform haben die Gate-Fingerelemente 262a, 262b, 262c, 262d im Wesentlichen eine gleichförmige Dicke, wie gezeigt in 11C.
  • Bei einer Ausführungsform der vorliegenden Erfindung haben die Gate-Fingerelemente 262a, 262b, 262c, 262d im Wesentlichen eine gleichförmige Breite (Wf), wie gezeigt in 11A. Bei einer Ausführungsform erstrecken sich die Gate-Fingerelemente 262a, 262b, 262c, 262d vom Mittelabschnitt 261 und sind zentrisch an den Isolierungsregionen 250a, 250b, 250c, 250d angeordnet. Bei einer Ausführungsform haben die Gate-Fingerelemente 262a, 262b, 262c, 262d eine kleinere Breite (Wf) als die Breite (Wi) der Isolierungsregionen 250a, 250b, 250c, 250d, wie gezeigt in 13. Bei einer Ausführungsform ist die Breite (Wf) ungefähr 0,05 um–1 um, und die Breite (Wi) ist ungefähr 0,05 um–1 um. Bei einer spezifischen Ausführungsform ist die Breite (Wf) ungefähr 0,20 um und die Breite (Wi) ist ungefähr 0,25 um. Bei einer Ausführungsform hat das Breite (Wf) zu Breite (Wi) Verhältnis (d. h. Wf/Wi-Verhältnis) einen Bereich von ungefähr 0,1–1,0. Bei einer spezifischen Ausführungsform ist das Wf/Wi-Verhältnis ungefähr 0,8.
  • Bei einer Ausführungsform ist die Breite (Ws) der LDD-Drain 242 (oder Drainerweiterungsregion 216) ungefähr 0,05 um bis 1 um. Bei einer spezifischen Ausführungsform ist die Breite (Ws) ungefähr 0,10 um. Bei einer Ausführungsform hat das Erweiterungsregion/Isolierungsregion-Breitenverhältnis (Ws/Wi) einen Bereich von ungefähr 0,1–1.5. Bei einer spezifischen Ausführungsform beträgt das Ws/Wi-Verhältnis ungefähr 0,5. Das Ws/Wi-Breitenverhältnis kann eingestellt werden, um die optimale Durchbruchspannung für das Halbleiterbauelement zu erreichen. Folglich stellt das RESURF-Konzept ein wirksames Mittel bereit, um die Durchbruchspannung des Halbleiterbauelements abzugleichen.
  • Wie oben erwähnt in den 4A–4C kann die erste Polyschicht 230 verwendet werden, um das schwebende Gate von angrenzenden Speicherzellen-Transistoren (nicht gezeigt) in demselben FLASH-Speicher-Fertigungsprozess zu bilden. Hier kann die zweite Polyschicht 260 verwendet werden, um das Steuergate über dem schwebenden Gate dieser Speicherzellen-Transistoren zu bilden. In den 11B und 11C wird die zweite Polyschicht 260 (d. h. die zweite Region 260) direkt auf der gemusterten ersten Polyschicht 231 (d. h. der ersten Region 231) ohne irgendeine IPD-Schicht gebildet, sodass das Bauelement als ein FET und nicht als ein Speicherzellen-Transistor fungiert. Die zweite Polyschicht 260 und die gemusterte erste Polyschicht 231 Formen eine einzelne Gate-Elektrode für das Bauelement. Das schließt die Fertigung des in 2 gezeigten Halbleiterbauelementes ab. Aus Klarheitsgründen ist die dielektrische Schicht 220 in 2 nicht gezeigt.
  • Bei einer alternativen Ausführungsform haben die Gate-Fingerelemente 262a', 262b', 262c' 262d' jeweils ein abgeschrägtes oder abgestuftes Profil, wie gezeigt in 14. Mit dem abgeschrägten Profil haben die Gate-Fingerelemente 262a', 262b', 262c' 262d' eine sich verringernde oder kleinere Breite (Wf), da sie sich vom Mittelabschnitt 261 weg erstrecken.
  • Bei einer Ausführungsform der vorliegenden Erfindung sind die Source- und Drainkontakte an den Source- und Drainregionen gebildet. Bei einer Ausführungsform beginnt die Fertigung der Source- und Drainkontakte, indem eine dielektrische Schicht 270 über dem kompletten Substrat, wie gezeigt in den 12B und 12C, aufgebracht wird. Bei einer Ausführungsform ist die dielektrische Schicht 270 eine Zwischenniveau-Dielektrikum-(ILD)-Schicht. Dann werden Kontaktfenster oder Öffnungen in die dielektrische Schicht 270 geätzt, um bestimmte Teile der Source-/Drainregionen vor dem Aufbringen einer Metallschicht über den Kontaktfenstern zu exponieren, um die Source- /Drainkontakte 272a, 272b, 272c, 272d, 272e, 272f zu bilden. Bei einer Ausführungsform wird jeder der Source-/Drainkontakte 272a, 272b, 272c, 272d, 272e, 272f ungefähr 0,5 bis 1,5 um von der Gate-Elektrode gebildet. Bei einer Ausführungsform hat die Sourceregion 3 Kontakte 272a, 272b, 272c, wie gezeigt in 12A, die verbunden sind (nicht gezeigt). Ähnlich hat die Drainregion 3 Kontakte 272d, 272e, 272f, die verbunden sind (nicht gezeigt). Aus Klarheitsgründen ist die dielektrische Schicht 270 in 12A nicht gezeigt.
  • Die 15A–18A sind Draufsichten, die ein Verfahren zeigen, um das in 3 gezeigte Halbleiterbauelement zu bilden. Die 15B–18B und 15C–18C sind verschiedene Schnittdarstellungen, die den 15A–18A entsprechen. Die Fertigung des Halbleiterbauelements beginnt, indem das Substrat 410, wie gezeigt in den 15A–15D, bereitgestellt wird. Dann wird eine isolierende Region 420 auf dem Substrat 410 gebildet. Bei einer Ausführungsform wird die isolierende Region 420 unter Verwendung eines thermischen Oxidationsverfahrens oder eines LOCOS-Prozesses gebildet. Bei einer Ausführungsform wird eine thermische Oxidation auf ausgewählten Teilen des Substrats 410 durchgeführt, um die Gateoxidregion 421 und die Isolierungsregionen 422a, 422b, 422c, 422d, 422e, 422f gleichzeitig zu entwickeln. Bei einer Ausführungsform wird ein Politur/Planarisierungs-Prozess auf der isolierenden Region 420 durchgeführt, nachdem die thermische Oxidation abgeschlossen ist, um eine im Wesentlichen planare obere Fläche, wie gezeigt in den 15B, 15C und 15D, zu erreichen.
  • Bei einer Ausführungsform werden die Isolierungsregionen 422a, 422b, 422c in der Sourceregion, wie gezeigt in 15A gebildet. Die Isolierungsregionen 422a, 422b, 422c verschachteln die Sourceerweiterungsregionen 414, die sich auf die Teile des Substrats 410 zwischen den Isolierungsregionen 422a, 422b, 422c beziehen. Zum Beispiel zeigt 15C eine Sourceerweiterungsregion 414. Des Weiteren werden Isolierungsregionen 422d, 422e, 422f in der Drainregion, wie gezeigt in den 15A und 15D, gebildet. Die Isolierungsregionen 422d, 422e, 422f verschachteln die Drainerweiterungsregionen 416, die sich auf die Teile des Substrats 410 zwischen den Isolierungsregionen 422d, 422e, 422f, wie gezeigt in 15D, beziehen.
  • Dann wird eine erste Polyschicht über der isolierenden Region 420 gebildet, wobei die erste Polyschicht eine Vielzahl von Gate-Fingerelementen aufweist, die sich über die Mehrheit von Isolierungsregionen 422a, 422b, 422c, 422d, 422e, 422f erstrecken. Bei einer Ausführungsform beginnt die Fertigung der ersten Polyschicht, indem eine Polyschicht (nicht gezeigt) über der ganzen isolierenden Region 420 aufgebracht wird. Dann wird die Polyschicht gestaltet, indem eine Maske 910 auf der Polyschicht angeordnet und in Ausrichtung mit der Maske 910 geätzt wird, um die erste Polyschicht zu definieren. Bei einer Ausführungsform umfasst die Maske 910, wie gezeigt in 16A, einen Mittelabschnitt 912 gebildet über einer gewünschten Kanalregion. Die Maske 910 umfasst weiter eine Vielzahl von Masken-Fingerelementen 914a, 914b, 914c, 914d, 914e, 914f, die sich nach außen von den Gegenseiten des Mittelabschnitts 912 erstrecken. Bei einer Ausführungsform sind die Masken-Fingerelemente 914a, 914b, 914c über den Isolierungsregionen 422a, 422b, 422c der Sourceregion gebildet und die Masken-Fingerelemente 914d, 914e, 914f sind über den Isolierungsregionen 422d, 422e, 422f der Drainregion gebildet.
  • Die Ätzung, die in Ausrichtung mit der Maske 910 ausgeführt wird, definiert die Mehrheit von Gate-Fingerelementen unter den Masken-Fingerelementen 914a, 914b, 914c, 914d, 914e, 914f. 16B zeigt die Gate-Fingerelemente 432c, 432f gebildet unter den Masken-Fingerelementen 914c, 914f. Des Weiteren zeigt 16D die Gate-Fingerelemente 432d, 432e, 432f gebildet unter den Masken-Fingerelementen 914d, 914e, 914f. Die Ätzung definiert weiter einen Mittelabschnitt 431 der ersten Polyschicht 430 unter dem Mittelabschnitt 912 der Maske 910, wie gezeigt in den 16B und 16C. 17A zeigt eine Draufsicht der ersten Polyschicht 430, nachdem die Maske 910 entfernt ist, welche die Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f zeigt, die sich nach außen von beiden Seiten eines Mittelabschnitts 431 der ersten Polyschicht 430 erstrecken. Die Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f sind über den Isolierungsregionen 422a, 422b, 422c, 422d, 422e, 422f gebildet. In diesem Fall bezieht sich die erste Polyschicht 430 auf die erste Region 430, wie gezeigt in 3.
  • Im Fall von einem FLASH-Speicher-Fertigungsprozess kann die erste Polyschicht 430 verwendet werden, um das schwebende Gate aus angrenzenden Speicherzellen-Transistoren (nicht gezeigt) auf demselben Substrat zu bilden. Bei einer Ausführungsform ist die erste Polyschicht 430 mit einer Dicke von ungefähr 500–850 Angström aufgebracht.
  • Bei einer Ausführungsform haben die Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f eine im Wesentlichen gleichförmige Dicke. Zum Beispiel zeigt 16B die Gate-Fingerelemente 432c, 432f, die eine im Wesentlichen gleichförmige Dicke von ungefähr 500–800 Angström als der Mittelabschnitt 431 aufweisen.
  • Bei einer Ausführungsform der vorliegenden Erfindung haben die Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f eine im Wesentlichen gleichförmige Breite (Wf), wie gezeigt in 17A. Bei einer Ausführungsform haben die Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f eine kleinere Breite als die Isolierungsregionen 422a, 422b, 422c, 422d, 422e, 422f. 16D zeigt die Gate-Fingerelemente 432d, 432e, 432f, die eine kleinere Breite (Wf) haben als die Breite (Wi) der Isolierungsregionen 422d, 422e, 422f. Bei einer Ausführungsform ist die Breite (Wf) ungefähr 0,05 um–1 um, und die Breite (Wi) ist ungefähr 0,05 um–1 um. Bei einer spezifischen Ausführungsform ist die Breite (Wf) ungefähr 0,20 um und die Breite (Wi) ist ungefähr 0,25 um. Bei einer Ausführungsform hat das Breite (Wf) zu Breite (Wi) Verhältnis (d. h. Wf/Wi-Verhältnis) einen Bereich von ungefähr 0,1–1,0. Bei einer spezifischen Ausführungsform ist das Wf/Wi-Verhältnis ungefähr 0,8.
  • Bei einer Ausführungsform ist die Breite (Ws) der Erweiterungsregionen 242 ungefähr 0,05 um bis 1 um. Bei einer spezifischen Ausführungsform ist die Breite (Ws) ungefähr 0,10 um. Bei einer Ausführungsform hat das Erweiterungsregion/Isolierungsregion-Breitenverhältnis (Ws/Wi) einen Bereich von ungefähr 0,1–1,5. Bei einer spezifischen Ausführungsform beträgt das Ws/Wi-Verhältnis ungefähr 0,5. Das Ws/Wi-Breitenverhältnis kann angepasst werden, um die optimale Durchbruchspannung für das Halbleiterbauelement zu erreichen.
  • Nachdem die Ätzung abgeschlossen ist, wird eine LDD-Implantation auf dem Substrat 410, einschließlich der Source- und Drainerweiterungsregionen 414, 416 vorgenommen, um LDD-Regionen in den Source- und Drainregionen des Substrats 210 zu bilden. Bei einer Ausführungsform wird die LDD-Implantation durchgeführt, indem dieselbe Maske 910 verwendet wird. Bei einer anderen Ausführungsform wird die LDD-Implantation anschließend durchgeführt, indem eine andere Maske mit Öffnungen verwendet wird, welche die Source- und Drainregionen exponiert. Die LDD-Implantation verwendet allgemeine Techniken wie beispielsweise Ionenimplantation, um gewünschte Konzentrationen von Bor, Phosphor oder Arsen in das Substrat 410 zu implantieren.
  • Dann wird eine Isolationsschicht 440 über der ersten Polyschicht 430 gebildet. Bei einer Ausführungsform der vorliegenden Erfindung wird die Isolationsschicht 440 auf die erste Polyschicht 430 aufgebracht, nachdem die Maske 910, wie gezeigt in den 17A–17D, entfernt ist. Dann wird die Isolationsschicht 440 planarisiert oder poliert, sodass deren obere Fläche im Wesentlichen zur oberen Fläche der ersten Polyschicht 430 komplanar ist. 17C zeigt die Isolationsschicht 440, die auf den Seitenwänden des Mittelabschnitts 431 gebildet ist. 17D zeigt die Isolationsschicht 440 gebildet auf den Seitenwänden der Gate-Fingerelemente 432d, 432e, 432f. Die Isolationsschicht 440 ist hergestellt aus irgendwelchen wohlbekannten isolierenden Materialien wie zum Beispiel aber nicht begrenzt auf Siliciumoxide.
  • Bei einer Ausführungsform können STI-Regionen 442 während des Prozesses der Herstellung der Isolationsschicht 440 gebildet werden. Zum Beispiel werden Gräben neben den Source-/Drainregionen gebildet und dann während der Abscheidung der Isolationsschicht 440 aufgefüllt.
  • Dann wird ein IPD aufgebracht. Das IPD wird von den Peripheriebauelementen vor der Abscheidung der zweiten Polyschicht entfernt.
  • Dann wird eine zweite Polyschicht 450 über der ersten Polyschicht 430, wie gezeigt in 18A, gebildet. Bei einer Ausführungsform der vorliegenden Erfindung beginnt die Fertigung der zweiten Polyschicht 450, indem eine Polyschicht (nicht gezeigt) direkt auf der gemusterten ersten Polyschicht 430 ganzflächig aufgebracht wird. Dann wird die Polyschicht gestaltet, indem wohlbekannte Fotolithografie und Ätzverfahren verwendet werden, um die zweite Polyschicht 450 zu definieren. Bei einer Ausführungsform wird die zweite Polyschicht 260 mit einer Dicke von ungefähr 500–850 Angström gebildet. In diesem Fall bezieht sich die zweite Polyschicht 450 auf die zweite Region 450 gezeigt in 3.
  • Bei einer Ausführungsform wird die zweite Polyschicht 430 so gestaltet, dass deren Seitenwände mit der Spitze der Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f, wie gezeigt in 18A ausgerichtet sind. Des Weiteren zeigt 18B die zweite Polyschicht 450, welche die Seitenwände 453 aufweist, die mit den Spitzenflächen 433 der Gate-Fingerelemente 432c, 432f ausgerichtet sind. Bei einer alternativen Ausführungsform kann sich die zweite Polyschicht 430 vorbei an der Spitzenfläche 433 der Gate-Fingerelemente 432a, 432b, 432c, 432d, 432e, 432f erstrecken.
  • Wie oben erwähnt in den 16A–16D kann die erste Polyschicht 430 verwendet werden, um das schwebende Gate aus angrenzenden Speicherzellen-Transistoren (nicht gezeigt) in einem FLASH-Speicherfertigungsprozess zu bilden. Hier kann die zweite Polyschicht 450 verwendet werden, um das Steuergate über dem schwebenden Gate dieser Speicherzellen-Transistoren zu bilden. In den 18B–18D ist die zweite Polyschicht 450 (d. h. die zweite Region 450) direkt auf der ersten Polyschicht 231 (d. h. die erste Region 450) ohne irgendeine IPD-Schicht gebildet, sodass das Bauelement als ein FET und nicht als ein Speicherzellen-Transistor fungiert. Insbesondere die zweite Polyschicht 430 ist direkt auf dem Mittelabschnitt 431 und der Mehrheit von Gate-Fingerelementen 432a, 432b, 432c, 432d, 432e, 432f, wie gezeigt in den 18B–18D, gebildet. Die erste Polyschicht 430 und die zweite Polyschicht 450 bilden eine einzelne Gate-Elektrode. Das schließt die Fertigung des in 3 gezeigten Halbleiterbauelementes ab.
  • 17A zeigt die erste Polyschicht 430, welche die Mehrheit von Gate-Fingerelementen 432a, 432b, 432c, 432d, 432e, 432f aufweist, die sich vom Mittelabschnitt 431 erstrecken. Bei einer alternativen Ausführungsform ist die Mehrheit von Gate-Fingerelementen 432a', 432b', 432c', 432d', 432e' 432f' vom Mittelabschnitt 431', wie gezeigt in 19A getrennt. Mit anderen Worten, die Gate-Fingerelemente 432a', 432b', 432c, 432d, 432e' 432f' sind mit dem Mittelabschnitt 431 nicht durchgängig'.
  • Bei einer Ausführungsform kann die alternative erste Polyschicht 430' durch das ganzflächige Aufbringen einer Polyschicht (nicht gezeigt) auf der isolierenden Region 420 gezeigt in den 15A–15D hergestellt werden. Dann können wohlbekannte Fotolithografie und Ätzverfahren an der Polyschicht durchgeführt werden, um den Mittelabschnitt 431' und die Fingerelemente 432a', 432b', 432c', 432d', 432e', 432f zu definieren'.
  • Nach dem Bilden der ersten Polyschicht 430', wird die Isolationsschicht 440, wie beschrieben in den 17A–17D auf der ersten Polyschicht 430' gebildet. 19A zeigt Gate-Fingerelemente 432a', 432b', 432c', 432d', 432e', 432f' umgeben von der Isolationsschicht 440. 19B zeigt die Isolationsschicht 440 gebildet auf den Seitenwänden des Mittelabschnitts 431' sowie auf den Seitenwänden der Gate-Fingerelemente 432c', 432f'.
  • Dann wird in den 20A und 20B die zweite Polyschicht 450 auf der ersten Polyschicht 430 gebildet'. Das Verfahren der Bildung der zweiten Polyschicht 450 ist ähnlich wie die 18A–18D und wird deshalb hier nicht erörtert.

Claims (23)

  1. Verfahren, um ein Halbleiterbauelement zu bilden, umfassend: das Aufbringen einer dielektrischen Schicht über einem Substrat; das Aufbringen einer ersten Polyschicht über der dielektrischen Schicht; das Bilden einer Vielzahl von Isolierungsregionen in einer Sourceregion oder einer Drainregion des Substrats; das Ätzen der ersten Polyschicht, um eine gemusterte erste Polyschicht über einer Kanalregion des Substrats zu bilden, wobei sich die Kanalregion zwischen der Sourceregion und der Drainregion befindet; das Bilden einer zweiten Polyschicht über der gemusterten ersten Polyschicht, wobei die zweite Polyschicht Fingerelemente aufweist, die sich über die Vielzahl von Isolierungsregionen erstrecken.
  2. Verfahren nach Anspruch 1, wobei das Bilden der Vielzahl von Isolierungsregionen umfasst: das Bilden einer Vielzahl von Gräben in der Sourceregion oder Drainregion des Substrats; und das Aufbringen einer Oxidschicht in jeder der Vielzahl von Gräben, um die Vielzahl von Isolierungsregionen zu bilden.
  3. Verfahren nach Anspruch 2, wobei das Bilden einer Vielzahl von Gräben umfasst: das Aufbringen einer ersten Maske auf der ersten Polyschicht; und das Ätzen von Teilen des durch die erste Maske nicht abgedeckten Substrats, um die Vielzahl von Gräben im Substrat zu bilden.
  4. Verfahren nach Anspruch 2, weiter umfassend: die Vielzahl der Isolierungsregionen zu polieren, sodass die obere Fläche von jeder der Vielzahl von Isolierungsregionen im Wesentlichen mit der oberen Fläche der ersten Polyschicht komplanar ist.
  5. Verfahren nach Anspruch 1, wobei das Ätzen der ersten Polyschicht umfasst: das Bilden einer zweiten Hartmaske über der ersten Polyschicht, wobei die zweite Maske eine erste Öffnung aufweist, welche die Sourceregion exponiert, und eine zweite Öffnung, welche die Drainregion exponiert; das Ätzen von Teilen der ersten Polyschicht in Ausrichtung mit der zweiten Maske, um eine gemusterte erste Polyschicht über dem Gatebereich zu bilden; und das Ätzen von Teilen der Vielzahl von Isolierungsregionen, sodass die obere Fläche von jeder der Vielzahl von Isolierungsregionen im Wesentlichen mit der oberen Fläche der dielektrischen Schicht komplanar ist.
  6. Verfahren nach Anspruch 5, weiter umfassend: das Bilden von LDD-Regionen in den Source- und Drainregionen des Substrats.
  7. Verfahren nach Anspruch 1, wobei das Bilden der zweiten Polyschicht über der gemusterten ersten Polyschicht umfasst: das Aufbringen einer Polyschicht direkt auf der gemusterten ersten Polyschicht; und das Strukturieren der Polyschicht, um die zweite Polyschicht mit Fingerelementen zu bilden, die sich über die Vielzahl von Isolierungsregionen erstrecken.
  8. Verfahren, um ein Halbleiterbauelement zu bilden, umfassend: das Bilden einer isolierenden Region auf einem Substrat, wobei die isolierende Region eine Gateoxidregion und eine Vielzahl von Isolierungsregionen in der Source- oder Drainregion umfasst; das Bilden einer ersten Polyschicht über der Gateoxidregion, wobei die erste Polyschicht eine Vielzahl von Gate-Fingerelementen aufweist, die sich über der Vielzahl von Isolierungsregionen erstrecken; das Aufbringen einer Isolationsschicht über der ersten Polyschicht; das Polieren der Isolationsschicht, sodass die obere Fläche der Isolationsschicht im Wesentlichen zur oberen Fläche der ersten Polyschicht komplanar ist; und das Aufbringen einer zweiten Polyschicht über der ersten Polyschicht.
  9. Verfahren nach Anspruch 8, wobei das Bilden der isolierenden Region das Verwenden thermischer Oxidation umfasst, um die Gateoxid-Region und die Vielzahl von Isolierungsregionen zu entwickeln.
  10. Verfahren nach Anspruch 8, wobei das Bilden der ersten Polyschicht umfasst: das Aufbringen einer Polyschicht auf der isolierenden Region; und das Ätzen der Polyschicht, um die erste Polyschicht einschließlich der Vielzahl von Gate-Fingerelementen zu definieren.
  11. Verfahren nach Anspruch 8, wobei das Bilden der zweiten Polyschicht über der ersten Polyschicht umfasst: das Ätzen der zweiten Polyschicht, sodass die Seitenwände der zweiten Polyschicht zur Spitzenkante der Vielzahl von Isolierungsregionen ausgerichtet sind.
  12. Halbleiterbauelement umfassend: ein Substrat, das eine Kanalregion zwischen einer Sourceregion und einer Drainregion aufweist; eine erste Vielzahl von Isolierungsregionen, die eine Vielzahl von Drainerweiterungsregionen in der Drainregion verschachteln; und eine Gate-Elektrode, die eine erste Region gebildet über der Kanalregion, eine zweite Region gebildet direkt auf der ersten Region und eine erste Vielzahl von Fingerelementen gebildet über der ersten Vielzahl von Isolierungsregionen aufweist, wobei jede Isolierungsregion mindestens ein überlagerndes Fingerelement aufweist.
  13. Halbleiterbauelement gemäß Anspruch 12, wobei die zweite Region einen Mittelabschnitt gebildet direkt auf der oberen Fläche und den Seitenwänden der ersten Region umfasst, und wobei die erste Vielzahl von Fingerelementen sich vom Mittelabschnitt der zweiten Region erstreckt.
  14. Halbleiterbauelement nach Anspruch 13, wobei die Unterseiten der ersten Vielzahl von Fingerelementen im Wesentlichen mit der Unterseite der ersten Region komplanar sind.
  15. Halbleiterbauelement nach Anspruch 13, wobei die oberen Flächen der ersten Vielzahl von Fingerelementen niedriger sind als die obere Fläche des Mittelabschnitts.
  16. Halbleiterbauelement gemäß Anspruch 12, wobei die erste Region einen Mittelabschnitt umfasst, der über der Kanalregion gebildet ist.
  17. Halbleiterbauelement nach Anspruch 16, wobei sich die erste Vielzahl von Fingerelementen vom Mittelabschnitt der ersten Region erstreckt.
  18. Halbleiterbauelement nach Anspruch 16, wobei die erste Vielzahl von Fingerelementen vom Mittelabschnitt der ersten Region getrennt ist.
  19. Halbleiterbauelement nach Anspruch 16, weiter umfassend: eine Isolationsschicht gebildet um den Mittelabschnitt der ersten Region und gebildet zwischen der ersten Vielzahl von Fingerelementen.
  20. Halbleiterbauelement nach Anspruch 17, wobei die zweite Region direkt auf dem Mittelabschnitt der ersten Region und der ersten Vielzahl von Fingerelementen gebildet ist.
  21. Halbleiterbauelement nach Anspruch 12, wobei die erste Vielzahl von Fingerelementen im Wesentlichen eine gleichförmige Breite hat.
  22. Halbleiterbauelement nach Anspruch 12, wobei die erste Vielzahl von Fingerelementen eine kleinere Breite hat als die erste Vielzahl von Isolierungsregionen.
  23. Halbleiterbauelement nach Anspruch 13, wobei die erste Vielzahl von Fingerelementen ein abgeschrägtes Profil mit abnehmender Breite hat.
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