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Gebiet der vorliegenden Erfindung
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Generell betrifft die vorliegende Erfindung die Herstellung moderner integrierter Schaltungen mit Transistoren, die Gatestrukturen auf der Grundlage eines Gatedielektrikumsmaterials mit großem ε und eines Austrittsarbeitsmetalls aufweisen, das in einer späten Fertigungsphase vorgesehen wird.
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Beschreibung des Stands der Technik
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Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASICS (anwendungsspezifischen integrierten Schaltungen) und dergleichen, macht es erforderlich, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Leistungsverhalten der integrierten Schaltungen ganz wesentlich bestimmen. Generell wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der CMOS-Technologie werden Millionen an Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, und einem leicht dotierten oder nicht-dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, wobei das Kanalgebiet benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Erstreckung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Daher beeinflusst die Leitfähigkeit des Kanalgebiets das Leistungsverhalten von MOS-Transistoren ganz wesentlich. Somit ist die Verringerung des Kanalwiderstands ein wesentliches Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
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Gegenwärtig beruhen die meisten integrierten Schaltungen auf Silizium auf Grund dessen nahezu unbegrenzter Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolation unterschiedlicher Gebiete voneinander ermöglicht. Die Silizum/Siliziumdioxidgrenzfläche ist bei höheren Temperaturen stabil und ermöglicht somit das nachfolgende Ausführen von Hochtemperaturprozessen, wie sie beispielsweise für Ausheizprozesse erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
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Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise ein Basismaterial für eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder metallenthaltende Materialien aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Leistungsverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu verbessern. Da das Transistorverhalten durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung zu erreichen, ist ein gewünschtes Maß an kapazitiver Kopplung erforderlich, die durch den Kondensator hervorgerufen wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass die Verringerung der Kanallänge eine höhere kapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu höheren Leckströmen und einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer reduzierten Schwellwertspannung zeigen eine exponentielle Zunahme der Leckströme, während auch gleichzeitig eine höhere kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu erreichen. Beispielsweise wird eine Kanallänge von ungefähr 0,08 μm ein Gateelektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. In diesem Falle können die relativ hohen Leckströme, die durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxid-Gateisolationsschicht hervorgerufen werden, Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm erreichen, nicht mehr mit den thermischen Entwurfsleitungserfordernissen für Schaltungen mit hohem Leistungsvermögen kompatibel sind.
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Daher wird das Ersetzen von Dielektrika, die auf Siliziumdioxid als ein Material für Gateisolationsschichten basieren, in Betracht gezogen, insbesondere für extrem dünne siliziumdioxidbasierte Gateschichten. Mögliche alternative Materialien sind solche, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationsschicht eine kapazitive Kopplung ergibt, die ansonsten durch eine extrem dünne Siliziumdioxidschicht erreich würde.
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Des weiteren kann das Transistorleistungsverhalten verbessert werden, indem ein geeignetes leitendes Material für die Gateelektrode vorgesehen wird, so dass das für gewöhnlich verwendete Polysiliziummaterial ersetzt wird, da Polysilizium eine Ladungsträgerverarmung in der Nähe der Grenzfläche zum Gatedielektrikum zeigt, wodurch die wirksame Kapazität zwischen dem Kanalgebiet und der Gateelektrode verringert wird. Es wurde daher ein Gatestapel vorgeschlagen, in welchem ein dielektrisches Material mit großem ε für eine höhere Kapazität sorgt, während zusätzlich Leckströme auf einem akzeptablen Niveau gehalten werden. Andererseits wird das nicht-Polysiliziummaterial, etwa in Form von Titannitrid, und dergleichen, in Verbindung mit anderen Metallen so hergestellt, dass es direkt mit dem dielektrischen Material mit großem ε in Verbindung steht, wodurch im Wesentlichen die Anwesenheit einer Verarmungszone vermieden wird. Da die Schwellwertspannung der Transistoren, die Spannung darstellt, bei der sich ein leitender Kanal in dem Kanalgebiet ausbildet, wesentlich durch die Austrittsarbeit des metallenthaltenden Gatematerials festgelegt ist, ist eine geeignete Einstellung der wirksamen Austrittsarbeit in Bezug auf die Leitfähigkeitsart des betrachteten Transistors sicherzustellen.
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Das Bereitstellen unterschiedlicher Metallsorten zum Einstellen der Austrittsarbeit der Gateelektrodenstrukturen für p-Kanaltransistoren bzw. n-Kanaltranistoren in einer frühen Fertigungsphase ist jedoch mit einer Reihe von Schwierigkeiten verknüpft, die aus der Tatsache ergeben, dass ein komplexe Strukturierungssequenz während der Herstellung komplexer Metallgatestapel mit großem ε erforderlich ist, was zu einer ausgeprägten Variabilität der resultierenden Austrittsarbeit und somit der resultierenden Schwellwertspannung der fertiggestellten Transistorstrukturen führen kann. Während einer entsprechenden Fertigungssequenz tritt beispielsweise das Material mit großem ε der Einwirkung von Sauerstoff ausgesetzt, was zu einer Zunahme der Schichtdicke und somit zu einer Verringerung der kapazitiven Kopplung führen kann. Ferner wird auch ggf. eine Verschiebung der Austrittsarbeit beobachtet, wenn geeignete Austrittsarbeitsmetalle in einer frühen Fertigungsphase hergestellt werden, wobei man annimmt, dass diese durch die relativ hohe Sauerstoffaffinität der Metallsorten hervorgerufen wird, insbesondere während der Hochtemperaturprozesse zur Fertigstellung der Transistorstrukturen, beispielsweise zur Erzeugung der Drain- und Sourcegebiete und dergleichen, erforderlich sind.
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Aus diesem Grunde wird in anderen Vorgehensweisen der anfängliche Gateelektrodenstapel mit einem hohen Grade an Kompatibilität zu konventionellen polysiliziumbasierten Prozessstrategien bereitgestellt, und das eigentliche Metall und die endgültige Einstellung der Austrittsarbeit der Transistoren wird in einer sehr fortgeschrittenen Fertigungsphase bewerkstelligt, d. h. nach der Fertigstellung der grundlegenden Transistorstruktur. in einem entsprechenden Austauschverfahren wird ein standardmäßiges Polysiliziummaterial oder amorphes Siliziummaterial auf der Grundlage gut etablierter moderner Lithographie- und Ätztechniken strukturiert. Nach der Strukturierung der Gateelektrodenstruktur werden konventionelle und gut etablierte Prozesstechniken für die Herstellung von Drain- und Sourcegebieten mit dem gewünschten komplexen Dotierstoffprofil typischerweise ausgeführt. Nach jeglichen Hochtemperaturprozessen wird die weitere Bearbeitung fortgesetzt, indem etwa ein Metallsilizid bei Bedarf hergestellt wird, woran sich das Abscheiden eines dielektrischen Schichtmaterials, etwa von Siliziumnitrid in Verbindung mit Siliziumdioxid und dergleichen, anschließt. In dieser Fertigungsphase wird eine obere Fläche der Gateelektrodenstruktur, die in dem dielektrischen Zwischenschichtmaterial eingebettet ist, freigelegt, beispielsweise durch Ätztechniken, CMP (chemisch-mechanisches Polieren) und dergleichen. Daraufhin wird das Polysiliziummaterial in den Gateelektrodenstrukturen entfernt und es wird ein geeignetes Maskierungsschema angewendet, um ein dielektrisches Material mit großem ε einzufüllen, wenn dieses nicht bereits in einer frühen Phase hergestellt wurde, woraufhin dann selektiv ein geeignetes Austrittsarbeitsmetall und ein Elektrodenmetall aufgebracht wird.
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Obwohl diese Vorgehensweise generell Vorteile im Hinblick auf das Verringern von prozessabhängigen Ungleichmäßigkeiten der Schwellwertspannung der Transistoren mit sich bringt, da empfindliche Materialien, etwa Austrittsarbeitsmetallsorten und dergleichen, in einer sehr späten Fertigungsphase vorgesehen werden, d. h. nach jeglichen Hochtemperaturprozessen, ist jedoch der Prozess für das Entfernen des Platzhaltermaterials, etwa des Polysiliziummaterials mit Unregelmäßigkeiten verknüpft, die eine merkliche Fluktuation in planaren Transistoren und nicht-planaren Transistoren, etwa in FinFET's und dergleichen, ergeben, wie dies nachfolgend detaillierter mit Bezug zu den 1a bis 1g und 2a bis 2i erläutert ist.
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1a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 100, in welchen planare Transistoren 150a, 150b eine gemeinsame Gateelektrodenstruktur 160b besitzen. Wie gezeigt, sind die Transistoren 150a, 150b in und über entsprechend aktiven Gebieten 102 bzw. 102b ausgebildet, die durch ein Isolationsgebiet 102c getrennt und lateral begrenzt sind, das in dem vorliegenden Beispiel in Form einer flachen Grabenisolation bereitgestellt ist. Es sollte beachtet werden, dass das Halbleiterbauelement 100 ein modernes Halbleiterbauelement repräsentieren kann, in welchem die Gatelektrodenstruktur 160 auf der Grundlage eines Austauschgateverfahrens bereitgestellt wird, wie dies auch zuvor beschrieben ist.
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1b zeigt schematisch eine Querschnittsansicht entlang der Linie W aus 1a, so dass die Ansicht eine Querschnittsansicht der Breitenrichtung des Bauelements 100 darstellt. D. h., die Halbleitergebiete der aktiven Gebiete 102a, 102b sind in einer Querschnittsansicht gezeigt, in der die horizontale Richtung aus 1b einer Breitenrichtung entspricht, während einer Richtung senkrecht zur Zeichenebene der 1b die Transistorlängsrichtung darstellt. In der gezeigten Fertigungsphase umfasst das Halbleiterbauelement 100 ein Substrat 101, etwa ein Siliziumsubstrat, möglicherweise in Verbindung mit einer vergrabenen isolierenden Schicht (nicht gezeigt), wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration angewendet wird. Das weiteren sind die aktiven Gebiete 102a, 102b durch das Isolationsgebiet 102c getrennt und auch lateral eingegrenzt. Es sollte beachtet werden, dass das Isolationsgebiet 102c und die Halbleitergebiete 102a, 102b als Teil einer Halbleiterschicht 102, etwa einer Siliziumschicht, betrachtet werden, die ein zusammenhängendes Halbleitermaterial in einer abhängigen Fertigungsphase darstellt, der darauffolgend die Isolationsstruktur 102c so hergestellt wird, dass die laterale Größe, die Form und die Lage der aktiven Gebiete 102a, 102b sodann festgelegt wird. Ferner ist ein Gatedielektrikumsmaterial 161, etwa ein siliziumdioxidbasiertes Material, zumindest über den aktiven Gebieten 102a, 102b ausgebildet und, abhängig von dem Prozess zur Herstellung des Materials 161, auch über dem Isolationsgebiet 102c (nicht gezeigt) vorgesehen. Ferner ist eine Polysiliziumschicht 102 über der Halbleiterschicht 102 ausgebildet, die die Halbleitergebiete 102a, 102b und das Isolationsgebiet 102c enthält.
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Typischerweise wird das in 1b gezeigte Halbleiterbauelement 100 auf der Grundlage der folgenden Prozesse hergestellt. Die Halbleiterschicht 102 wird komplexen Lithographie-Ätz-, Abscheide-, Ausheiz- und Einebnungstechniken und dergleichen unterzogen, um das Isolationsgebiet 102c zu erzeugen. Während der komplexen Prozesssequenz wird typischerweise eine mehr oder minder ausgeprägte Differenz in den entsprechenden Höhenniveaus zwischen den aktiven Gebieten 102a, 102b und dem Isolationsgebiet 102c, wie dies durch 102h angegeben ist, hervorgerufen, wodurch das weitere Bearbeiten im Hinblick auf das Ausführen eines Austauschgateverfahrens deutlich beeinflusst wird, wie dies nachfolgend detaillierter erläutert ist. Nach dem Entfernen von jeglichen Opfermaterialschichten (nicht gezeigt), was zum Erzeugen der ausgeprägten Oberflächentopographie führt, wie sie in 1b gezeigt ist, wird die Gatedielektrikumsschicht hergestellt, beispielsweise durch Oxidation und dergleichen. Als nächstes wird das Polysiliziummaterial 162 abgeschieden, beispielsweise unter Anwendung gut etablierter CVD (chemische Dampfabscheide-) Verfahren bei geringem Druck. Folglich besitzt die Oberfläche der Schicht 162 eine Topographie, die durch die Topographie bestimmt ist, die durch die aktiven Gebiete 102a, 102b und das Isolationsgebiet 102c hervorgerufen wird. Zu beachten ist, dass insbesondere für die dicht liegenden aktiven Gebiete 102a, 102b die ausgeprägte Stufe 102h zu merklichen Unregelmäßigkeiten für eine Gateelektrodenstruktur führen kann, die so herzustellen ist, dass sie sich über die aktiven Gebiete 102a, 102b und über das Isolationsgebiet 102c hinweg erstreckt.
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1c zeigt schematisch das Bauelement 100 mit einer weiteren Materialschicht 163, die über der Polysiliziumschicht 162 ausgebildet ist. Die Schicht 163 repräsentiert eine Schicht oder ein Schichtsystem, das als ein effizientes Hartmaskenmaterial während des komplexen Strukturierungsprozesses verwendet werden kann, um eine Gateelektrodenstruktur aus der Schicht 162 zu erzeugen. beispielsweise ist die Schicht 163 aus Siliziumnitrid aufgebaut, möglicherweise in Verbindung mit geeigneten Ätzstoppschichten (nicht gezeigt), die in Form von Siliziumdioxid und dergleichen vorgesehen sein können. Als nächstes wird eine komplexe Strukturierungsstrategie angewendet, in der beispielsweise in einer ersten Prozesssequenz die Schicht oder Schichten 163 in eine geeignete Hartmaske strukturiert werden, die dann verwendet wird, um durch die Polysiliziumschicht 162 zu ätzen, um die gewünschten lateralen Abmessungen der Gateelektrodenstruktur 160 zu erhalten, wie sie in der Draufsicht in 1a gezeigt ist. Auf Grund der anfänglich ausgeprägten Oberflächentopographie ist folglich die stufenartige Topographie zwischen den aktiven Gebieten 102a, 102b weiterhin in der Gateelektrodensturktur vorhanden, die aus den Schichten 163 und 162 erzeugt wird.
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Daraufhin wird die Bearbeitung fortgesetzt, indem Prozesstechniken angewendet werden, wie sie zum Fertigstellen der Transistoren 150a, 150b (siehe 1a) erforderlich sind, beispielsweise werden in Implantationstechniken in Verbindung mit geeigneten Maskierungsschemata eingesetzt, wobei auch eine Abstandshalterstruktur (nicht gezeigt) vorgesehen werden kann, um in geeigneter Weise das laterale und vertikale Dotierstoffprofil in aktiven Gebieten 102a, 102b einzustellen. Nach jeglichen Hochtemperaturprozessen wird die weitere Bearbeitung fortgesetzt, indem ein dielektrisches Zwischenschichtmaterial vorgesehen wird.
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1d zeigt schematisch das Bauelement 100 in dieser Fertigungsphase. Wie gezeigt, sind somit geeignete dielektrische Materialien 121, 122, beispielsweise in Form von Siliziumnitrid und Siliziumdioxid, auf und lateral benachbart zu der Gateelektrodenstruktur 160 ausgebildet, die immer noch die dielektrische Hartmaske oder Deckschicht 163 in Verbindung mit dem Polysiliziummaterial 162 enthält. Die Schichten 121, 122 werden auf der Grundlage gut etablierter Abscheidetechniken aufgebracht, etwa durch plasmaunterstützte CVD, CVD mit hochdichtem Plasma, subatmosphärische CVD und dergleichen. In dieser Fertigungsphase wird ein komplexer Abtragungsprozess auf der Grundlage von CMP (chemisch-mechanisches Polieren) angewendet, um das Polysiliziummaterial 162 der Gateelektrodenstruktur 160 freizulegen, so dass diese Material durch geeignete Elektrodenmaterialien, etwa Aluminium und dergleichen ersetzt werden kann. Während dieses Abtragungsprozesses müssen folglich mehrere unterschiedliche Materialien poliert werden, wobei während einer abschließenden Phase des Abtragungsprozesses Materialien der Schichten 121 und das Material der Deckschicht 163 abzutragen sind.
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1e zeigt schematisch das Bauelement 100 nach einem entsprechenden Abtragungsprozess, wodurch eine ebene Oberfläche 162s geschaffen wird, die der Oberfläche der Gateelektrodenstruktur 160 und der Oberfläche des dielektrischen Zwischenschichtmaterials (nicht gezeigt) entspricht, das lateral benachbart zu der Gateelektrodenstruktur 160 vorgesehen ist. Wie gezeigt, sind auf Grund der ausgeprägten Oberflächentopographie zwischen den aktiven Gebieten 102a, 102b Reste 163r zumindest der Deckschicht 163 (siehe 1d) unter Umständen weiterhin vorhanden. Es zeigt sich, dass derartige Reste 163r vorhanden sein können, nachdem eine gewisse Nachpolierzeit angewendet wird, wobei ein weiteres Vergrößern der Nachpolierzeit deutlich die Gesamthöhe der Elektrodenstruktur 160 verringern würde, was wiederum nicht verträglich ist mit der weiteren Bearbeitung des Bauelements 100.
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1f zeigt schematisch das Bauelement 100 während eines selektiven Ätzprozesses 104, der typischerweise auf der Grundlage einer sehr selektiven nasschemischen Ätzchemie ausgeführt wird, um das Polysiliziummaterial 162 selektiv in Bezug auf Siliziumdioxid, Siliziumnitrid und dergleichen zu entfernen, wobei diese Materialien typischerweise benachbart zu der Gateelektrodenstruktur 160 vorhanden sind. Während des Ätzprozesses 104 kann folglich die Anwesenheit der Materialreste 163r zu einem unvollständigen Entfernen des Polysiliziummaterials 162 über dem Isolationsgebiet 102c führen, wie dies durch 162r angegeben ist. Während der weiteren Bearbeitung, d. h. bei der Abscheidung zumindest geeigneter Elektrodenmaterialien, kann somit der verbleibende Bereich 162r zu deutlich unterschiedlichen elektronischen Eigenschaften der Gateelektrodenstruktur 160 beitragen.
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1g zeigt schematisch das Bauelement 100 in einer Fertigungsphase, in der zumindest ein gut leitendes Elektrodenmetall 165, etwa Aluminium, in die Gateöffnungen eingefüllt ist, die durch Entfernen des Polysiliziummaterials 162 (siehe 1e) erzeugt wurden. Dazu werden gut etablierte Metallabscheidetechniken angewendet. Wie jedoch in 1g gezeigt ist, können die Reste 162r in Verbindung mit den Resten 163r hochohmige Elektrodenbereiche in der Gateelektrodenstruktur 160 darstellen, wodurch das gesamte elektrische Leistungsverhalten der Gateelektrodenstruktur 160 wesentlich verändert wird. Folglich kann das hochohmige Verhalten der Gateelektrodenstruktur 160 das gesamte Bauteilverhalten deutlich beeinflussen, was sogar zu einem Gesamtausfall des Halbleiterbauelements 100 führen kann.
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2a zeigt schematisch eine Draufsicht eines Halbleiterbauelements 200, das Teil des Bauelements 100 sein kann oder das als separates Halbleiterbauelement vorgesehen ist. Wie gezeigt, ist ein Transistor 250 in Form eines nicht-planaren Transistorbauelements, das auch als FinFET bezeichnet wird, in einer Halbeiterschicht 202 ausgebildet und umfasst Drain- und Sourcegebiete 202d, 202s, die mit entsprechenden Halbleiterstegen 210 in Verbindung stehen, die somit geeignete Kanalgebiete darstellen, die lateral von einer Gateelektrodenstruktur 260 eingeschlossen und auch von dieser abgedeckt sind. Ferner ist der Transistor 250 in geeigneter Weise durch ein Isolationsgebiet 202c begrenzt.
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2b zeigt schematisch eine Querschnittsansicht entsprechend dem Schnitt W aus 2a in einer frühen Fertigungsphase. Auch in diesem Falle repräsentiert der Schnitt aus 2b eine Schnittansicht entlang der „Breitenrichtung”, d. h. in 2b der horizontalen Richtung, während eine Stromflussrichtung oder Transistorlängsrichtung senkrecht zur Zeichenebene der 2b orientiert ist. Wie gezeigt, umfasst das Bauelement 200 die mehreren Halbleiterstege 210, die eine kammartige Struktur der Halbeiterschicht 202 darstellen, die wiederum lateral durch das Isolationsgebiet 202c begrenzt ist. Ferner sind auch Isolationsgebiete 205 zwischen den Halbleiterstegen 210 ausgebildet, um die wirksame elektrische Höhe der Stege 210 zu begrenzen. Beispielsweise werden die Isolationsgebiete 205 in Form eines Siliziumdioxidmaterials bereitgestellt. Beispielsweise kann das in 2b gezeigte Bauelement 200 hergestellt werden, indem die Stege 210 vor oder nach der Herstellung des Isolationsgebiets 202c strukturiert werden, indem komplexe und aufwendige Ätztechniken angewendet werden. Daraufhin wird das Isolationsgebiet 205 hergestellt, beispielsweise durch Einfüllen eines Oxidmaterials und durch Ätzen des Oxidmaterials bis hinab zu einer gewünschten Höhe.
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2c zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Gatedielektrikumsmaterial 261, etwa ein Siliziumdioxidmaterial, auf Oberflächenbereichen der Halbleiterstege 210, beispielsweise durch Oxidation, Abscheidung und dergleichen ausgebildet. Ferner ist ein Polysiliziummaterial 262 als ein Platzhaltermaterial über und zwischen den Halbleiterstegen 210 ausgebildet. Ferner ist eine dielektrische Deckschicht 263, beispielsweise in Form von Siliziumnitrid, und dergleichen, vorgesehen. Daraufhin werden geeignete Lithographietechniken so angewendet, dass eine Ätzmaske erzeugt wird, beispielsweise aus der Schicht 263, und das Polysiliziummaterial 262 wird strukturiert, um die gewünschte laterale Größe zu erhalten, wie dies beispielsweise in der Draufsicht der 2a gezeigt ist. Es sollte beachtet werden, dass die durch die Halbeiterstege 210 hervorgerufene ausgeprägte Oberflächentopographie zu einer ausgeprägten Oberflächentopographie in den Schichten 262, 263 führen kann, wodurch diese Oberflächentopographie nach dem Strukturieren der Materialien 263 und 262 beibehalten wird.
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Daraufhin werden weitere Prozesstechniken angewendet, beispielsweise zum Einbau von Dotierstoffsorten, zur Herstellung einer Abstandhalterstruktur (nicht gezeigt), zum Ausführen von Ausheizprozessen und dergleichen, um die grundlegende Transistorstruktur fertig zu stellen. Als nächstes wird ein dielektrisches Zwischenschichtmaterial über und benachbart zu der Gateelektrodenstruktur 260 hergestellt, beispielsweise in Form der Materialien 221 und 222, etwa als Siliziumnitridmaterial und Siliziumdioxidmaterial. Daraufhin wird ein Einebnungsprozess ausgeführt, um letztlich das Polysiliziummaterial 262 freizulegen, das dann zumindest durch ein leitendes Elektrodenmaterial ersetzt wird, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist, wenn Bezug genommen wurde auf eine planare Transistorkonfiguration.
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2d zeigt schematisch das Bauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird eine im Wesentlichen ebene Oberfläche 262s in der Gateelektrodenstruktur 260 und auch in den benachbarten dielektrischen Zwischenschichtmaterialien (nicht gezeigt) geschaffen, wobei jedoch auf Grund der zuvor hervorgerufenen Oberflächentopographie Reste 263r weiterhin in der Gateelektrodenstruktur 260 vorhanden sein können, die auch zu ausgeprägten Unregelmäßigkeiten während der weiteren Bearbeitung führen können.
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2e zeigt schematisch das Bauelement 200 nach dem Ende des Austauschgateverfahrens, in welchem ein gut leitendes Elektrodenmetall 265 in der Gateelektrodenstruktur 260 vorgesehen ist, was bewerkstelligt werden kann auf der Grundlage der gleichen Prozessstrategien, wie sie auch zuvor mit Bezug zu dem Bauelement 100 unter Verweis auf die planare Transistorkonfiguration bewerkstelligt werden kann. D. h., beim Entfernen des Polysiliziummaterials auf der Grundlage sehr selektiver Ätzrezepte können die Reste 263r zu einem unvollständigen Entfernen des Polysiliziummaterials führen, wie dies durch die Reste 262 angegeben ist. Nach dem Einfüllen des gut leitenden Materials 265 und nach dem Entfernen jeglichen überschüssigen Materials davon können somit die Reste 262r, 263r das gesamte elektrische Leistungsverhalten der Gateelektrodenstruktur 260 wesentlich beeinflussen.
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Da eine entsprechende Beeinträchtigung des elektrischen Leistungsverhaltens komplexer Metallgateelektrodenstrukturen mit großem ε viele Vorteile aufhebt, die durch die verbesserte Gatekonfiguration erreicht werden soll, insbesondere wenn stark skalierte Halbleiterbauelemente betrachtet werden, kann die konventionelle Prozessstrategien zu beträchtlichen Ausbeuteverlusten führen, wenn komplexe Halbleiterbauelemente auf der Grundlage planarer und/oder nicht-planarer Transistorkonfigurationen unter Anwendung eines Austauschgateverfahren hergestellt werden.
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Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Erfindung Fertigungstechniken zur Herstellung komplexer Metallgateelektrodenstrukturen mit großem ε auf der Grundlage eines Austauschgateverfahrens, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
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Überblick über die Erfindung
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Die vorliegende Erfindung betrifft allgemein Fertigungstechniken, in denen komplexe Metallgateelektrodenstrukturen mit großem ε auf Grundlage eines Austauschgateverfahrens hergestellt werden, wobei eine bessere Prozesseffizienz erreicht wird, indem eine Oberflächentopographie vor dem eigentlichen Strukturieren komplexer Platzhalterelektrodenstrukturen, etwa von Platzhalterelektrodenstrukturen für planare Transistoren oder Platzhalterelektrodenstrukturen für nicht-planare Transistorarchitekturen, die im Weiteren auch als FinFET-Bauelemente bezeichnet werden, verringert wird. Dazu wird ein effizienter Einebnungsprozess während und/oder nach dem Abscheiden des Platzhaltermaterials, etwa eines Polysiliziummaterials, ausgeführt, so dass eine nachfolgende Abscheidung weiterer Materialien auf der Grundlage einer deutlich besseren Oberflächentopographie bewerkstelligt wird. Somit kann in einer sehr fortgeschrittenen Fertigungsphase das Entfernen von jeglichen dielektrischen Materialien und somit das Freilegen der oberen Fläche des Platzhaltermaterials mit höherer Effizienz bewerkstelligt werden, wodurch die Wahrscheinlichkeit vermieden oder zumindest deutlich verringert wird, so dass Materialreste geschaffen werden, die wiederum die weitere Bearbeitung negativ beeinflussen könnten, wie dies in der konventionellen Prozessstrategie der Fall ist.
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Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer Schicht eines Platzhaltermaterials über einer Halbleiterschicht eines Halbleiterbauelements, wobei die Halbleiterschicht ein erstes Halbleitergebiet und ein zweites Halbleitergebiet aufweist, die lateral durch ein Isolationsgebiet getrennt sind. Das Verfahren umfasst ferner das Ausführen eines Einebnungsprozesses derart, dass eine eingeebnete Oberfläche auf einer Schicht eines Platzhalterhaltermaterials erzeugt wird. Des weiteren umfasst das Verfahren das Bilden einer Platzhalterelektrodenstruktur aus zumindest der Schicht aus Platzhaltermaterial, wobei die Platzhalterelektrodenstruktur über dem ersten und dem zweiten Halbleitergebiet und dem Isolationsgebiet ausgebildet wird. Das Verfahren umfasst ferner das Ersetzen des Platzhaltermaterials der Platzhalterelektrodenstruktur durch zumindest ein leitendes Elektrodenmaterial, so dass eine Gateelektrodenstrukur erzeugt wird.
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Ein noch weiteres anschauliches hierin offenbartes Verfahren betrifft die Herstellung von Gateelektrodenstrukturen. Das Verfahren umfasst das Bilden eines Platzhaltermaterials über einem ersten Halbleitergebiet, einem zweiten Halbleitergebiet und einem Isolationsgebiet, das das erste und das zweite Halbleitergebiet lateral begrenzt. Das Verfahren umfasst ferner das Einebnen des Platzhaltermaterials derart, dass eine im Wesentlichen ebene Oberfläche des Platzhaltermaterials über dem ersten Halbleitgergebiet und dem zweiten Halbleitergebiet und über dem Isolationsgebiet erzeugt wird. Des weiteren umfasst das Verfahren das Strukturieren des Platzhaltermaterials, das die im Wesentlichen eingeebnete Oberfläche besitzt, so dass eine Platzhalterelektrodenstruktur geschaffen wird. Ferner wird ein dielektrisches Zwischenschichtmaterial über dem Platzhaltermaterial hergestellt und es wird ein Materialabtragungsprozess so ausgeführt, dass eine obere Fläche des Platzhaltermaterials freigelegt wird. Des weiteren umfasst das Verfahren das Ersetzen des Platzhaltermaterials durch zumindest ein Elektrodenmaterial.
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Ein noch weiteres hierin offenbartes Verfahren umfasst das Bilden mehrerer Halbleiterstege derart, dass diese durch Isolationsgebiete lateral getrennt sind, wobei die mehreren Halbleiterstege sich zu einer ersten Höhe erstreckt und wobei die Isolationsgebiete sich zu einer zweiten Höhe erstrecken, die kleiner ist als die erste Höhe. Das Verfahren umfasst ferner das Bilden eines Platzhaltermaterials über den mehreren Halbleiterstegen und den Isolationsgebieten. Des weiteren umfasst das Verfahren das Einebnen des Platzhaltermaterials und das Strukturieren des eingeebneten Platzhaltermaterials derart, dass eine Platzhalterelektrodenstruktur erzeugt wird. Ferner wird ein dielektrisches Zwischenschichtmaterial über der Platzhalterelektrodenstruktur hergestellt und eine obere Fläche des Platzhaltermaterials wird freigelegt. Des weiteren wird das Platzhaltermaterial zumindest durch ein Elektrodenmaterial ersetzt.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a schematisch eine Draufsicht eines Halbleiterbauelements mit einer planaren Transistorarchitektur zeigt, die eine Gateelektrodenstruktur auf der Grundlage eines Austauschgateverfahrens gemäß konventioneller Strategien erhält;
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1b bis 1g schematisch Querschnittsansichten entlang der Transistorbreitenrichtung während diverser Fertigungsphasen zeigen, wenn eine Austauschgateelektrodenstruktur gemäß konventioneller Techniken hergestellt wird;
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2a schematische eine Draufsicht eines FinFET-Bauelements zeigt, das eine Austauschgateelektrodenstruktur gemäß konventioneller Strategien erhält;
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2b bis 2e schematisch Querschnittsansichten entlang einer Transistorbreitenrichtung gemäß diverser Fertigungsphasen zeigen, wenn ein Austauschgateverfahren gemäß konventioneller Strategien angewendet wird;
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3a bis 3c schematisch Querschnittsansichten entlang einer Breitenrichtung während diverser Fertigungsphasen zeigen, wenn komplexe Metallgateelektrodenstrukturen mit großem ε mit verbesserter Oberflächentopographie gemäß anschaulicher Ausführungsformen hergestellt werden;
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3d schematisch eine Querschnittsansicht entlang der Transistorlängsrichtung nach dem Strukturieren einer komplexen Platzhaltergateelektrodenstruktur gemäß anschaulicher Ausführungsformen zeigt;
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3e und 3f schematisch Querschnittsansichten des Halbleiterbauelements in weiter fortgeschrittenen Fertigungsphasen gemäß anschaulicher Ausführungsformen zeigen;
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3g und 3h schematisch Querschnittsansichten entlang der Transistorlängsrichtung und diverser Fertigungsphasen zeigen, wenn ein Platzhaltermaterial durch zumindest ein leitendes Elektrodenmaterial gemäß anschaulicher Ausführungsformen ersetzt wird;
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3i schematisch eine Austauschgateelektrodenstruktur in einer Querschnittsansicht entlang der Transistorbreitenrichtung gemäß anschaulicher Ausführungsformen zeigt; und
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4a bis 4c schematisch Querschnittsansichten entlang einer Transistorbreitenrichtung eines FinFET's während diverser Fertigungsphasen zeigen, wenn komplexe Metallgateelektrodenstrukturen mit großem ε gemäß noch weiterer anschaulicher Ausführungsformen hergestellt werden.
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Detaillierte Beschreibung
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Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen beispielhaft die diversen Aspekte der vorliegenden Erfindungen dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
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Die vorliegende Erfindung betrifft generell Fertigungstechniken, in denen komplexe Metallgateelektrodenstrukturen mit großem ε auf der Grundlage eines Austauschgateverfahrens für planare Transistoren und/oder planare Transistorarchitekturen, etwa für FinFET-Tranistoren hergestellt werden, wobei eine verbesserte Prozessgleichmäßigkeit erreicht wird, indem ein Platzhaltermaterial in einer frühen Fertigungsphase eingeebnet wird, d. h. vor dem eigentlichen Strukturieren der Platzhaltergateelektrodenstrukturen. Zu diesem Zweck werden geeignete Einebnungstechniken nach dem Abscheiden eines Teils des Platzhalterelektrodenmaterials ausgeführt. Beispielsweise durch zuverlässiges Auffüllen von jeglichen Einsenkungen, die durch eine ausgeprägte Oberflächentopographie hervorgerufen werden, beispielsweise zwischen dicht liegenden aktiven Gebieten planarer Tansistorkonfigurationen auf Grund der Ausbildung einer flachen Grabenisolation, oder die zwischen Halbleiterstegen von nicht-planaren Transistorkonfigurationen vorhanden sind, die durch Isolationsgebiete getrennt sind, die sich zu einer gewissen Höhe zum Einstellen der elektrischen wirksamen Höhe der Halbleiterstege erstrecken, kann die resultierende Oberflächentopographie beispielsweise durch CMP, Ätztechniken oder durch eine Kombination davon eingeebnet werden, so dass eine im Wesentlichen ebene Oberflächentopographie geschaffen wird, wobei bei Bedarf weitere Abscheidung fortgesetzt werden kann, um eine endgültige Dicke des Platzhaltermaterials zu erhalten. In anderen Fallen wird das Platzhaltermaterial mit einer ausreichenden Dicke abgeschieden, die dann zu der gewünschten Solldicke nach dem Ausüben des Einebnungsprozesses führt, so dass die gewünschte Solldicke mit einer im Wesentlichen ebenen Oberflächentopographie bereitgestellt wird.
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In dieser Hinsicht ist eine „im Wesentlichen” eingeebnete Oberflächentopographie des Platzhaltermaterials so zu verstehen, dass jegliche Unterschiede im Höhenniveau der resultierenden Oberfläche des Platzhaltermaterials vor der weiteren Bearbeitung kleiner als 50% der anfänglichen Stufenhöhe sind, während in einigen anschaulichen Ausführungsformen die Einebnung zu einer Verringerung der Höhenstufe führt, die lediglich 40% oder weniger der anfänglichen Stufenhöhe ist, während in anderen anschaulichen Ausführungsformen sogar eine Verringerung der Stufenhöhe auf 30% oder weniger erreicht wird. Wenn beispielsweise eine Differenz der Höhenniveaus zwischen einem Isolationsgebiet, das in einem Raumbereich zwischen Halbleiterstegen eines nicht-planaren Transistors ausgebildet ist, und der oberen Oberfläche der Halbleiterstege 30 nm beträgt, kann die Stufe in der Höhe nach dem Abscheiden des Platzhaltermaterials und nach dessen Einebnung, d. h. die resultierende Stufe in der Höhe, die an der gleichen lateralen Position gemessen wird, 15 nm oder weniger betragen, wobei in besonders bevorzugten Ausführungsformen diese Höhendifferenz 9 nm und weniger beträgt.
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Es sollte beachtet werden, dass die hierin offenbarten Prinzipien vorteilhaft auf planare Transistorkonfigurationen und nicht-planare Transistorkonfigurationen angewendet werden können, in denen komplexe Metallgateelektrodensturkturen mit großem ε auf der Grundlage eines Austauschgateverfahrens herzustellen sind. In diesem Verfahren wird zumindest das gut leitende Elektrodenmetall, etwa Aluminium, vorgesehen, indem ein Platzhaltermaterial, beispielsweise in Form von Polysiliziummaterial und dergleichen, ersetzt wird. In anderen anschaulichen Ausführungsformen schließt das Ersetzen des Platzhaltermaterials auch den Einbau geeigneter Austrittsarbeitsmetallsorten und/oder den Einbau eines dielektrischen Materials mit großem ε mit ein, die in anderen anschaulichen Ausführungsformen aber auch in einer früheren Fertigungsphase bereitgestellt werden können. Es sollte beachtet werden, dass die hierin offenbarten Prinzipien auch auf andere Halbleiterbauelemente anwendbar sind, in denen planare Transistoren und nicht-planare Transistoren gemeinsam vorgesehen werden, wobei dies von den gesamten Bauteilerfordernissen abhängt.
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Mit Bezug zu den 3a und 3i und 4a bis 4c werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
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3 zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 in einer frühen Fertigungsphase. Der Querschnitt aus 3a entspricht einem Querschnitt, wie dies auch in 1a gezeigt ist, und es entspricht eine horizontale Richtung in 3a generell einer Transistorbreitenrichtung von Transistoren, die in und über aktiven oder Halbleitergebieten 302a, 302b herzustellen sind, die wiederum auf einer Halbleiterschicht 302 ausgebildet sind. Ferner ist ein Isolationsgebiet 302, das ein flaches Grabenisolationsgebiet sein kann, vorgesehen und begrenzt lateral die Halbleitergebiete 302a, 302b und trennt diese auch entsprechend. Mit Bezug zu diesen Komponenten gelten auch die gleichen Kriterien, wie sie auch zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Folglich ist ein gewisser Unterschied im Höhenniveau zwischen den Halbleitergebieten 302a, 302b einerseits und dem Isolationsgebiet 302c andererseits auf Grund der vorhergehenden Fertigungssequenz zur Herstellung der Isolationsgebiete 302c vorhanden. Ferner ist in der gezeigten Ausführungsform ein Gatedielektrikumsmaterial 261 zumindest über freiliegenden Oberflächenbereichen der Halbleitergebiete 302a, 302b ausgebildet und in Form eines siliziumoxidbasierten Materials möglicherweise in Verbindung mit einem dielektrischen Material mit großem ε vorgesehen, während in anderen Fällen ein dielektrisches Material mit großem ε in einer späteren Fertigungsphase bereitgestellt wird, beispielsweise durch Ersetzen der Schicht 461 oder durch Ersetzen eines Teils davon. Ferner ist ein Platzhaltermaterial 362, etwa ein Polysiliziummaterial, ein Silizium/Germanium-Material, ein amorphes Siliziummaterial oder ein anderes geeignetes Material, das geeignete Strukturierungsstrategien ermöglicht, die in einer späteren Fertigungsphase anzuwenden sind, über der Halbleiterschicht 202 ausgebildet.
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Das Halbleiterbauelement 300 kann auf der Grundlage ähnlicher Prozesstechniken hergestellt werden, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 beschrieben sind. Wie zuvor erläutert ist, wird in einigen anschaulichen Ausführungsformen das Material 362 bis zu einer ersten Höhe bereitgestellt und wird nachfolgend eingeebnet und daraufhin geht die weitere Bearbeitung weiter, indem weiteres Material abgeschieden wird, um eine gewünschte Höhe zu erreichen.
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3b zeigt schematisch das Bauelement 300 während eines Einebnungsprozesses 306, der in einigen anschaulichen Ausführungsformen einen CMP-Prozess umfasst, der auf der Grundlage gut etablierter Rezepte ausgeführt wird, etwa auf der Grundlage von Rezepten, wie sie zum Einebnen von siliziumbasierten Materialien angewendet werden. Folglich wird eine im Wesentlichen eingeebnete Oberfläche 362s erhalten, wodurch ein Höhenunterschied von den Halbleitergebieten 302a, 302b und dem Isolationsgebiet 302c im Wesentlichen vermieden oder zumindest deutlich reduziert wird. Wie zuvor erläutert ist, kann bei Bedarf ein zusätzlicher Abscheideprozess angewendet werden, so dass die Dicke 362 weiter vergrößert wird, wenn dies als geeignet erachtet wird.
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3b zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase, in der eine dielektrische Deckschicht oder ein Deckschichtsystem 363 über der Schicht 362 hergestellt werden, wobei, wie zuvor erläutert ist, die Schicht oder das Schichtsystem 363 auch als ein effizientes Hartmaskenmaterial für die Strukturierung des Materials 362 in einer späteren Fertigungsphase dienen können. Als nächstes werden komplexe Lithographie- und Ätztechniken angewendet, um die Schichten 363 und 362 gemäß den gesamten Entwurfsregeln zu strukturieren. Beispielsweise müssen ggf. Gateelektrodenstrukturen mit einer Gatelänge von 50 nm und weniger in dem Halbleiterbauelement 300 hergestellt werden, wozu komplexe Strukturierungsstrategien erforderlich sind.
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3d zeigt schematisch eine Querschnittsansicht entlang einer Längsrichtung, wie dies beispielsweise durch die Linie IId in 1a angegeben ist. Wie gezeigt, ist eine Gateelektrodenstruktur 360 mit den strukturierten Schichten 363, 363 und 361 über dem Halbleitergebiet 302a ausgebildet und besitzt eine gewünschte laterale Größe, d. h. eine Länge und eine Breite, wie dies durch die gesamten Entwurfsregeln erforderlich ist. Es sollte beachtet werden, dass in 3d die horizontale Erstreckung des Materials 362 im Wesentlichen einer Gatelänge der Elektrodenstruktur 360 entsprechen kann. Zu beachten ist, dass die endgültige Länge der Struktur 360 in einer späteren Fertigungsphase eingestellt werden können, beispielsweise ein dielektrisches Material herzustellen ist, um damit die Schicht 361 zu ersetzen, oder um die Schicht 361 zu vervollständigen, wobei dies von der gesamten Prozessstrategie abhängt. Daraufhin geht die weitere Bearbeitung weiter, indem Prozesse ausgeführt werden, etwa der Einbau von Drain- und Sourcedotierstoffsorten in das aktive Gebiet 302a und in andere aktive Gebiete, woran sich die Herstellung einer Seitenwandabstandshalterstruktur und dergleichen anschließt, wie dies zur Fertigstellung der grundlegenden Transistorstruktur erforderlich ist. Ferner können Hochtemperaturprozesse ausgeführt werden, wie dies erforderlich ist, und daraufhin wird ein dielektrisches Zwischenschichtmaterial (nicht gezeigt) über dem aktiven Gebiet 302a, dem Isolationsgebiet 302c und der Gateelektrodenstruktur 360 abgeschieden.
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3e zeigt schematisch das Bauelement 300 in einer Querschnittsansicht entlang der Breitenrichtung in einer Fertigungsphase, in der ein dielektrisches Zwischenschichtmaterial oder ein Materialsystem über und lateral benachbart zu der Gateelektrodenstruktur 360 ausgebildet ist. Beispielsweise sind Materialien 321, 322 vorgesehen, etwa in Form von Siliiziumnitrid, Silizumdioxid und dergleichen. Somit ist die Gateelektrodenstruktur 360 in dem dielektrischen Zwischenschichtmaterial, d. h. den Materialien 321, 322, eingebettet. Dazu können gut etablierte Abscheidetechniken angewendet werden.
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3f zeigt schematisch das Bauelement 300 während eines Materialabtragungsprozesses 307, der Ätzprozesse, CMP-Prozesse aufweisen kann, um einen überschüssigen Bereich der Materialien 321, 322 so zu entfernen, dass schließlich eine obere Oberfläche 362 des Platzhaltermaterials 362 freigelegt wird. Beispielsweise umfasst in einigen anschaulichen Ausführungsformen der Prozess 307 einen CMP-Prozess, in welchem in einer abschließenden Phase die Materialien 322, 321 und 363 so poliert werden, dass lokal das Material 362 der Gateelektrodenstruktur 360 freigelegt wird. Auf Grund der verbesserten Oberflächentopographie kann die Oberfläche 362s zuverlässig auch über dem Isolationsgebiet 302c freigelegt werden. Während des Prozesses 307 kann ferner eine gewünschte Höhe eingestellt werden, indem in geeigneter Weise die Prozesszeit des Prozesses 307 eingestellt wird, wie dies durch die gestrichelte Linie angegeben ist, wenn die Oberfläche 362s an einer niedrigeren Höhe bzw. auf einem geringeren Höhenniveau anzuordnen ist. Auf Grund der im Wesentlichen ebenen Oberflächentopographie der Gateelektrodenstruktur 360 kann eine derartige Höhenstellung ausgeführt werden, ohne dass eine Störung durch verbleibende Materialreste erfolgt oder diese kann Einstellung auf der Grundlage deutlich geringerer Restmaterialien erfolgen.
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3g zeigt schematisch eine Querschnittsansicht des Bauelements 300 gemäß einem Schnitt, der in 1a ebenfalls als Schnitt IIIg angegeben ist. Wie gezeigt, ist die Gateelektrodenstruktur 360 lateral in den dielektrischen Materialien 321, 322 eingebettet und umfasst ferner eine Abstandshalterstruktur 364, wobei dies von der gesamten Prozessstrategie zur Herstellung von Transistoren in aktiven Gebieten 302a, 302b (siehe 3f) abhängt. Ferner ist die Oberfläche 362s des Platzhaltermaterials 362 zuverlässig in dem Isolationsgebiet 302s auf Grund der Oberflächentopographie freigelegt. Die Bearbeitung kann weiter fortgesetzt werden, indem das Material 362 selektiv entfernt wird, was auf der Grundlage sehr selektiver Ätzrezepte erfolgen kann, wobei die Schicht 361 als ein Ätzstoppmaterial verwendet werden kann, insbesondere in den aktiven Gebieten 302a, 302b (siehe 3f). Abhängig von der gesamten Prozessstrategie können zusätzliche Deck- oder Ätzstoppschichten (nicht gezeigt) über der Schicht 361 vorgesehen sein, insbesondere, wenn das Material 361 ein dielektrisches Material mit großem ε enthält. In anderen Fällen wird die Schicht 361 zumindest teilweise entfernt und es wird ein weiteres Gatedielektrikumsmaterial nach dem Entfernen des Platzhaltermaterials 362 abgeschieden, so dass ein dielektrisches Material mit großem ε vorgesehen wird.
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3h zeigt schematisch das Bauelement 300 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Gatedielektrikumsmaterial 361a in der Gateelektrodenstruktur 360 ausgebildet und kann ein dielektrisches Material mit großem ε sein oder kann ein derartiges dielektrisches Material mit großem ε aufweisen, wobei dies von der gesamten Prozessstrategie abhängt. Bei Bedarf wird ferner eine Austrittsarbeitsmetallschicht so vorgesehen, dass die Austrittsarbeit der Gateelektrodenstruktur 360 zumindest über einem der aktiven Gebiete 302a bzw. 302b eingestellt wird, wenn diese Gebiete aktive Gebiete von Transistoren unterschiedlicher Leitfähigkeitsart darstellen. Somit kann die Schicht 366 unterschiedliche Metallsorten möglicherweise in Verbindung mit Barrierenmaterialien und dergleichen in Bereichen der Gateelektrodenstruktur 360 aufweisen, die über unterschiedlichen aktiven Gebieten ausgebildet sind. Ferner wird ein gut leitendes Elektrodenmaterial 365, beispielsweise in Form von Aluminium, in der Gateelektrodenstruktur 360 vorgesehen.
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Die Materialien 361, 366 und 365 können auf der Grundlage gut etablierter Abscheidetechniken bereitgestellt werden, etwa durch ALD (Atomlagenabscheidung), CVD, Sputter-Abscheidung, elektrochemische Abscheidung und dergleichen. Daraufhin wird überschüssiges Material abgetragen, beispielsweise durch CVD und dergleichen, so dass schließlich die Gateelektrodenstruktur 360 als ein elektrisch isolierte Struktur geschaffen wird, die lateral in den Materialien 321 und 322 eingebettet ist.
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3i zeigt schematisch das Bauelement 300 in einer Querschnittsansicht entlang der Breitenrichtung, wobei die Gateelektrodenstruktur 360 die Materialien 365, 361a und eine geeignete austrittsarbeitseinstellende Metallsorte aufweist. Beispielsweise ist eine Austrittsarbeitsmetallschicht 366a über dem aktiven Gebiet 302a ausgebildet, während eine austrittsarbeitseinstellende Metallsorte 366b über dem aktiven Gebiet 302 möglicherweise in Verbindung mit zusätzlichen Barrierenmaterialien vorgesehen ist, so dass andere Arbeitsmetallsorten abgetrennt und somit blockiert werden, so dass diese nicht in der Nähe des Dielektrikumsmaterials 361a angeordnet sind. Ferner kann das gut leitende Metall 365 zuverlässig über den aktiven Gebieten 302a, 302b und über dem Isolationsgebiet 302c vorgesehen werden, wodurch ein besseres elektrisches Verhalten der Gatelektrodenstruktur 360 gewährleistet ist.
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Mit Bezug zu den 4a bis 4c werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen eine nicht-planare Transistorkonfiguration auf der Grundlage eines Austauschgateverfahrens eingerichtet wird. Es sollte beachtet werden, dass der nicht-planare Transistor zusammen mit planaren Transistoren, etwa dem Bauelement 300 vorgesehen werden kann, wenn dies als geeignet erachtet wird.
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4a zeigt schematisch ein Halbleiterauelement 400, das ein Teil des Bauelements 300 sein kann, wie dies zuvor erläutert ist, während in anderen Fallen das Bauelement 400 ein separates Halbleiterbauelement darstellt. Wie gezeigt, umfasst das Bauelement 400 ein Substrat 401 und eine Halbleiterschicht 402, etwa ein siliziumbasiertes Material und dergleichen. Des weiteren sind erste Isolationsgebiete 302c in der Halbleiterschicht 302 ausgebildet, beispielsweise in Form von flachen Grabenisolationen und dergleichen. Des weiten sind zweite Isolationsgebiete 405 zwischen Halbleiterstegen 410 ausgebildet und erstrecken sich zu einen definierten Höhenniveau derart, dass die elektrisch wirksame Höhe der Halbleiterstege 410 eingestellt wird. Die Halbleiterstege 410 können als „autarke” Halbleiterstege bereitgestellt werden, die an entsprechenden Endbereichen nach der Herstellung einer Gateelektrodenstruktur angeschlossen werden, während in anderen Fällen die Stege 410 einen ähnlichen Aufbau besitzen, wie dies beispielsweise in der Draufsicht aus 2a gezeigt ist, wenn das Transistorbauelement 250 beschrieben wird. Beispielsweise besitzen die Stege eine laterale Abmessung, d. h. eine Breite, d. h. in 4a die horizontale Erstreckung der Stege 410 von 15 bis 30 nm, während eine Gesamthöhe davon 50 nm und weniger betragen kann. Andererseits kann die elektrisch wirksame Höhe ungefähr 40 bis 70 nm oder weniger betragen, wobei dies von den gesamten Bauteilerfordernissen abhängt. Die Halbleiterstege 410 in Verbindung mit den Isolationsgebieten 405 erzeugen somit eine ausgeprägte Oberflächentopographie, wie dies auch zuvor in Bezug zu dem Bauelement 200 erläutert ist. Ferner kann in der gezeigten Fertigungsphase eine dielektrische Schicht 461, etwa ein siliziumdioxidbasiertes Material, ein dielektrisches Material mit großem ε und dergleichen, so hergestellt sein, dass es zumindest freiliegende Oberflächenbereiche der Halbleiterstege 410 abdeckt. Ferner ist ein Platzhaltermaterial 462 über der Halbleiterschicht 402 und somit über den Halbleiterstegen 410 und in den Zwischenräumen ausgebildet. Beispielsweise wird das Platzhaltermaterial 462 in Form eines Polysiliziummaterials, eines amorphen Siliziummaterials oder in Form eines anderen Halbleitermaterials oder auf der Grundlage eines dielektrischen Materials bereitgestellt, solange eine geeignete Ätzselektivität und ein geeignetes Strukturierungsverhalten für die weitere Bearbeitung des Bauelements 400 sichergestellt sind.
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Auf Grund der ausgeprägten Oberflächentopographie, die durch die Isolationsgebiete 405 und die Halbleiterstege 410 hervorgerufen wird, besitzt auch das Material 462 eine ausgeprägte Oberflächentopographie, wie dies auch zuvor erläutert ist. Ferner unterliegt das Bauelement 400 einem Einebnungsprozess 406, um eine eingeebnete Oberfläche 426 zu erzeugen, wie dies durch die gestrichelte Linie angegeben ist. Zu diesem Zweck kann der Einebnungsprozess 406 einen CMP-Prozess, einen Ätzprozess oder eine Kombination davon aufweisen. Wie ferner auch zuvor mit Bezug zu dem Halbleiterbauelement 300 erläutert ist, kann der Einebnungsprozess 406 auch während einer Zwischenphase ausgeführt werden, woran sich eine weitere Abscheidung anschließen kann, wobei eine entsprechende Sequenz aus einem Einebnungsschritt und einem nachfolgenden Abscheideschritt zwei mal oder öfter verwendet werden kann, um damit eine bessere Gleichmäßigkeit der resultierenden Oberfläche 462 zu erreichen.
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4b zeigt schematisch das Halbleiterbauelement 400 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine Gateelektrodenstruktur 460 aus den Materialien 416, 462 hergestellt, was bewerkstelligt werden kann, auf der Grundlage einer dielektrischen Deckschicht 463 oder eines Schichtsystems, das auch als Hartmaskenmaterial während entsprechender Lithographie- und Strukturierungsprozesse dienen kann, um die Gateelektrodenstruktur 460 zu strukturieren. Nach der Strukturierung der Gateelektrodenstruktur 460 werden weitere Prozesse angewendet, beispielsweise werden Abstandshalterelemente 464 hergestellt und es werden geeignete Dotierstoffe in Endbereiche der Halbleiterstege 410 (nicht gezeigt) eingebaut, wie dies für die Herstellung eines entsprechenden nicht-planaren Transistors erforderlich ist. Ferner können jegliche Hochtemperaturprozesse ausgeführt werden und daraufhin wird ein dielektrisches Zwischenschichtmaterial oder Materialsystem aufgebracht, beispielsweise in Form von Materialien 421 und 422, wobei dies auf der Grundlage gut etablierter Abscheidetechniken erfolgen kann, wie dies auch zuvor beschrieben ist. Als nächstes wird ein Abtragungsprozess 407 angewendet, so dass überschüssiges Material entfernt und schließlich eine Oberfläche 462s des Platzhaltermaterials 462 der Gateelektrodenstruktur 460 freigelegt wird. Auf Grund der verbesserten Oberflächentopographie, die durch den vorhergehenden Einebnungsprozess 406 (siehe 4a) geschaffen wurde, können unterwünschte Materialreste effizient während des Prozesses 407 entfernt werden, so dass die Oberfläche 462s auch über den Isolationsgebieten 405 freigelegt wird.
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4c zeigt schematisch das Halbleiterbauelement 400 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt umfasst die Gateelektrodenstruktur 460 ein gut leitendes Elektrodenmaterial 465 möglicherweise in Verbindung mit einer austrittsarbeitseinstellenden Metallsorte 466, während in der gezeigten Ausführungsform auch ein Gatedielektrikumsmaterial 461a so ausgebildet ist, dass es ein dielektrisches Material mit großem ε enthält. Zu diesem Zweck können gut etablierte Prozesstechniken angewendet werden, d. h. das Material 462 (siehe 4b) kann auf der Grundlage selektiver Ätzrezepte entfernt werden und auch das Material 461, falls dieses vorgesehen ist, kann entfernt oder zumindest teilweise entfernt werden, woran sich die Herstellung des Gatedielektrikumsmaterials 461a und der Austrittsarbeitsmetallschicht 466 anschließt. Schließlich wird das Material 465 abgeschieden und überschüssiges Material wird beispielsweise durch CMP und dergleichen abgetragen.
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Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, um komplexe Metallgateelektrodenstrukturen mit großem ε für planare und nicht-planare Transistorkonfigurationen gemäß Austauschgateverfahren vorzusehen, wobei eine bessere Prozessgleichmäßigkeit und somit eine bessere Bauteilgleichmäßigkeit erreicht werden, indem zumindest ein Einebnungsschritt nach dem Abscheiden des Platzhaltermaterials und vor dem eigentlichen Strukturieren des Platzhaltermaterials eingerichtet wird.
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Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich anschaulichen Zwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Erfindung vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der vorliegenden Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.
