CN102187466B - 半导体器件和这种器件的制造方法 - Google Patents

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Abstract

一种半导体器件，例如MOSFET(1)，包括衬底(40)，所述衬底包括：第一区域(18)和第一导电类型的第二区域(16)，以及位于所述第一区域和所述第二区域之间的、与第一导电类型相反类型的第三区域(42)，所述第三区域由电介质层(20)覆盖，所述衬底(40)还包括在所述第三区域(42)和所述第二区域(16)之间横向延伸的多个沟槽(12)，所述沟槽填充有绝缘材料并且通过有源条带(14)间隔开，所述有源条带包括具有深度不超过所述沟槽深度的掺杂分布，其中每一个沟槽在到达所述电介质层(20)之前终止，即通过衬底部分(26)与所述第三区域间隔开，使得所述衬底部分和所述沟槽之间的各个边界没有由所述电介质层覆盖。也公开了一种制造这种半导体器件的方法。

Description

半导体器件和这种器件的制造方法
技术领域
本发明涉及一种半导体器件，所述半导体器件包括衬底，所述衬底包括：掺杂有第一导电类型掺杂剂的第一区域和第二区域，以及位于所述第一区域和所述第二区域之间的、掺杂有与第一导电类型相反类型掺杂剂的第三区域，所述第三区域由电介质层覆盖，所述衬底还包括在所述第一区域和所述第二区域之间横向延伸的多个沟槽，所述沟槽填充有绝缘材料并且具有预定深度，并且通过有源条带间隔开，所述有源条带包括具有深度不超过所述预定深度的掺杂分布。
本发明还涉及一种制造这种半导体器件的方法。
背景技术
在包括p-n结的半导体器件中，包括例如简单的二极管以及诸如场效应晶体管、双极型晶体管或者闸流晶体管之类的复杂器件，高掺杂水平减小了串联阻抗。然而另一方面，低掺杂水平允许施加高的反向电压。在这些量之间存在折衷，并且对于简单二极管的最大可实现折衷是看作一维硅限制。
已知多种结构可以提供比一维限制更好的结果。这些结构典型地是已知为减小表面场(RESURF)结构。可以使用利用场板或半绝缘膜的结整形或者场整形。
可选的方法使用电介质层桥接所述结，EP519741A2是这种技术的示例。然而，这些方法全都显著地增加了制造工艺的复杂性，并且特别是他们通常不与标准工艺兼容，因为他们要求在标准工艺中不存在的附加的掩模和处理步骤。在增加这些附加的工艺步骤时需要较大的费用。
在PCT专利公开WO2006/136979中已经公开了按照简化方式制造这种RESURF器件的方法，其公开了根据起始段落的制造半导体器件的方法。已经发现：尽管该方法允许使用标准工艺制造半导体器件，在该公开中所公开的半导体器件的一些实施例可能会受到依赖于制造质量和工艺控制的有限栅极电介质寿命，其本身显现出栅极氧化物层的时间依赖电介质击穿(TDDB)。对于工艺变化减小的鲁棒性也限制了产品转移以及移动至不同的CMOS公司。
发明内容
本发明试图提供一种根据起始段落的具有改进栅极电介质寿命的半导体器件。
本发明还试图提供一种制造这种半导体器件的方法。
根据本发明的一个方面，提出了一种半导体器件，包括衬底，所述衬底包括：掺杂有第一导电类型掺杂剂的第一区域和第二区域，以及位于所述第一区域和所述第二区域之间的、掺杂有与第一导电类型相反类型掺杂剂的第三区域，所述第三区域由电介质层覆盖，所述衬底还包括在所述第二区域和所述第三区域之间横向延伸的多个沟槽，所述沟槽填充有绝缘材料并且具有预定深度，并且通过有源条带间隔开，所述有源条带包括深度不超过所述预定深度的掺杂分布，其中每一个沟槽通过衬底部分与所述第三区域间隔开，使得所述衬底部分和所述沟槽之间的各个边界没有由所述栅极电介质层覆盖。
本发明是基于这样的认识：在WO2006/136979的一些半导体器件中氧化层寿命的减小可能是由栅极电介质和这些器件的源极区和漏极区之间的横向浅沟槽的角之间的重叠引起的，由于在这些角落处栅极电介质层的减薄。尽管在WO2006/136979的一些器件中，通过将穿过诸如沟道区之类的第三区域的浅沟槽延伸至诸如源极区之类的第一区域避免了这一问题，这些器件仍然受到较低的电流驱动，这意味着必须增加这些器件的管脚面积，以满足它们的性能要求，这也并非是必要的，并且实际上限制了这些器件应用于专用应用领域的应用性。
根据本发明，所述浅沟槽在诸如沟道区之类的第三区域前面终止，使得例如栅极电介质之类的电介质不会与沟槽角落重叠，确保了在不受到这些器件的低电流驱动惩罚的情况下，大大地避免了TDDB效应。所述电介质可以是栅极氧化物或者另外合适的电介质，所述另外合适的电介质适用于提供所述第三区域和诸如栅极之类的控制端子之间的电绝缘层。
在实施例中，所述第三区域和所述边界之间的距离不会超过有源条带的宽度，这确保了没有对半导体器件的性能进行折衷，并且实际上甚至通过在所述第三区域和一侧上的有源条带以及另一侧上的浅沟槽之间的p-n结之间存在衬底部分，可以改进半导体器件的性能。
优选地，所述有源条带的宽度不会超过对于掺杂分布的所述掺杂浓度的击穿电压处的一维耗尽宽度，以确保所述半导体器件可以超过前述一维限制进行操作。
在另外的实施例中，所述电介质包括将所述第三区域上的第一层区域与所述沟槽和有源条带上的第二层区域间隔开的孔洞，所述孔洞与相应衬底部分和所述沟槽之间的边界重叠。这具有以下优势：在从所述第三区域到所述沟槽的距离的控制对于器件性能不再是重要的，因为所述高电场从在所述第三区域上形成的控制端子，例如栅极或基极端子朝着虚拟控制端子移动，所述虚拟控制端子包括具有虚拟控制端子电势的第二层部分。此外，所述虚拟效应驱动所述电流通过所述器件至较大的深度，从而使得器件更加可靠，因为减小了注入到所述电介质中的热载流子的个数。
在实施例中，所述有源条带是锥形的。这使得有源条带的行为像是包括渐变掺杂分布的有源区。所述锥形有源条带的窄末端可以面对所述第三区域。
本发明的半导体器件可以结合到集成电路(IC)中。这种IC受益于本发明的半导体器件相对较小的管脚面积，使得在要求有限硅面积的同时实现IC的高电压部分，从而限制了IC的总尺寸和成本。合适的应用的非限制性示例包括dc-dc转换器、功率管理单元和显示驱动器。
根据本发明的另一个方面，提出了一种制造半导体器件的方法，包括：在衬底中分别形成掺杂有第一导电类型掺杂剂的第一区域和第二区域以及掺杂有与第一导电类型相反类型掺杂剂的、位于所述第一区域和所述第二区域之间的第三区域；在衬底中形成多个横向延伸的沟槽，所述沟槽具有预定的深度、并且限定出所述沟槽之间的多个有源条带，所述沟槽通过衬底部分与所述第三区域间隔开；用绝缘材料填充所述沟槽；在所述有源条带中形成相应的掺杂分布，每一个掺杂分布均具有不超过所述预定深度的深度；以及在所述第三区域上形成电介质层，使得所述衬底部分和所述沟槽之间的各个边界没有由所述电介质覆盖。
可以按照任意合适的顺序执行的本发明方法的步骤确保了在标准IC工艺中，使用已经用于形成STI沟槽的相同单一掩模步骤可以获得本发明的半导体器件。应该指出的是STI沟槽的形成在任何现代CMOS技术中是普通平常的。
在实施例中，形成电介质层的步骤包括形成包括孔洞的电介质层，所述孔洞覆盖所述衬底部分和所述沟槽之间的边界，所述孔洞将所述第三区域上的第一层区域与所述沟槽和有源条带上的第二层区域间隔开。也可以使用用于形成控制端子区域的相同掩模来执行这一步骤。
附图说明
参考附图并且作为非限制示例更加详细地描述本发明的实施例，其中：
图1示意性地示出了现有技术的半导体器件；
图2示意性地示出了现有技术半导体器件的细节；
图3示意性地示出了根据本发明实施例的半导体器件；
图4示意性地示出了根据本发明实施例的半导体器件的细节；
图5示意性地示出了现有技术的半导体器件和本发明的半导体器件的截止状态特性；
图6示意性地示出了根据本发明另一个实施例的半导体器件；
图7示意性地示出了现有技术的半导体器件和本发明的半导体器件的电场分布；以及
图8示意性地示出了用于本发明方法实施例的掩模。
具体实施方式
应该理解的是附图只是示意性的，并且没有按比例绘制。还应该理解的是相同的参考数字贯穿附图用于表示相同或类似的部件。
图1示出了WO2006/136979中所公开的MOSFE 1的各种视图。所述器件包括由浅绝缘沟槽10邻接的有源区。所述有源区包括n型漏极区16、n型源极18和在衬底40的p-阱42中形成的沟道区。所述有源区还包括通过浅沟槽12间隔开的有源条带14。
所述浅沟槽12在所述源极区18和所述漏极区16之间横向延伸进入所述沟道区中，使得所述浅沟槽12的末端部分由所述栅极氧化物20覆盖，所述栅极氧化物形成了栅极30的沟道区和导电部分25之间的绝缘层。所述有源条带14掺杂有n型掺杂剂，使得所述有源条带14用作所述漏极区16的漂移区或漏极延伸。因此，所述浅沟槽12的末端部分的角落与栅极电介质20重叠，如圆圈22所示。在沿B-B线的视图中可以看出，在栅极重叠下面的STI角落中发生栅极电介质20的减薄，具体地当所述栅极电介质是诸如氧化硅之类的栅极氧化物时。这种减薄增加了发生如上所述的TDDB效应的风险。
图2是图1的MOSFET的扫描电镜(SEM)图像。从该图像中可以清楚地看出填充有绝缘材料的浅沟槽12和所述栅极30之间的重叠。
图3示意性地示出了本发明的半导体器件的实施例。与图1的半导体器件相比较，所述横向浅沟槽12在到达所述栅极电介质20之前终止，使得所述浅沟槽与由p-阱42和漏极延伸区中的掺杂剂形成的p-n结24相距距离A，所述漏极延伸区包括有源条带14以及所述p-n结24和所述浅沟槽12之间的硅部分26。应该理解的是所述硅部分26也可以包括在有源条带14上也存在的掺杂分布。换句话说，所述半导体器件可以包括在漏极区16和沟道区之间的漏极延伸区，所述浅沟槽12的至少一端终止于所述漏极延伸区之内。
通过避免栅极电介质20与所述浅沟槽12角落的重叠，避免了诸如栅极氧化物之类的栅极电介质20的减薄，从而确保了所述半导体器件具有良好的TDDB寿命。
在优选实施例中，所述距离A不会超过所述有源条带14的宽度W。更优选地，所述有源宽度W不会超过对于在不具有STI沟槽的结构中所确定的给定掺杂分布的击穿电压下的移位耗尽层宽度(＝1D)，使得A≤W≤1D。在这些条件下，确保了所述栅极和STI沟槽12之间的区域承载足够小数量的电荷，使得在发生击穿之前可以耗尽所述区域。在这一区域中所存在的电荷的总数量是由掺杂浓度分布乘以距离A来确定的。
因此，如果在本发明的半导体器件的布局中遵循这种关系，所述半导体器件能够在其阻抗/击穿电压折衷中执行超过前述的一维限制，因为其确保了临界电场可能在这一位置发展之前耗尽了栅极30附近的栅极延伸区中可用电荷的总量。
在图3中，将本发明的半导体器件示出为是MOSFET晶体管，只是作为非限制性示例。本发明可以应用于任意栅极受控半导体器件，例如门二极管、双极型晶体管、半导体闸流管等等。
图4示出了图3的半导体器件的SEM图像。所述横向浅沟槽12的终点靠近栅极30，使得清楚的示出了在包括栅极电介质20的栅极30和所述浅沟槽20的末端部分之间没有重叠，即与所述浅沟槽的角落没有重叠，尤其是在所述浅沟槽12和栅极30之间的衬底部分26的图像的放大部分中可以看出。
图5示出了图1的现有技术DIELER晶体管和图3的DIELER晶体管的击穿电压的比较。从图5中可以看出，本发明的修改对于DIELER晶体管的击穿电压没有有害的影响，并且实际上能够改进这种晶体管的行为。
在本发明半导体器件的替代实施例中，如图6示意性所示，所述栅极电介质20包括将第一栅极电介质区52与第二栅极电介质区54间隔开的孔洞56，使得所述浅沟槽12和所述衬底部分26之间的边界位于所述孔洞56下面。所述第一栅极电介质部分52用作栅极30的电介质，而所述第二电介质部分54用于虚拟栅极的电介质，所述虚拟栅极在所述浅沟槽区12和所述有源条带14上延伸。
该实施例与现有技术相比具有多个优势。首先，由于所述浅沟槽12终止于所述孔洞56下面的事实，在所述沟槽角落和所述栅极电介质区52之间没有重叠，使得包括所述栅极电介质区52的栅极30不会受到由栅极导体25下面的栅极电介质(例如栅极氧化物)的减薄引起的增加TDDB效应的风险。此外，虚拟栅极的存在释放了在p-阱42和面对所述p-阱42的浅沟槽12的边缘之间对于对准精度的要求，使得该实施例更适用于不太先进的半导体技术，例如CMOS技术。
其次，该器件的阈值电压(VT)与常规CMOS晶体管的VT可比拟。此外，所述虚拟栅极强制栅极30附近的电流更深入至所述衬底，并且与单栅极器件相比减小了所述栅极30附近的电场。这具有以下优点：减小了热载流子注入(HCI)到栅极电介质区52的风险。
这在图7中进一步进行了说明，其中将图6的半导体器件中所产生的电场(浅色线)与单栅极器件中所产生的电场(深色线)进行比较。图7中的实线箭头表示这些器件中p-n结24的位置，据此清楚的是图6的半导体器件中的电场实质上小于单栅极器件，从而提供本发明器件的更好HCI可靠性的明显证据。图7的虚线箭头表示通过图6的半导体器件所体验的电场中的峰值，所述峰值由所述浅沟槽12和有源条带14上的虚拟栅极的电势引起的。
本发明的优势是可以通过与传统制造工艺兼容的本发明方法来实现本发明的半导体器件的制造，从而保持WO2006/136979中所述方法的好处。
为了形成沟槽10，将图8所示的浅沟隔离(STI)掩模60用于提供图案。所述掩模的实线区61限定了最终器件的有源区，所述最终器件包括源极区18、漏极区16、所述有源条带12中的漏极延伸区和沟道区。所述实线区61由构图元件64包围，所述构图元件64是限定了有源区周围的浅沟槽10的位置的开口。构图元件63是限定了最终器件中的有源条带14之间的浅沟槽12的位置的开口。所述最终器件中的沟道区上栅极电介质20的位置由虚线框62表示，从而清楚地示出了所述栅极电介质20和所述浅沟槽12没有重叠。在衬底40中形成浅沟槽12和各种掺杂分布之后，所述栅极电介质20形成于所述沟道区上。
单一掩模60上的构图元件64和构图元件63的存在意味着STI构图步骤，可以用于形成所述有源区19周围的浅沟槽隔离10和横向延伸沟槽12两者，所述STI构图步骤在大多数工厂IC工艺中是标准的，并且在0.25微米代飞利浦/NXP工艺、以及在Crolles2联盟的180、120、90、65和45nmCMOS工艺中是标准的。在形成所述沟槽10和12之后，工艺可以继续使用标准工艺来完成所述器件。
如在WO2006/136979中已经解释过的，STI沟槽一般用于将不同的半导体器件彼此间隔开。然而如WO2006/136979和本发明所教导的，浅沟槽12用于不同的目的，即用于稀释诸如MOSFET的漏极延伸区之类的有源区中的掺杂分布，以及用于对电场整形。通过将标准工艺的浅阈值调节注入用于不同的目的来形成有源条带14中的n型漏极延伸区，所述p-n结24深度只延伸至该漏极延伸区的深度，使得所述浅沟槽12深到足以成功地将相邻漏极延伸区彼此隔离。
使用标准掩模和通常用于注入p-阱的注入步骤来制造所述p-型区42。必须使用具有相对浅注入深度的步骤来制造n-型区14，例如利用约200nm的深度。可以使用用于注入接触区的标准步骤来诸如所述源极区18和所述漏极区16的接触。所述p-型区42是沟道区，并且通过所述有源条带14形成的n-型区是通常认为是延伸漏极16一部分的漂移区，所述漂移区可以包括一个或多个n+型漏极接触。包括通过栅极电介质20与沟道区间隔开的例如金属、硅化物或多晶硅之类导电层25的栅极30设置在沟道区42之上。所述栅极电介质20可以是栅极氧化物或者另一种合适的材料，例如高-k电介质材料。
另外，本领域普通技术人员应该理解的是，对在特定实施例中所描述的工艺的许多修改也是可能的。
例如，不必用氧化物或者只用氧化物填充所述浅沟槽，可以使用诸如氮化硅或者低掺杂(优选地不掺杂)多晶硅之类的其他材料。这些材料可以具有比二氧化硅(对于二氧化硅k＝3.9，对于氮化硅k＝7.5，对于低掺杂多晶硅k＝11.7)更低或更高的介电常数k。因此在这种结构中，填充上述实施例的一些沟槽的氧化物用具有至少4、优选地至少7的介电常数的材料来代替。在这种情况下，只有横向延伸的沟槽12用具有不同介电常数的电介质材料来填充，而所述浅沟槽10用标准绝缘体填充。
所使用的衬底40不需要是硅，也可以使用诸如砷化镓、磷化铟、氮化镓和许多其他材料之类的替代物。所述衬底也可以是具有小于或大于STI沟槽的SOI厚度的绝缘体上硅晶片。
尽管本发明的半导体器件的实施例使用p型沟道区和n型源极和漏极，应该理解的是本发明可应用于使用n-型沟道和/或p-型源极和漏极的晶体管。
还应该强调的是已经示出所述有源条带14具有矩形形状只是作为非限制性示例。例如WO2006/136979的图13所示的其他实施例也是可行的，其中所述有源条带14具有锥形形状。在这种结构中，所述有源条带14配置用于在所述栅极附近的末端较窄而在所述漏极区16附近较宽。这有效地等同于所述延伸漏极区两端的渐变掺杂，进一步改善了击穿电压和导通阻抗之间的折衷。
所述半导体本体可以是单晶、具有其顶部上形成外延层的单晶，或者也可以使用诸如绝缘体上硅、蓝宝石上硅等等之类的其他技术。
尽管在说明书和权利要求中使用术语“pn结”，这种描述易于包括“p-i-n结”，其中p型材料通过本征材料或者低p-掺杂或低n-型掺杂材料与n-型材料相间隔开。在这些情况下，p-n结及其深度由整个p-i-n结结构来限定。
应该注意的是上述实施例说明而不是限制本发明，本领域普通技术人员在不脱离所附权利要求范围的情况下能够设计许多替代实施例。在去权利要求中，放置在括号中的任意参考符号不应该解释为限制权利要求。词语“包括”不排除存在除了权利要求中所列的元件或步骤。元件前的词语“一个”不排除存在多个这种元件。本发明可以通过包括几个分立元件的硬件来实现。在枚举了几种装置的设备权利要求中，可以通过一个相同条目的硬件来实现这些装置的几个。唯一的事实在于在相互不同的从属权利要求中引用的特定措施不表示不能有利地使用这些措施的组合。

Claims (13)

1.一种半导体器件，包括衬底(40)，
所述衬底包括：
掺杂有第一导电类型掺杂剂的第一区域(18)和第二区域(16)，以及位于所述第一区域和所述第二区域之间的、掺杂有与第一导电类型相反导电类型掺杂剂的第三区域(42)，所述第三区域由电介质层(20)覆盖，
所述衬底(40)还包括在所述第三区域(42)和所述第二区域(16)之间横向延伸的多个沟槽(12)，所述沟槽填充有绝缘材料并且具有预定深度，并且通过有源条带(14)间隔开，所述有源条带包括深度不超过所述预定深度的掺杂分布，其中每一个沟槽(12)通过衬底部分(26)与所述第三区域(42)间隔开，使得所述衬底部分(26)和所述沟槽(12)之间的各个边界没有由所述电介质层(20)覆盖，其中所述第三区域(42)和所述边界之间的距离不超过所述有源条带(14)的宽度。
2.根据权利要求1所述的半导体器件，其中所述第一区域包括源极区，所述第二区域包括漏极区，以及所述第三区域包括沟道区，其中所述有源条带(14)和相应的衬底部分(26)共同形成所述沟道区(42)和所述漏极区(16)之间的漏极延伸区。
3.根据权利要求1所述的半导体器件，其中有源条带(14)的宽度不超过对于所述有源条带(14)的掺杂分布的掺杂浓度的一维耗尽宽度。
4.根据权利要求1所述的半导体器件，其中所述电介质层(20)包括将所述第三区域(42)上的第一栅极电介质(52)与所述沟槽(12)和有源条带(14)上的第二栅极电介质(54)间隔开的孔洞(56)，所述孔洞(56)与相应衬底部分(26)和所述沟槽(12)之间的边界重叠。
5.根据权利要求1所述的半导体器件，其中所述绝缘材料具有至少为1的介电常数。
6.根据权利要求1所述的半导体器件，其中所述有源条带(14)是锥形的。
7.一种集成电路，包括根据权利要求1至6中任一项所述的半导体器件。
8.一种制造半导体器件的方法，包括：
分别在衬底(40)中形成掺杂有第一导电类型掺杂剂的第一区域(18)和第二区域(16)、以及第三区域(42)，所述第三区域位于所述第一区域和所述第二区域之间、并且掺杂有与第一导电类型相反导电类型的掺杂剂，
在衬底(40)中形成多个在所述第三区域(42)和所述第二区域(16)之间横向延伸的沟槽(12)，所述沟槽具有预定的深度、并且限定出所述沟槽之间的多个有源条带(14)，每一个所述沟槽(12)通过衬底部分(26)与第三区域(42)相间隔开；
用绝缘材料填充所述沟槽(12)；
在所述有源条带(14)中形成相应的掺杂分布，每一个掺杂分布均具有不超过所述预定深度的深度；以及
在所述第三区域(42)上形成电介质层(20)，使得所述衬底部分(26)和所述沟槽(12)之间的各个边界没有由所述电介质层(20)覆盖，其中所述第三区域(42)和所述横向延伸沟槽(12)之间的距离不超过所述有源条带(14)的宽度。
9.根据权利要求8所述的方法，其中所述有源条带(14)的宽度不超过其中掺杂分布的一维耗尽宽度。
10.根据权利要求8至9中任一项所述的方法，其中形成电介质层(20)的步骤包括形成包括孔洞(56)的电介质层，所述孔洞覆盖所述衬底部分(26)和所述沟槽(12)之间的各个边界，所述孔洞将所述第三区域(42)上的第一栅极电介质(52)与所述沟槽(12)和所述有源条带(14)上的第二栅极电介质(54)相间隔开。
11.根据权利要求10所述的方法，其中所述第一栅极电介质(52)与所述第二栅极电介质(54)断开。
12.根据权利要求8、9和11中任一项所述的方法，其中所述有源条带(14)是锥形的。
13.根据权利要求10所述的方法，其中所述有源条带(14)是锥形的。
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