KR20100125172A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

일 실시 형태에 따른 반도체 메모리 장치는, 소자 분리 영역에 의해 분할된 활성 영역을 갖는 반도체 기판, 상기 활성 영역 상에 직렬 접속된 복수의 적층 게이트형 메모리 셀 트랜지스터, 상기 활성 영역 상의 상기 복수의 메모리 셀 트랜지스터의 양단부에 접속된 선택 트랜지스터들, 상기 활성 영역의 상기 선택 트랜지스터에 속하는 드레인 영역에 접속된 비트선 콘택트를 포함하고, 상기 복수의 메모리 셀 트랜지스터의 채널 폭 방향으로의 상기 비트선 콘택트의 하부의 수직 단면 형상은 스커트 형상이다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
<관련 출원에 대한 상호 참조>
본 출원은 2009년 5월 20일자로 출원된 우선권인 일본 특허 출원 제2009-122191호에 기초하며, 이로부터의 우선권의 이익을 주장하며, 그 전체 내용은 참조함으로써 본 명세서에 포함된다.
통상적인 반도체 메모리 장치로서 NAND형 플래시 메모리가 알려져 있다. NAND형 플래시 메모리는 예를 들어, JP-A 2009-49235호에 개시되어 있다. NAND형 플래시 메모리는 직렬 접속된 복수의 메모리 셀 트랜지스터와 그 양단부에 접속된 선택 트랜지스터를 가지며, 소스선에 접속된 소스선 콘택트와 비트선에 접속된 비트선 콘택트는 양단부에 위치한 선택 트랜지스터에 각각 접속되어 있다.
통상적인 비트선 콘택트는 비트선 콘택트 패턴을 갖는 콘택트 홀을 절연층 내에 형성하고 나서, 도전 재료를 그 콘택트 홀 내에 매립함으로써 형성된다. 따라서, 비트선 콘택트의 바닥의 직경이 그 상부의 직경보다 작다.
그 결과, 활성 영역에 포함된 소스/드레인 영역과 접촉하는 비트선 콘택트의 접속 면적이 감소되어, 접속부의 전기 저항이 증가할 수 있다.
또한, 비트선 콘택트 패턴이 미세하면, 콘택트 홀의 종횡비가 커져, 도전 재료를 매립할 때 실패할 수 있다. 도전 재료의 매립 실패로 인해 비트선 콘택트에 보이드(void)가 생기면, 비트선 콘택트의 전기 저항이 증가한다.
또한, 콘택트 홀의 종횡비가 크면, 콘택트 홀 바닥의 불순물을 제거하는 것이 어렵고, 이 불순물로 인해 소스/드레인 영역과 비트선 콘택트의 접속부의 전기 저항이 커질 수 있다.
일 실시 형태에 따른 반도체 메모리 장치는, 소자 분리 영역에 의해 분할된 활성 영역을 갖는 반도체 기판, 상기 활성 영역 상에 직렬 접속된 복수의 적층 게이트형 메모리 셀 트랜지스터, 상기 활성 영역 상의 상기 복수의 메모리 셀 트랜지스터의 양단부에 접속된 선택 트랜지스터들, 및 상기 활성 영역의 상기 선택 트랜지스터에 속하는 드레인 영역에 접속된 비트선 콘택트를 포함하고, 상기 복수의 메모리 셀 트랜지스터의 채널 폭 방향으로의 상기 비트선 콘택트의 하부의 수직 단면 형상은 스커트(skirt) 형상이다.
다른 실시 형태에 따른 반도체 메모리 장치의 제조 방법은, 직렬 접속되는, 반도체 기판의 활성 영역 상의 복수의 적층 게이트형 메모리 셀 트랜지스터, 상기 복수의 메모리 셀 트랜지스터의 양단부에 접속되는 상기 활성 영역 상의 선택 트랜지스터들, 상기 활성 영역의 선택 트랜지스터에 속하는 드레인 영역 및 상기 복수의 메모리 셀 트랜지스터와 상기 선택 트랜지스터들을 피복하는 절연층을 형성하는 단계, 상기 드레인 영역 상의 영역을 포함하는 상기 절연층의 영역에 트렌치를 형성하는 단계(상기 트렌치의 패턴은 그 세로 방향이 상기 복수의 메모리 셀 트랜지스터의 채널 폭 방향에 대응함), 상기 트렌치 내에 도전 재료를 매립하는 단계, 상기 도전 재료를 상기 드레인 영역에 접속된 비트선 콘택트로 에칭을 행하여 성형(shaping)하는 단계, 및 상기 성형 단계에 의해 상기 도전 재료가 제거된 상기 트렌치의 영역 내에 절연 재료를 매립하는 단계를 포함한다.
다른 실시 형태에 따른 반도체 메모리 장치의 제조 방법은, 반도체 기판의 소자 분리 영역을 개재하여 서로 인접하는 각 제1 및 제2 활성 영역 상의 복수의 제1 및 제2 메모리 셀 트랜지스터, 상기 복수의 제1 및 제2 메모리 셀 트랜지스터의 양단부에 각각 접속되는 상기 각 제1 및 제2 활성 영역 상의 제1 및 제2 선택 트랜지스터, 상기 각 제1 및 제2 활성 영역의 상기 제1 및 제2 선택 트랜지스터에 각각 속하는 제1 및 제2 드레인 영역, 및 상기 복수의 제1 및 제2 메모리 셀 트랜지스터와 상기 제1 및 제2 선택 트랜지스터를 피복하는 절연층을 형성하는 단계, 상기 제1 및 제2 드레인 영역 상의 한 영역을 포함하는 상기 절연층의 한 영역에 트렌치를 형성하는 단계(상기 트렌치의 패턴은 그 세로 방향이 상기 복수의 제1 및 제2 메모리 셀 트랜지스터의 채널 폭 방향에 대응함), 상기 트렌치 내에 도전 재료를 매립하는 단계, 상기 제1 및 제2 드레인 영역에 각각 접속된 제1 및 제2 비트선 콘택트를 형성하기 위해 상기 도전 재료를 에칭으로 성형하는 단계, 및 상기 성형 공정에 의해 상기 도전 재료가 제거된 상기 트렌치의 영역 내에 절연 재료를 매립하는 단계를 포함한다.
다른 실시 형태에 따른 반도체 메모리 장치는, 소자 분리 영역에 의해 분할된 활성 영역을 갖는 반도체 기판, 상기 활성 영역 상의 적층 게이트형 메모리 셀 트랜지스터, 상기 활성 영역 상의 상기 메모리 셀 트랜지스터의 양단부에 접속된 선택 트랜지스터, 및 상기 활성 영역의 상기 선택 트랜지스터에 속하는 소스/드레인 영역에 접속된 비트선 콘택트를 포함하고, 상기 메모리 셀 트랜지스터의 채널 폭 방향으로의 상기 비트선 콘택트의 하부의 수직 단면 형상은 스커트 형상이다.
다른 실시 형태에 따른 반도체 메모리 장치의 제조 방법은, 반도체 기판의 활성 영역 상의 적층 게이트형 메모리 셀 트랜지스터, 상기 메모리 셀 트랜지스터의 양단부에 접속되는 상기 활성 영역 상의 선택 트랜지스터, 상기 활성 영역의 선택 트랜지스터에 속하는 소스/드레인 영역, 및 상기 메모리 셀 트랜지스터와 상기 선택 트랜지스터를 피복하는 절연층을 형성하는 단계, 상기 소스/드레인 영역 상의 영역을 포함하는 상기 절연층의 영역에 트렌치를 형성하는 단계(상기 트렌치의 패턴은 그 세로 방향이 상기 메모리 셀 트랜지스터의 채널 폭 방향에 대응함), 상기 트렌치 내에 도전 재료를 매립하는 단계, 상기 도전 재료를 상기 소스/드레인 영역에 접속되는 비트선 콘택트로 에칭을 행하여 성형하는 단계, 및 상기 성형 단계에 의해 상기 도전 재료가 제거된 상기 트렌치의 영역 내에 절연 재료를 매립하는 단계를 포함한다.
다른 실시 형태에 따른 반도체 메모리 장치 제조 방법은, 반도체 기판의 소자 분리 영역을 개재하여 서로 인접하는 각 제1 및 제2 활성 영역 상의 제1 및 제2 메모리 셀 트랜지스터, 상기 제1 및 제2 메모리 셀 트랜지스터의 양단부에 각각 접속되는 상기 각 제1 및 제2 활성 영역 상의 제1 및 제2 선택 트랜지스터, 상기 각 제1 및 제2 활성 영역의 상기 제1 및 제2 선택 트랜지스터에 각각 속하는 제1 및 제2 소스/드레인 영역, 및 상기 제1 및 제2 메모리 셀 트랜지스터와 상기 제1 및 제2 선택 트랜지스터를 피복하는 절연층을 형성하는 단계, 상기 제1 및 제2 소스/드레인 영역 상의 한 영역을 포함하는 상기 절연층의 한 영역에 트렌치를 형성하는 단계(상기 트렌치의 패턴은 그 세로 방향이 상기 제1 및 제2 메모리 셀 트랜지스터의 채널 폭 방향에 대응함), 상기 트렌치 내에 도전 재료를 매립하는 단계, 상기 제1 및 제2 소스/드레인 영역에 각각 접속되는 제1 및 제2 비트선 콘택트를 형성하기 위해 상기 도전 재료를 에칭으로 성형하는 단계, 및 상기 성형 공정에 의해 상기 도전 재료가 제거된 상기 트렌치의 영역 내에 절연 재료를 매립하는 단계를 포함한다.
(제1 실시 형태의 효과)
제1 실시 형태에 따르면, 채널 폭 방향으로의 비트선 콘택트(8)의 하부의 수직 단면 형상이 스커트 형상으로 형성될 수 있다. 그러므로, 바닥 부분의 직경이 상부의 직경보다 작은 종래의 비트선 콘택트에 비해, 비트선 콘택트와 소스/드레인 영역의 접속 면적이 비트선 콘택트의 피치에 대해 증가할 수 있어, 접속부의 전기 저항을 저감할 수 있다.
또한, 도전 재료를 콘택트 홀 내에 매립하는 종래의 방법을 사용하지 않고 도전 재료로 이루어진 도전층(13)을 에칭하여 비트선 콘택트(8)를 형성하기 때문에, 도전 재료를 콘택트 홀 내에 매립할 때의 실패로 인해 발생하는 비트선 콘택트에서의 보이드 또는 심(seam)의 발생을 방지하는 것이 가능하다. 그 결과, 비트선 콘택트에서의 전기 저항의 증가를 억제하는 것이 가능하다.
또한, 측벽 패턴 전사 공정(sidewall pattern transfer process)을 사용하여 비트선 콘택트(8)를 형성하기 때문에, 미세한 패턴을 갖는 비트선 콘택트(8)를 형성하는 것이 가능하다.
후속되는 공정에서 형성되는 비트선 콘택트(8)가 채널 폭 방향으로 활성 영역(2)으로부터 시프트되어 형성되더라도, 실리사이드층(17)은, 소스/드레인 영역(5)의 상부 표면 전체 영역 상에, 그리고 비트선 콘택트(8)가 접속되는 영역을 포함하는, 채널 폭 방향으로의 소스/드레인 영역(5)의 한 영역 내의 소자 분리 영역(3)의 상부 표면 위의 소스/드레인 영역의 측면의 한 영역 상에 형성된다. 그 결과, 비트선 콘택트(8)의 형성 위치에 상관없이, 소스/드레인 영역(5)의 전기 저항을 효과적으로 저감하는 것이 가능하다.
(제2 실시 형태의 효과)
제2 실시 형태에 따르면, 활성 영역의 피치에 변동이 발생하더라도, APC에 의해 제어되는 측벽 패턴 전사 공정을 이용하여 활성 영역(2)의 각 영역에 비트선 콘택트(8)를 정확하게 접속시킬 수 있다. 그러므로, 비트선 콘택트와 소스/드레인 영역이 접속하는 부분에서의 전기 저항의 증가와 접합 누설 등의 발생을 억제할 수 있다.
또한, 본 실시 형태에 따르면, 예를 들어, 활성 영역(2)의 (피치의 1/2인) 1/2피치가 설계값으로부터 채널 폭 방향으로 15％ 이상만큼 시프트되는 부분에서조차, 10％ 이내의 편차로 활성 영역(2)의 각 부분에 비트선 콘택트(8)를 접속시키는 것이 가능하다.
(제3 실시 형태의 효과)
제3 실시 형태에 따르면, 통상의 포토리소그래피법으로 패터닝을 행하더라도, 채널 폭 방향으로의 비트선 콘택트의 하부의 수직 단면 형상은 스커트 형상으로 형성될 수 있으므로, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 도전 재료가 콘택트 홀 내에 매립되는 통상적인 방법을 이용하지 않고 도전 재료로 이루어진 도전층(13)을 에칭하여 비트선 콘택트(8)를 형성하기 때문에, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
(제4 실시 형태의 효과)
제4 실시 형태에 따르면, 콘택트간 절연층(16)에 의도적으로 공극(21)을 형성함으로써, 인접하는 비트선 콘택트들(8) 간의 내전압(voltage endurance) 특성을 향상시킬 수 있다.
도 1은 제1 실시 형태에 따른 반도체 메모리 장치를 나타내는 상부도.
도 2a 내지 도 2c는 도 1의 A-A선, B-B선 및 C-C선을 따라 취한 반도체 메모리 장치(100)의 단면도.
도 3a 내지 도 3c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 4a 내지 도 4c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 5a 내지 도 5c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 6a 내지 도 6c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 7a 내지 도 7c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 8a 내지 도 8c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 9a 내지 도 9c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 10a 내지 도 10c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 11a 내지 도 11c는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 12a 및 도 12b는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 13a 및 도 13b는 제1 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 14a 및 도 14d는 제2 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 단면도.
도 15a 내지 도 15c는 제3 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 16a 내지 도 16c는 제3 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 17a 내지 도 17c는 제3 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 도면.
도 18은 제4 실시 형태에 따른 반도체 메모리 장치를 나타내는 단면도.
[제1 실시 형태]
제1 실시 형태는 본 실시 형태를 NAND형 플래시 메모리 장치에 적용하는 한 양태이다.
도 1은 제1 실시 형태에 따른 반도체 메모리 장치(100)를 도시하는 상부도이다. 또한, 도 2a는 도 1의 A-A선을 따라 취한 반도체 메모리 장치(100)를 나타내는 단면도이고, 도 2b는 도 1의 B-B선을 따라 취한 반도체 메모리 장치(100)를 나타내는 단면도이고, 도 2c는 도 1의 C-C선을 따라 취한 반도체 메모리 장치(100)의 단면도이다.
반도체 메모리 장치(100)는, 반도체 기판(1), 반도체 기판(1) 상의 복수의 활성 영역(2)을 분할하는 소자 분리 영역(3), 직렬 접속되도록 활성 영역(2) 상에 형성된 복수의 적층 게이트형 메모리 셀 트랜지스터(4), 복수의 메모리 셀 트랜지스터(4)의 양단부의 활성 영역(2) 상에 형성된 선택 트랜지스터(6a 및 6b), 선택 트랜지스터(6a 및 6b)에 인접하여 제공되는 소스/드레인 영역(5)에 각각 접속되는 소스선 콘택트(7) 및 비트선 콘택트(8), 스페이서(22) 상에 형성된 에칭 스토퍼막(10), 복수의 메모리 셀 트랜지스터(4)와 선택 트랜지스터(6a 및 6b)를 피복하는 절연층(11) 및 인접하는 비트선 콘택트들(8) 사이에 형성된 콘택트간 절연층(16)을 갖는다. 도 1에서, 스페이서(22), 에칭 스토퍼막(10), 절연층(11) 및 콘택트간 절연층(16)의 도시는 생략되어 있음을 유의한다.
각 메모리 셀 트랜지스터(4)는 반도체 기판(1) 상에 게이트 절연막(41), 게이트 절연막(41) 상에 부유 게이트(42), 부유 게이트(42) 상에 게이트간 절연막(43) 및 게이트간 절연막(43) 상에 제어 게이트(40)를 갖는다.
하나의 활성 영역(2) 상의 복수의 메모리 셀 트랜지스터(4)는 소스/드레인 영역(5)을 통해 선택 트랜지스터들(6a 및 6b) 사이에 직렬 접속되어 있다. 또한, 소자 분리 영역(3)을 통해 메모리 셀 트랜지스터(4)의 채널 폭 방향(도 1의 수직 방향)으로 인접하는 복수의 메모리 셀 트랜지스터(4)는 제어 게이트(40)를 공유한다.
선택 트랜지스터(6a 및 6b)는 반도체 기판(1) 상에 게이트 절연막(61)을 갖고, 게이트 절연막(61) 상에 선택 게이트(60)를 갖는다.
직렬 접속된 복수의 메모리 셀 트랜지스터(4)의 양단부에 위치하는 선택 트랜지스터(6a 및 6b)는, 소스/드레인 영역(5)을 통해 메모리 셀 트랜지스터(4)에 직렬 접속되어 있다. 또한, 소자 분리 영역(3)을 통해 채널 폭 방향으로 인접하는 복수의 선택 트랜지스터(6a 및 6b)는 각각 그 선택 게이트(60)를 공유한다.
또한, 선택 트랜지스터(6a)는 활성 영역(2) 상의 소스/드레인 영역(5)을 통해 인접하는 다른 선택 트랜지스터(6a)에 접속된다. 동일한 방식으로, 선택 트랜지스터(6b)도 활성 영역(2) 상의 소스/드레인 영역(5)을 통해 인접하는 또 다른 선택 트랜지스터(6b)에 접속된다. 또한, 직렬 접속된 다른 복수의 메모리 셀 트랜지스터(4)(미도시)가 또 다른 선택 트랜지스터(6a 및 6b)에 각각 접속되어 있다.
선택 트랜지스터(6a)에 속하는 소스/드레인 영역(5)에서, 소스선 콘택트(7)에 접속되는 영역은 선택 트랜지스터(6a)의 소스 영역으로서 기능한다. 한편, 선택 트랜지스터(6b)에 속하는 소스/드레인 영역(5)에서, 비트선 콘택트(8)에 접속되는 영역은 선택 트랜지스터(6b)의 드레인 영역으로서 기능한다.
반도체 기판(1)은 Si 결정 등과 같은 Si계 단결정 또는 Si계 다결정으로 이루어진다.
소자 분리 영역(3)은, 예를 들어, SiO2 등과 같은 절연 재료로 이루어진 STI(Shallow Trench Isolation) 구조를 갖는다.
메모리 셀 트랜지스터(4)의 게이트 절연막(41)과 게이트간 절연막(43)은 SiO2 등과 같은 절연 재료로 이루어진다. 한편, 제어 게이트(40)와 부유 게이트(42)는 다결정 Si 등과 같은 Si계 재료 또는 금속 재료(W, WSi, Ti, TiN, Ta, TaN, Al 또는 Cu 등)로 이루어진다. Ni, Pt, Ti 또는 Co 등과 같은 금속을 포함하는 실리사이드층이 제어 게이트(40)의 상부 상에 형성될 수 있음을 유의한다.
소스/드레인 영역(5)은, 예를 들어, 이온 주입법을 이용하여 반도체 기판(1)의 표면 내에 도전형의 불순물을 주입합으로써 형성된다.
선택 트랜지스터(6a 및 6b)의 게이트 절연막(61)은 SiO2 등과 같은 절연 재료로 이루어진다. 한편, 선택 게이트(60)는, 예를 들어, 다결정 Si 등과 같은 Si계 재료 또는 금속 재료(W, WSi, Ti, TiN, Ta, TaN, Al 또는 Cu 등)로 이루어진다. Ni, Pt, Ti 또는 Co 등과 같은 금속을 포함하는 실리사이드층이 선택 게이트(60)의 상부 상에 형성될 수 있음을 유의한다.
소스선 콘택트(7)와 비트선 콘택트(8)는 W 등과 같은 도전 재료로 이루어져 있다. 또한, 소스선 콘택트(7)와 비트선 콘택트(8)의 바닥면과 측면은 각각 배리어 금속(9)으로 피복되어 있다. 배리어 금속(9)은 Ti, TiN 또는 Co 등과 같은 도전 재료로 이루어져 있다.
도 2b에 나타낸 바와 같이, 채널 폭 방향으로의 비트선 콘택트(8)의 수직 단면 형상은, 테이퍼(taper) 형상으로 연장하는 스커트(skirt) 형상이다. 채널 폭 방향으로의 비트선 콘택트(8)의 적어도 하부의 수직 단면 형상은, 제조 공정으로 인해 스커트 형상이 된다.
대안으로, 소스선 콘택트(7)는 비트선 콘택트(8)와 동일한 형상을 가질 수 있다. 그러나, 일반적으로, 각 비트선마다 소스선 콘택트를 형성할 필요는 없고, 복수의 비트선이 하나의 소스선 콘택트를 공유할 수 있다. 그러므로, 소스선 콘택트(7)는 비트선 콘택트(8)와 반드시 동일한 형상을 가질 필요는 없다.
절연층(11)은 SiO2 등과 같은 절연 재료로 이루어져 있다.
본 실시 형태에 따른 반도체 메모리 장치(100)를 제조하는 방법의 예를 이하에 설명한다.
도 3 내지 도 11은 제1 실시 형태에 따른 반도체 메모리 장치(100)를 제조하는 공정을 나타내는 도면이다. 도 3 내지 도 11에서, 도 3a 내지 도 11a는 비트선 콘택트(8)가 형성되어 있는 영역 주변을 나타내는 상부도이다. 또한, 도 3b 내지 도 11b는 A-A선을 따라 취한, 도 3a 내지 도 11a에 나타낸 영역의 단면도이다. 또한, 도 3c 내지 도 11c는 B-B선을 따라 취한, 도 3a 내지 도 11a에 나타낸 영역의 단면도이다. 도 3a 내지 도 11a의 A-A선 및 B-B선이 각각 도 1의 A-A선 및 B-B선에 대응함을 유의한다.
우선, 도 3a 내지 도 3c에 나타낸 바와 같이, 반도체 기판(1) 상에, 복수의 활성 영역(2)을 분할하는 소자 분리 영역(3), 복수의 메모리 셀 트랜지스터(4), 소스/드레인 영역(5), 선택 트랜지스터(6b), 스페이서(22), 에칭 스토퍼막(10) 및 절연층(11)을 형성한다.
다음으로, 도 4a 내지 도 4c에 나타낸 바와 같이, 두 개의 인접하는 선택 트랜지스터들(6b) 사이에서 절연층(11) 및 에칭 스토퍼막(10)을 제거하여, 트렌치(12)를 형성한다. 트렌치(12)는, 예를 들어, 포토리소그래피법과 RIE(Reactive Ion Etching:반응성 이온 에칭)법에 의해 형성된다. 트렌치(12)는 수직 방향이 채널 폭 방향에 대응하는 선형 패턴을 갖는다.
다음으로, 도 5a 내지 도 5c에 나타낸 바와 같이, 도전층(13)과 이 도전층(13)을 피복하는 배리어 금속(9)이 트렌치(12) 내에 형성된다. 여기서, 도전층(13)은 후속되는 공정에서 비트선 콘택트(8)로 성형(shape)되는 층이다.
도전층(13)과 배리어 금속(9)은, 예를 들어, 이하의 공정으로 형성된다. 우선, W 등과 같은 도전층(13)의 재료막과 Ti 또는 TiN 등과 같은 배리어 금속(9)의 재료막이, PVD법, CVD법 또는 ALD(Atomic Layer Deposition:원자층 증착)법 등에 의해 트렌치(12) 내로 순차적으로 매립된다. 이어서, 트렌치(12) 외부의 재료막 의 일부분이 CMP(Chemical Mechanical Polishing:화학 기계적 연마) 등과 같은 평탄화에 의해 제거되어, 도전층(13)과 배리어 금속(9)으로 가공된다.
또한, 도 5a 내지 도 5c에 나타내지는 않았지만, 배리어 금속(9)과 반도체 기판(1) 내의 소스/드레인 영역(5)을 포함하는 활성 영역(2)은 열에 반응하고, 그 결과 이하에 설명하는 실리사이드층이 형성된다.
다음으로, 도 6a 내지 도 6c에 나타낸 바와 같이, 측벽 패턴 전사 공정에 사용되는 코어(14)가 절연층(11) 상에 형성된다. 코어(14)는, 수직 방향이 메모리 셀 트랜지스터(4)의 채널 방향(도 6a의 수평 방향)에 대응하는 선형 패턴을 갖는다.
코어(14)는, 예를 들어, 이하의 공정으로 형성된다. 우선, 다결정 Si, SiN, TEOS 또는 비정질 탄소 등과 같은 코어(14)의 재료막이, CVD(Chemical Vapor Deposition:화학 증착)법 등에 의해 절연층(11), 배리어 금속(9) 및 도전층(13) 상에 형성된다. 그 후, 포토리소그래피법과 RIE법을 이용하여 재료막을 패터닝하여 코어(14)로 성형한다. 코어(14)의 폭이 코어에 슬리밍 처리를 적용함으로써 얇게 될 수 있음을 유의한다.
다음으로, 도 7a 내지 도 7c에 나타낸 바와 같이, 코어(14)의 양 측면 상에 측벽 마스크(15)를 형성한다.
측벽 마스크(15)는, 예를 들어, 이하의 방법으로 형성된다. 우선, 코어(14)의 표면을 피복하도록, 다결정 Si, SiN, SiO2, TEOS 또는 BN(Boron Nitride:질화 붕소)막 등으로 이루어진 측벽 마스크(15)의 재료막이 CVD법 등에 의해 형성된다. 그후, 재료막은, RIE법 등과 같은 이방성 에칭법에 의해 측벽 마스크(15)로 성형된다.
다음으로, 도 8a 내지 도 8c에 나타낸 바와 같이, 코어(14)는 측벽 마스크(15)는 남겨둔 채, RIE법 또는 웨트 처리 등에 의해 선택적으로 제거된다.
다음으로, 도 9a 내지 도 9c에 나타낸 바와 같이, 측벽 마스크(15)를 에칭 마스크로서 사용하여 도전층(13)과 배리어 금속(9)을 에칭하여, 그 결과 도전층(13)이 비트선 콘택트(8)로 성형된다. 에칭은 RIE법 등에 의해 행해진다.
이때, 도 9c에 나타낸 바와 같이, 도전층(13)이 제거된 트렌치(12) 내의 영역인, 도전층(13)에 형성된 트렌치의 바닥의 직경은, 에칭 속성으로 인해 그 개구부 근처의 직경보다 작다. 그러므로, 채널 폭 방향으로의 비트선 콘택트(8)의 적어도 하부의 수직 단면 형상은 스커트 형상이 된다.
다음으로, 도 10a 내지 도 10c에 나타낸 바와 같이, 웨트 처리 등에 의해 측벽 마스크(15)가 제거된다.
다음으로, 도 11a 내지 도 11c에 나타낸 바와 같이, 도전층(13)이 제거된 트렌치(12)의 영역 내에 절연 재료가 매립되어, 콘택트간 절연층(16)을 형성한다.
콘택트간 절연층(16)은, 예를 들어, 이하의 방법으로 형성된다. 우선, CVD법 또는 ALD 등에 의해, 도전층(13)이 제거된 트렌치(12)의 영역 내에 콘택트간 절연층(16)의 재료막을 매립한다. 이어서, 트렌치(12) 외부의 재료막의 일부분을 CMP 등과 같은 평탄화로 제거하고, 콘택트간 절연층(16)으로 성형한다. 여기서, 콘택트간 절연층(16)의 재료막으로서, 절연층(11)과 동일한 재료로 이루어진 막을 사용하는 것도 가능하다.
대안으로, 콘택트간 절연층(16)은, 도전층(13)이 제거된 트렌치(12)의 영역 내에 절연막을 매립하면서 측벽 마스크(15)는 제거하지 않고 남겨두고, 비트선 콘택트(8)를 스토퍼로서 사용하는 CMP로 측벽 마스크(15)와 절연 재료를 함께 평탄화함으로써 형성될 수 있다.
소스선 콘택트(7)도 비트선 콘택트(8)와 동일한 방법으로 형성될 수 있음을 유의한다.
(제1 실시 형태의 효과)
제1 실시 형태에 따르면, 채널 폭 방향으로의 비트선 콘택트(8)의 하부의 수직 단면 형상이 스커트 형상으로 형성될 수 있다. 그러므로, 바닥 부분의 직경이 상부의 직경보다 작은 종래의 비트선 콘택트에 비해, 비트선 콘택트와 소스/드레인 영역의 접속 면적이 비트선 콘택트의 피치에 대해 증가할 수 있어, 접속부의 전기 저항을 저감할 수 있다.
또한, 도전 재료를 콘택트 홀 내에 매립하는 종래의 방법을 사용하지 않고 도전 재료로 이루어진 도전층(13)을 에칭하여 비트선 콘택트(8)를 형성하기 때문에, 도전 재료를 콘택트 홀 내에 매립할 때의 실패로 인해 발생하는 비트선 콘택트에서의 보이드 또는 심의 발생을 방지하는 것이 가능하다. 그 결과, 비트선 콘택트에서의 전기 저항의 증가를 억제하는 것이 가능하다.
또한, 측벽 패턴 전사 공정을 사용하여 비트선 콘택트(8)를 형성하기 때문에, 미세한(microscopic) 패턴을 갖는 비트선 콘택트(8)를 형성하는 것이 가능하다.
또한, 도 5a 내지 도 5c에 나타낸 도전층(13)과 배리어 금속(9)을 형성하는 공정 후에, 배리어 금속(9)과 반도체 기판(1)의 소스/드레인 영역(5)을 포함하는 활성 영역(2)이 열 처리에 의해 반응하여, 그 결과 실리사이드층(17)이 형성된다. 도 12a 및 도 12b는 실리사이드층(17)의 주변을 나타내는 확대 단면도이다. 도 12a 및 도 12b의 단면은 각각 도 3c 및 도 11c의 단면에 대응한다.
도 12a에 나타낸 바와 같이, 배리어 금속(9)이 소스/드레인 영역(5)의 상부 표면과 트렌치(12) 내의 소자 분리 영역(3)의 상부 표면 위의 소스/드레인 영역(5)의 측면의 한 영역을 피복하기 때문에, 실리사이드층(17)은 소스/드레인 영역(5)의 상부 표면 위에 뿐만 아니라 소자 분리 영역(3)의 상부 표면 위의 전체 영역 상에도 형성된다. 그 결과, 소스/드레인 영역(5)의 전기 저항을 효과적으로 저감하는 것이 가능하다.
그러므로, 도 12b에 나타낸 바와 같이, 후속되는 공정에서 형성되는 비트선 콘택트(8)가 채널 폭 방향으로 활성 영역(2)으로부터 시프트되어 형성되더라도, 실리사이드층(17)은, 소스/드레인 영역(5)의 상부 표면 전체 영역 상에, 그리고 비트선 콘택트(8)가 접속되는 영역을 포함하는, 채널 폭 방향으로의 소스/드레인 영역(5)의 한 영역 내의 소자 분리 영역(3)의 상부 표면 위의 소스/드레인 영역의 측면의 한 영역 상에 형성된다. 그 결과, 비트선 콘택트(8)의 형성 위치에 상관없이, 소스/드레인 영역(5)의 전기 저항을 효과적으로 저감하는 것이 가능하다.
소자 분리 영역(3)의 상부 표면의 위치가 소스/드레인 영역(5)을 포함하는 반도체 기판(1)의 영역의 상부 표면의 위치보다 높은 경우에는, 소자 분리 영역(3)의 상부 표면 상에 소스/드레인 영역(5)의 측면의 영역이 존재하지 않기 때문에, 비트선 콘택트(8)가 접속되는 영역을 포함하는, 채널 폭 방향으로의 소스/드레인 영역(5)의 영역 내의 소스/드레인 영역(5)의 상부 표면 위의 전체 영역 상에 실리사이드층(17)이 형성됨을 유의한다.
도 13a 및 도 13b는 비교예로서 비트선 콘택트(108)를 갖는 통상적인 반도체 메모리 장치의 실리사이드층(117)의 주변을 나타내는 확대 단면도이다.
도 13a에 나타낸 바와 같이, 통상적인 방법에 따르면, 배리어 금속(109)과 비트선 콘택트(108)는 콘택트 홀 내에 도전 재료를 매립함으로써 함께 형성되기 때문에, 배리어 금속(109)의 형성 위치는 콘택트 홀의 형성 위치, 즉, 비트선 콘택트(108)의 형성 위치에 의해 결정된다. 그러므로, 비트선 콘택트(108)가 활성 영역(2)으로부터 시프트되어 형성되면, 배리어 금속(109)은 활성 영역(2)의 상부 표면의 일부분과 측면에만 접촉한다.
그 결과, 도 13b에 나타낸 바와 같이, 실리사이드층(117)은 활성 영역(2)의 상부 표면의 일부분과 측면 상에만 형성되어, 소스/드레인 영역(105)의 전기 저항을 효과적으로 저감시킬 수 없다.
또한, 본 실시 형태에 따르면, 비트선 콘택트를 형성할 때 도전 재료를 콘택트 홀 내에 매립하는 방법을 사용하지 않기 때문에, 콘택트 홀 바닥의 불순물에 의해 야기되는 통상적인 방법에서의 문제점을 방지할 수 있다.
콘택트 홀의 종횡비가 크면, 콘택트 홀 바닥의 불순물을 제거하는 것이 곤란하며, 예를 들어, 불순물이 소스/드레인 영역 상에 형성된 실리사이드층에 혼합되고, 이것은 소스/드레인 영역과 접촉하는 비트선 콘택트의 접속부에서의 전기 저항을 증가시킬 가능성이 있다.
또한, 본 실시 형태에 따르면, 비트선 콘택트(8)의 전기 저항을 저감하는 것이 가능하기 때문에, 전체 장치에서의 비트선 콘택트의 전기 저항의 평균값이, 전기 저항률의 측정 대상이 되는 비트선 콘택트의 수의 증가에 따라 급격히 증가하는, 고 저항 비트선 콘택트의 수의 증가에 의해 야기되는 하이 플라이어(High Flyer)라 불리는 문제점을 억제하는 것이 가능하다.
[제2 실시 형태]
제2 실시 형태는 활성 영역(2)의 피치에 변동이 있다는 점에서 제1 실시 형태와 다르다. 제1 실시 형태와 동일한 다른 점들에 대한 설명은 생략되거나 또는 간략화함을 유의한다.
도 14a 내지 도 14d는 제2 실시 형태에 따른 반도체 메모리 장치를 제조하는 공정을 나타내는 단면도이다.
우선, 도전층(13)과 배리어 금속(9)을 형성하는, 도 3 내지 도 5에 도시된 공정까지의 공정은 제1 실시 형태와 동일한 방식으로 행해진다. 그러나, 본 실시 형태에서는, 활성 영역(2)의 피치에 변동이 있다. 활성 영역(2)의 피치의 변동은, 예를 들어, 소자 분리 영역(3)용의 트렌치를 형성하는 데 사용되는 에칭 마스크의 패턴에서 변동이 발생할 때 발생된다.
다음으로, 도 14a에 나타낸 바와 같이, 절연층(11) 상에 코어(14)를 형성한다. 이때, APC(Advance Process Control:고급 공정 제어 기술) 중 하나인 피드 포워드법(Feed Forward Method)에 의해 코어(14) 상에 활성 영역(2)의 피치의 변동을 고려한 패턴을 형성한다.
상세하게는, 예를 들어, 반도체 기판(1)에 소자 분리 영역(3)용 트렌치를 형성한 후, CDSEM(Critical Dimension Scanning Electron Microscope) 등을 이용하여 활성 영역(2)의 피치의 변동을 측정하고, 변동된 피치로 활성 영역(2)에 정확하게 접속되는 비트선 콘택트가 형성될 수 있도록 측벽 마스크의 패턴을 역산한다. 또한, 산출된 측벽 마스크 패턴으로부터 코어(14)의 패턴을 역산하여, 코어(14)의 슬리밍양을 정한다.
다음으로, 도 14b에 나타낸 바와 같이, 코어(14)의 양 측면 상에 측벽 마스크(15)를 형성한다.
다음으로, 도 14c에 나타낸 바와 같이, 측벽 마스크(15)를 남겨둔 채 코어(14)를 선택적으로 제거하고 나서, 측벽 마스크(15)를 에칭 마스크로서 사용하여 도전층(13)과 배리어 금속(9)을 에칭한 결과, 도전층(13)이 비트선 콘택트(8)로 성형된다.
이때, 각 비트선 콘택트(8)는 APC에 의해 변동된 피치로 활성 영역(2)의 각 영역에 정확하게 접속된다.
다음으로, 도 14d에 나타낸 바와 같이, 측벽 마스크(15)를 제거한 후, 도전층(13)이 제거된 트렌치(12)의 영역 내에 절연 재료를 매립하여, 콘택트간 절연층(16)을 형성한다.
(제2 실시 형태의 효과)
통상적인 방법에 따르면, 활성 영역의 피치에 변동이 발생하면, 비트선 콘택트의 피치 주기를 제어하기 어렵기 때문에, 비트선 콘택트를 활성 영역에 정확하게 접속시키는 것이 불가능하다. 비트선 콘택트가 활성 영역으로부터 시프트되어 형성되면, 비트선 콘택트와 소스/드레인 영역의 접속 영역이 줄어들어, 접속부에서의 전기 저항이 증가하게 된다. 또한, 활성 영역으로부터 시프트된 비트선 콘택트의 부분이 소자 분리 영역에 들어가고 이 부분이 소스/드레인 영역보다 낮은 위치에 형성되면, 접합 누설(junction leakage)이 발생할 수 있다.
한편, 제2 실시 형태에 따르면, 활성 영역의 피치에 변동이 발생하더라도, APC에 의해 제어되는 측벽 패턴 전사 공정을 이용하여 활성 영역(2)의 각 영역에 비트선 콘택트(8)를 정확하게 접속시킬 수 있다. 그러므로, 비트선 콘택트와 소스/드레인 영역이 접속하는 부분에서의 전기 저항의 증가와 접합 누설 등의 발생을 억제할 수 있다.
또한, 본 실시 형태에 따르면, 예를 들어, 활성 영역(2)의 (피치의 1/2인) 1/2피치가 설계값으로부터 채널 폭 방향으로 15％ 이상만큼 시프트되는 부분에서조차, 10％ 이내의 편차로 활성 영역(2)의 각 부분에 비트선 콘택트(8)를 접속시키는 것이 가능하다.
활성 영역(2)의 피치에 큰 변동이 없는 경우에도 본 실시 형태를 적용하는 것이 가능함을 유의한다.
[제3 실시 형태]
제3 실시 형태는 도전층(13)이 비트선 콘택트로 성형될 때 측벽 패턴 전사 공정을 사용하지 않고 통상의 포토리소그래피법으로 패터닝을 행한다는 점에서 제1 실시 형태와 다르다. 제1 실시 형태와 동일한 다른 점들에 대한 설명은 생략되거나 또는 간략화함을 유의한다.
도 15 내지 도 17은 제3 실시 형태에 따른 반도체 메모리 장치(100)를 제조하는 공정을 나타내는 도면이다. 도 15 내지 도 17에서, 도 15a 내지 도 17a는 이하에 설명되는 비트선 콘택트(19)가 형성되는 영역 주변을 나타내는 상부도이다. 또한, 도 15b 내지 도 17b는 각각 A-A선을 따라 취한, 도 15a 내지 도 17a에 도시된 영역의 단면도이다. 또한, 도 15c 내지 도 17c는 각각 B-B선을 따라 취한, 도 15a 내지 도 17a에 도시된 영역의 단면도이다. 도 15a 내지 도 17a의 A-A 및 B-B선이 도 1의 A-A 및 B-B선에 각각 대응함을 유의한다.
우선, 도전층(13)과 배리어 금속(9)을 형성하는, 도 3 내지 도 5에 도시된 공정까지의 공정은 제1 실시 형태와 동일한 방식으로 행해진다.
다음으로, 도 15a 내지 도 15c에 나타낸 바와 같이, 포토리소그래피법에 의해 형성된 소정의 개구 패턴을 갖는 마스크(18)를 형성한다. 소정의 개구 패턴은, 예를 들어, 세로 방향이 채널 방향에 대응하는 타원형 형상의 패턴이다. 마스크(18)의 개구 패턴의 치수는 RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 등에 의해 줄어들 수 있음을 유의한다.
다음으로, 도 16a 내지 도 16c에 나타낸 바와 같이, 마스크(18)를 에칭 마스크로서 사용하여 도전층(13)과 배리어 금속(9)을 에칭한 결과, 도전층(13)이 비트선 콘택트(19)로 성형된다.
다음으로, 도 17a 내지 도 17c에 나타낸 바와 같이, 마스크(18)를 제거한 후, 도전층(13)이 제거된 트렌치(12)의 영역 내에 절연 재료를 매립하여, 콘택트간 절연층(20)을 형성한다.
이때, 마스크(18)가 타원형 형상의 개구 패턴을 가지면, 도전층(13)에 형성된 트렌치(도전층(13)이 제거된 트렌치(12)의 영역)의 패턴 형상이 패널 폭 방향으로 밖으로 구부러진 원통 형상(barrel-shape)으로 되고, 콘택트간 절연층(20)의 형상 또한 채널 폭 방향으로 밖으로 구부러진 원통 형상으로 된다. 그러므로, 도전층(13)으로부터 성형된 비트선 콘택트(19)는 채널 폭 방향으로 안으로 구부러진 패턴을 갖는다.
(제3 실시 형태의 효과)
제3 실시 형태에 따르면, 통상의 포토리소그래피법으로 패터닝을 행하더라도, 채널 폭 방향으로의 비트선 콘택트의 하부의 수직 단면 형상은 스커트 형상으로 형성될 수 있으므로, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 도전 재료가 콘택트 홀 내에 매립되는 통상적인 방법을 이용하지 않고 도전 재료로 이루어진 도전층(13)을 에칭하여 비트선 콘택트(8)를 형성하기 때문에, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
[제4 실시 형태]
제4 실시 형태는 콘택트간 절연층에 공극(air gap)이 형성된다는 점에서 제1 실시 형태와 다르다. 제1 실시 형태와 동일한 다른 점들에 대한 설명은 생략되거나 또는 간략화함을 유의한다.
도 18은 제4 실시 형태에 따른 반도체 메모리 장치를 나타내는 단면도이다. 도 18의 단면도는 도 2b의 단면도에 대응한다.
본 실시 형태의 콘택트간 절연층(16)은 공극(21)을 포함한다.
제1 실시 형태의 콘택트간 절연층(16)을 형성하는 공정에서(도 11 참조), 플라즈마 CVD법 또는 HDP(High Density Plasma:고밀도 플라즈마)법 등과 같은 불충분한 매립 특성을 갖는 절연막 형성법을 사용하여, 도전층(13)이 제거된 트렌치(12)의 영역 내에 절연 재료를 매립함으로써, 콘택트간 절연층(16)에 의도적으로 공극(21)을 형성하는 것이 가능하다.
(제4 실시 형태의 효과)
제4 실시 형태에 따르면, 콘택트간 절연층(16)에 의도적으로 공극(21)을 형성함으로써, 인접하는 비트선 콘택트들(8) 간의 내전압 특성을 향상시킬 수 있다.
[다른 실시예들]
본 발명은 상술한 제1 내지 제4 실시 형태에 제한되는 것이 아니며, 본 발명의 요점에서 벗어나지 않고 당업자에 의해 각종 종류의 변경이 구현될 수 있음을 유의한다.
또한, 상술한 실시 형태의 구성 요소들은 본 발명의 요점에서 벗어나지 않고 서로 임의로 조합될 수 있다.
1 : 반도체 기판
2 : 활성 영역
3 : 소자 분리 영역
4 : 메모리 셀 트랜지스터
5, 105 : 소스/드레인 영역
6a, 6b : 선택 트랜지스터
7 : 소스선 콘택트
8, 19, 108 : 비트선 콘택트
9, 109 : 배리어 금속
11 : 절연층
12 : 트렌치
13 : 도전층
14 : 코어
15 : 측벽 마스크
16, 20 : 콘택트간 절연층
17, 117 : 실리사이드층
21 : 공극
60 : 선택 게이트
100 : 반도체 메모리 장치

Claims (20)

  1. 반도체 메모리 장치로서,
    소자 분리 영역에 의해 분할된 활성 영역을 갖는 반도체 기판;
    상기 활성 영역 상에 직렬 접속된 복수의 적층 게이트형 메모리 셀 트랜지스터;
    상기 활성 영역 상의 상기 복수의 메모리 셀 트랜지스터의 양단부에 접속된 선택 트랜지스터들; 및
    상기 활성 영역의 상기 선택 트랜지스터에 속하는 드레인 영역에 접속된 비트선 콘택트 -상기 복수의 메모리 셀 트랜지스터의 채널 폭 방향으로의 상기 비트선 콘택트의 하부의 수직 단면 형상은 스커트(skirt) 형상임-
    를 포함하는, 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 비트선 콘택트에 접속될 영역을 포함하는, 상기 채널 폭 방향으로의 드레인 영역의 한 영역에서, 상기 드레인 영역의 상부 표면의 전체 영역 상에 그리고 상기 소자 분리 영역의 상부 표면 위의 상기 드레인 영역의 측면의 한 영역 상에 실리사이드층이 형성되는, 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 소자 분리 영역을 개재하여 상기 활성 영역에 인접하는 다른 활성 영역 상에 직렬 접속된 다른 복수의 적층 게이트형 메모리 셀 트랜지스터;
    상기 다른 활성 영역 상의 상기 다른 복수의 메모리 셀 트랜지스터의 양단부에 접속된 다른 선택 트랜지스터들;
    상기 다른 활성 영역의 상기 다른 선택 트랜지스터에 속하는 다른 드레인 영역에 접속된 다른 비트선 콘택트 -상기 다른 복수의 메모리 셀 트랜지스터의 채널 폭 방향으로의 상기 다른 비트선 콘택트의 하부의 수직 단면 형상은 스커트 형상임-; 및
    공극(air gap)을 포함하도록 상기 비트선 콘택트와 상기 다른 비트선 콘택트 사이에 형성된 콘택트간 절연층
    을 더 포함하는, 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 비트선 콘택트는 상기 채널 폭 방향으로 안으로 구부러진 패턴을 갖는, 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 소자 분리 영역을 개재하여 상기 활성 영역에 인접하는 다른 활성 영역 상에 직렬 접속된 다른 복수의 적층 게이트형 메모리 셀 트랜지스터;
    상기 다른 활성 영역 상의 상기 다른 복수의 메모리 셀 트랜지스터의 양단부에 접속된 다른 선택 트랜지스터들;
    상기 다른 활성 영역의 상기 다른 선택 트랜지스터에 속하는 다른 드레인 영역에 접속된 다른 비트선 콘택트 -상기 다른 복수의 메모리 셀 트랜지스터의 채널 폭 방향으로의 상기 다른 비트선 콘택트의 하부의 수직 단면 형상은 스커트 형상임-; 및
    공극을 포함하도록 상기 비트선 콘택트와 상기 다른 비트선 콘택트 사이에 형성된 콘택트간 절연층
    을 더 포함하는, 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 비트선 콘택트는 상기 채널 폭 방향으로 안으로 구부러진 패턴을 갖는, 반도체 메모리 장치.
  7. 반도체 메모리 장치의 제조 방법으로서,
    직렬 접속되는, 반도체 기판의 활성 영역 상의 복수의 적층 게이트형 메모리 셀 트랜지스터, 상기 복수의 메모리 셀 트랜지스터의 양단부에 접속되는 상기 활성 영역 상의 선택 트랜지스터들, 상기 활성 영역의 선택 트랜지스터에 속하는 드레인 영역, 및 상기 복수의 메모리 셀 트랜지스터와 상기 선택 트랜지스터들을 피복하는 절연층을 형성하는 단계;
    상기 드레인 영역 상의 영역을 포함하는 상기 절연층의 영역에 트렌치를 형성하는 단계 -상기 트렌치의 패턴은 그 세로 방향이 상기 복수의 메모리 셀 트랜지스터의 채널 폭 방향에 대응함-;
    상기 트렌치 내에 도전 재료를 매립하는 단계;
    상기 도전 재료를 상기 드레인 영역에 접속되는 비트선 콘택트로 에칭을 행하여 성형(shaping)하는 단계; 및
    상기 성형 단계에 의해 상기 도전 재료가 제거된 상기 트렌치의 영역 내에 절연 재료를 매립하는 단계
    를 포함하는, 반도체 메모리 장치 제조 방법.
  8. 제7항에 있어서, 상기 도전 재료와 상기 드레인 영역 간에 발생한 실리사이드화 반응(silicidation reaction)에 의해 상기 드레인 영역의 표면 상에 실리사이드층이 형성되는, 반도체 메모리 장치 제조 방법.
  9. 반도체 메모리 장치의 제조 방법으로서,
    반도체 기판의 소자 분리 영역을 개재하여 서로 인접하는 각 제1 및 제2 활성 영역 상의 복수의 제1 및 제2 메모리 셀 트랜지스터, 상기 복수의 제1 및 제2 메모리 셀 트랜지스터의 양단부에 각각 접속되는 상기 각 제1 및 제2 활성 영역 상의 제1 및 제2 선택 트랜지스터, 상기 각 제1 및 제2 활성 영역의 상기 제1 및 제2 선택 트랜지스터에 각각 속하는 제1 및 제2 드레인 영역, 및 상기 복수의 제1 및 제2 메모리 셀 트랜지스터와 상기 제1 및 제2 선택 트랜지스터를 피복하는 절연층을 형성하는 단계;
    상기 제1 및 제2 드레인 영역 상의 한 영역을 포함하는 상기 절연층의 한 영역에 트렌치를 형성하는 단계 -상기 트렌치의 패턴은 그 세로 방향이 상기 복수의 제1 및 제2 메모리 셀 트랜지스터의 채널 폭 방향에 대응함-;
    상기 트렌치 내에 도전 재료를 매립하는 단계;
    상기 제1 및 제2 드레인 영역에 각각 접속된 제1 및 제2 비트선 콘택트를 형성하기 위해 상기 도전 재료를 에칭으로 성형하는 단계; 및
    상기 성형 공정에 의해 상기 도전 재료가 제거된 상기 트렌치의 영역 내에 절연 재료를 매립하는 단계
    를 포함하는, 반도체 메모리 장치 제조 방법.
  10. 제9항에 있어서,
    상기 도전 재료를 에칭으로 성형하는 단계는 측벽 패턴 전사 공정(sidewall pattern transfer process)을 이용하여 수행되고,
    상기 측벽 패턴 전사 공정은, 상기 도전 재료 상에 코어를 형성하는 단계, 상기 코어의 측면들 상에 측벽들을 형성하는 단계, 및 상기 코어를 제거한 후 상기 측벽들을 마스크로 사용하여 상기 도전 재료를 에칭하는 단계를 포함하는, 반도체 메모리 장치 제조 방법.
  11. 제10항에 있어서, 상기 제1 및 제2 활성 영역을 형성한 후, 그 피치를 측정하고, 상기 피치에 기초하여 상기 코어의 패턴을 결정하는, 반도체 메모리 장치 제조 방법.
  12. 제10항에 있어서, 상기 절연 재료는 공극을 포함하도록, 상기 제1 비트선 콘택트와 상기 제2 비트선 콘택트 사이에 매립되는, 반도체 메모리 장치 제조 방법.
  13. 제12항에 있어서, 상기 절연 재료는 플라즈마 CVD법 또는 HDP법에 의해 매립되는, 반도체 메모리 장치 제조 방법.
  14. 제9항에 있어서, 상기 도전 재료와 상기 제1 드레인 영역 간에 그리고 상기 도전 재료와 상기 제2 드레인 영역 간에 발생한 실리사이드화 반응에 의해 상기 제1 및 제2 드레인 영역의 표면 상에 실리사이드층들이 형성되는, 반도체 메모리 장치 제조 방법.
  15. 반도체 메모리 장치로서,
    소자 분리 영역에 의해 분할된 활성 영역을 갖는 반도체 기판;
    상기 활성 영역 상의 적층 게이트형 메모리 셀 트랜지스터;
    상기 활성 영역 상의 상기 메모리 셀 트랜지스터의 양단부에 접속된 선택 트랜지스터; 및
    상기 활성 영역의 상기 선택 트랜지스터에 속하는 소스/드레인 영역에 접속된 비트선 콘택트 -상기 메모리 셀 트랜지스터의 채널 폭 방향으로의 상기 비트선 콘택트의 하부의 수직 단면 형상은 스커트 형상임-
    를 포함하는, 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 비트선 콘택트에 접속될 영역을 포함하는 상기 채널 폭 방향으로의 상기 소스/드레인 영역의 한 영역에서, 상기 소스/드레인 영역의 상부 표면의 전체 영역 상에 그리고 상기 소자 분리 영역의 상부 표면 위의 상기 소스/드레인 영역의 측면의 한 영역 상에 실리사이드층이 형성되는, 반도체 메모리 장치.
  17. 반도체 메모리 장치의 제조 방법으로서,
    반도체 기판의 활성 영역 상의 적층 게이트형 메모리 셀 트랜지스터, 상기 메모리 셀 트랜지스터의 양단부에 접속되는 상기 활성 영역 상의 선택 트랜지스터, 상기 활성 영역의 선택 트랜지스터에 속하는 소스/드레인 영역, 및 상기 메모리 셀 트랜지스터와 상기 선택 트랜지스터를 피복하는 절연층을 형성하는 단계;
    상기 소스/드레인 영역 상의 영역을 포함하는 상기 절연층의 영역에 트렌치를 형성하는 단계 -상기 트렌치의 패턴은 그 세로 방향이 상기 메모리 셀 트랜지스터의 채널 폭 방향에 대응함-;
    상기 트렌치 내에 도전 재료를 매립하는 단계;
    상기 도전 재료를 상기 소스/드레인 영역에 접속되는 비트선 콘택트로 에칭을 행하여 성형하는 단계; 및
    상기 성형 단계에 의해 상기 도전 재료가 제거된 상기 트렌치의 영역 내에 절연 재료를 매립하는 단계
    를 포함하는, 반도체 메모리 장치 제조 방법.
  18. 제17항에 있어서, 상기 도전 재료와 상기 소스/드레인 영역 간에 발생한 실리사이드화 반응에 의해 상기 소스/드레인 영역의 표면 상에 실리사이드층이 형성되는, 반도체 메모리 장치 제조 방법.
  19. 반도체 메모리 장치 제조 방법으로서,
    반도체 기판의 소자 분리 영역을 개재하여 서로 인접하는 각 제1 및 제2 활성 영역 상의 제1 및 제2 메모리 셀 트랜지스터, 상기 제1 및 제2 메모리 셀 트랜지스터의 양단부에 각각 접속되는 상기 각 제1 및 제2 활성 영역 상의 제1 및 제2 선택 트랜지스터, 상기 각 제1 및 제2 활성 영역의 상기 제1 및 제2 선택 트랜지스터에 각각 속하는 제1 및 제2 소스/드레인 영역, 및 상기 제1 및 제2 메모리 셀 트랜지스터와 상기 제1 및 제2 선택 트랜지스터를 피복하는 절연층을 형성하는 단계;
    상기 제1 및 제2 소스/드레인 영역 상의 한 영역을 포함하는 상기 절연층의 한 영역에 트렌치를 형성하는 단계 -상기 트렌치의 패턴은 그 세로 방향이 상기 제1 및 제2 메모리 셀 트랜지스터의 채널 폭 방향에 대응함-;
    상기 트렌치 내에 도전 재료를 매립하는 단계;
    상기 제1 및 제2 소스/드레인 영역에 각각 접속되는 제1 및 제2 비트선 콘택트를 형성하기 위해 상기 도전 재료를 에칭으로 성형하는 단계; 및
    상기 성형 공정에 의해 상기 도전 재료가 제거된 상기 트렌치의 영역 내에 절연 재료를 매립하는 단계
    를 포함하는, 반도체 메모리 장치 제조 방법.
  20. 제19항에 있어서,
    상기 도전 재료를 에칭으로 성형하는 단계는 측벽 패턴 전사 공정을 이용하여 수행되고,
    상기 측벽 패턴 전사 공정은, 상기 도전 재료 상에 코어를 형성하는 단계, 상기 코어의 측면들 상에 측벽들을 형성하는 단계, 및 상기 코어를 제거한 후 상기 측벽들을 마스크로 사용하여 상기 도전 재료를 에칭하는 단계를 포함하는, 반도체 메모리 장치 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8304840B2 (en) 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
JP5570953B2 (ja) 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
SG181212A1 (en) * 2010-11-18 2012-06-28 Toshiba Kk Nonvolatile semiconductor memory and method of manufacturing with multiple air gaps
US8933491B2 (en) 2011-03-29 2015-01-13 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of vertically stacked tiers of memory cells
KR20120121177A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
JP2015056478A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置および半導体装置の製造方法
JP2015060918A (ja) * 2013-09-18 2015-03-30 株式会社東芝 半導体装置
KR20180071100A (ko) * 2016-12-19 2018-06-27 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
CN111354739A (zh) * 2018-12-21 2020-06-30 芯恩（青岛）集成电路有限公司 一种三维有结半导体存储器件及其制造方法
TWI713978B (zh) * 2019-01-19 2020-12-21 力晶積成電子製造股份有限公司 半導體元件及其製造方法
US10957797B2 (en) 2019-03-26 2021-03-23 International Business Machines Corporation Series connected stacked vertical transistors for high voltage applications
KR20230053050A (ko) * 2021-10-13 2023-04-21 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN115832015B (zh) * 2022-11-23 2023-09-05 北京超弦存储器研究院 一种半导体器件及其制备方法、电子设备

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611010B2 (en) * 1999-12-03 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device
JP2002280463A (ja) * 2001-03-16 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
US6812084B2 (en) * 2002-12-09 2004-11-02 Progressant Technologies, Inc. Adaptive negative differential resistance device
JP2005039216A (ja) * 2003-06-23 2005-02-10 Toshiba Corp 不揮発性半導体記憶装置
JP2005236201A (ja) * 2004-02-23 2005-09-02 Renesas Technology Corp 半導体装置及びその製造方法
JP4410075B2 (ja) * 2004-09-28 2010-02-03 株式会社東芝 半導体装置およびその製造方法
KR100653714B1 (ko) * 2005-04-12 2006-12-05 삼성전자주식회사 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자
US8436410B2 (en) * 2005-10-31 2013-05-07 Samsung Electronics Co., Ltd. Semiconductor devices comprising a plurality of gate structures
US7598165B2 (en) * 2006-08-30 2009-10-06 Micron Technology, Inc. Methods for forming a multiplexer of a memory device
JP5178103B2 (ja) * 2007-09-12 2013-04-10 株式会社東芝 半導体装置およびその製造方法

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