CN104600076A - 连接存储栅存储单元及其操作和制造方法 - Google Patents
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Abstract
本公开提供了一种连接存储栅存储单元及其操作和制造方法。一示例存储单元可以包括：存储晶体管，包括在衬底上形成的栅堆叠，所述栅堆叠包括依次堆叠的存储栅介质、存储栅电极、控制栅介质和控制栅电极；以及辅助晶体管，包括在衬底上形成的栅堆叠以及位于栅堆叠相对两侧的源/漏区，其中，存储晶体管的存储栅电极连接到辅助晶体管的源/漏区之一。
Description
技术领域
本公开涉及半导体存储技术，更具体地，涉及一种能够提高速度且因此降低功耗的存储单元及其操作和制造方法。
背景技术
由于各种应用如计算的需求，要求半导体存储器越来越快且消耗更少的能量。当前，基于浮栅的闪存是非易失性存储器的主流。在浮栅晶体管中，存储栅电极(或者，电荷存储层)是电浮置的，且因此可以称作“浮栅(floating gate)”。浮栅可以用来存储电荷，且因此浮栅晶体管可以用作存储器件。在这种存储器件中，可以利用穿过浮栅介质层(或者，隧穿介质层)如氧化物的F-N隧穿或者热电子注入等效应，来在浮栅中存储或移除电荷如电子，从而进行写入或擦除。
然而，由于其写入和擦除速度较慢的缺点，基于浮栅的闪存难以获得更广泛的应用。此外，随着器件尺寸的不断缩小，器件中的浮栅能够存储的电荷越来越少。
发明内容
本公开的目的至少部分地在于提供一种存储单元及其操作方法，其中可以提高存储单元的操作速度并因此降低功耗。
根据一个实施例，提供了一种存储单元，包括：存储晶体管，包括在衬底上形成的栅堆叠，所述栅堆叠包括依次堆叠的存储栅介质、存储栅电极、控制栅介质和控制栅电极；以及辅助晶体管，包括在衬底上形成的栅堆叠以及位于栅堆叠相对两侧的源/漏区，其中，存储晶体管的存储栅电极连接到辅助晶体管的源/漏区之一。
根据另一实施例，提供了一种操作上述存储单元的方法，包括对存储单元进行写操作和/或读操作。写操作可以包括：使辅助晶体管导通；以及经导通的辅助晶体管，向存储栅电极中存储电荷或者从存储栅电极中移除电荷。读操作可以包括：使存储晶体管导通，并使辅助晶体管截止；以及读取存储晶体管中存储的数据。
根据又一实施例，提供了一种制造存储单元的方法，包括：在衬底上形成存储晶体管和辅助晶体管，其中，该存储晶体管包括在衬底上形成的栅堆叠，所述栅堆叠包括依次堆叠的存储栅介质、存储栅电极、控制栅介质和控制栅电极，该辅助晶体管包括在衬底上形成的栅堆叠以及位于栅堆叠相对两侧的源/漏区；以及将存储晶体管的存储栅电极连接到辅助晶体管的源/漏区之一。
根据本公开的实施例，可以大大增加存储单元的写入和擦除速度，例如，从毫秒量级到纳秒量级，这有助于该存储单元用于低功耗静态随机存取存储器(SRAM)和/或动态随机存取存储器(DRAM)以及嵌入式存储应用。此外与6晶体管(6-T)SRAM相比，可以大大节省晶片面积。此外，该存储单元中的电荷存储栅可以大于相同尺寸的闪存中的电荷存储栅(即，浮栅)，因此能够存储更多电荷。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1是示意性示出了根据本公开实施例的存储单元的透视图；
图2(a)是沿图1中AA′的截面图，图2(b)是沿图1中BB′的截面图；
图3是示意性示出了根据本公开另一实施例的存储单元的截面图；
图4是示意性示出了根据本公开另一实施例的存储单元的截面图；
图5(a)-5(k′)是示意性示出了根据本公开实施例的制造存储单元的流程中部分阶段的示意图；
图6(a)-6(c′)是示意性示出了根据本公开另一实施例的制造存储单元的流程中部分阶段的示意图；以及
图7(a)-7(d)是示意性示出了根据本公开另一实施例的制造存储单元的流程中部分阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种存储单元。该存储单元可以包括存储晶体管。存储晶体管可以包括在衬底上形成的栅堆叠，栅堆叠可以包括依次堆叠的存储栅介质(或者，隧穿介质层)、存储栅电极(或者，电荷存储层)、控制栅介质和控制栅电极。存储栅电极可以配置为存储电荷，从而在存储单元中存储数据。控制栅电极可以控制存储晶体管的沟道导通或截止。
根据本公开实施例的存储单元还可以包括辅助晶体管，该辅助晶体管可以与存储晶体管连接为向存储栅电极中存储电荷或从存储栅电极中移除电荷。于是，可以比通过F-N隧穿或者热电子注入更高效的方式来在存储栅电极中存储或移除电荷。
根据实施例，辅助晶体管可以包括在衬底上形成的栅堆叠以及位于栅堆叠相对两侧的源/漏区，存储晶体管的存储栅电极可以连接到辅助晶体管的源/漏区之一。此时，存储栅电极并非完全电浮置，在此将其称作“连接存储栅(connecting storage gate)”。在这种存储单元中，可以利用辅助晶体管如MOS晶体管，促进连接存储栅中电荷的存储和移除(具体地，利用辅助晶体管的沟道，经该源/漏区，来在存储栅电极中存储或移除电荷)，并因此改进对该存储单元的写入和擦除速度。此外，该存储单元中的电荷存储栅可以大于相同尺寸的闪存中的电荷存储栅(即，浮栅)，因此能够存储更多电荷。
存储晶体管和辅助晶体管之间的连接可以通过在物理上接触或者彼此连续延伸(例如，成一体)等方式来实现。例如，存储晶体管的存储栅电极可以延伸到并因此(例如，通过物理接触)而连接到辅助晶体管的源/漏区。另外，存储晶体管的控制栅电极与辅助晶体管的栅电极可以彼此连续延伸(例如，通过连续的材料层形成)，从而彼此连接。上述连接可以是电连接。另外，存储晶体管的控制栅介质与辅助晶体管的栅介质可以彼此连续延伸。
存储晶体管和辅助晶体管可以分别形成于衬底中的不同相邻有源区中。有源区之间可以通过例如浅沟槽隔离(STI)间隔。在这种情况下，在第一有源区内，存储晶体管的沟道区可以沿第一方向延伸，而在第二有源区内，辅助晶体管的沟道区可以沿与第一方向交叉(例如，垂直)的第二方向延伸。这种配置有利于将存储晶体管的栅堆叠和辅助晶体管的栅堆叠设置成一体。
或者，存储晶体管和辅助晶体管也可以形成于衬底中的相同有源区中。这可以进一步节省存储单元的占用面积。例如，有源区可以为第一导电类型掺杂，且在该有源区内可以形成有与第一导电类型不同的第二导电类型的阱区。存储晶体管可以包括形成于该有源区中阱区之外的第二导电类型的一个源/漏区，而阱区可以充当存储晶体管的另一源/漏区。辅助晶体管可以包括在该阱区内形成的第一导电类型的源/漏区。
在以下，将存储栅电极中存储有电荷的状态称作数据“1”，且将存储栅电极中基本上没有存储电荷的状态称作数据“0”。在此需要指出的是，数据“1”和“0”的定义可以互换。
例如，为了向存储单元中写入数据“1”，可以使辅助晶体管导通，通过辅助晶体管的沟道中流动的电流经该源/漏区向存储栅电极中存储电荷。另外，为了向存储单元中写入数据“0”(即，去除电荷，也可以称作“擦除”)，可以使辅助晶体管导通，通过辅助晶体管的沟道中流动的电流经该源/漏区从存储栅电极中移除存储电荷。在辅助晶体管导通同时，可以保持存储晶体管截止，以便数据保持。另外，存储/擦除电荷所需的不同电流流向例如可以通过辅助晶体管另一源/漏区上不同的偏置来实现。
另外，在读取数据时，可以使存储晶体管导通。存储栅电极中存储电荷与否以及存储电荷的多少会影响存储晶体管的阈值电压，而阈值电压的偏移又会导致读取电流改变。可以检测这种读取电流改变，来读取存储单元中存储的数据。在存储晶体管导通同时，可以保持辅助晶体管截止，以防止电荷泄漏。
根据本公开的实施例，可以使存储晶体管和辅助晶体管处于相反状态(一个导通，同时另一个截止)，以便操作该存储单元。在一有利实施例中，存储晶体管和辅助晶体管可以具有不同的导电类型。例如，存储晶体管为n型器件，而辅助晶体管为p型器件；或者存储晶体管为p型器件，而辅助晶体管为n型器件。这种情况下，可以对存储晶体管和辅助晶体管(具体地，各自的栅电极)施加相同的控制信号，由于它们的导电类型不同，从而在该相同的控制信号下一个可以导通而另一个可以截止。因此，存储晶体管的控制栅电极和辅助晶体管的栅电极可以电连接。
这种存储单元可以如下制造。具体地，可以在衬底上形成存储晶体管和辅助晶体管。可以按照多种晶体管制造工艺来制造。
可以在衬底中限定第一有源区和第二有源区，存储晶体管和辅助晶体管可以分别形成于这两个有源区中。例如，可以在第二有源区内形成辅助晶体管的所述漏区。然后，可以在第一有源区上形成存储晶体管的栅堆叠，并可以在第二有源区上形成辅助晶体管的栅堆叠。如上所述，这两个栅堆叠可以一体形成。随后，可以栅堆叠为掩模，在第一有源区中形成存储晶体管的源/漏区，且在第二有源区中形成存储晶体管的另一源/漏区。
根据本公开的实施例，可以通过将存储晶体管的存储栅电极延伸并因此(例如，通过物理接触)连接到辅助晶体管的该源/漏区。另外，存储晶体管的的控制栅电极与辅助晶体管的栅电极可以通过连续的材料层来形成，并以此可以彼此连续延伸。此外，存储晶体管的控制栅介质与辅助晶体管的栅介质可以通过连续的材料层来形成，并因此可以彼此连续延伸。
于是，存储晶体管的栅堆叠和辅助晶体管的栅堆叠可以彼此连续，并因此可以一体形成。例如，可以在衬底上形成存储栅介质层，并将其构图为位于第一有源区上。可以在存储栅介质层上形成存储栅电极层，并将其构图为位于第一有源区上且延伸到辅助晶体管的该源/漏区。可以在存储栅电极层上形成栅介质层，并将其构图为位于第一和第二有源区上(位于第一有源区上的部分可以用作存储晶体管的控制栅介质层，位于第二有源区上的部分可以用作辅助晶体管的栅介质层)。可以在栅介质层上形成栅电极层，并将其构图为位于第一和第二有源区上(位于第一有源区上的部分可以用作存储晶体管的控制栅介质层，位于第二有源区上的部分可以用作辅助晶体管的栅电极层)。
根据其他实施例，存储晶体管和辅助晶体管可以形成于相同的有源区中。例如，这两个晶体管可以相邻设置在该有源区中，以便它们各自的栅堆叠可以如上所述一体形成，以简化工艺。在一示例中，这两个晶体管的导电类型相反，例如辅助晶体管为第一导电类型(如p型)，即辅助晶体管的源/漏区可以第一导电类型掺杂，而存储晶体管为第二导电类型(如n型)，即存储晶体管的源/漏区可以第二导电类型掺杂。一个晶体管(例如，存储晶体管)靠近另一晶体管(例如，辅助晶体管)一侧的一个源/漏区可以延伸扩展成阱区，另一晶体管(例如，辅助晶体管)的源/漏区可以形成在该阱区内。于是，可以相对紧凑地在同一有源区内形成不同导电类型的两个晶体管。
本公开的技术可以多种形式来呈现，以下将描述其中一些示例。
图1示出了根据本公开实施例的存储单元的透视图，图2(a)是沿图中AA′线的截面图，图2(b)是沿图1中BB′的截面图。
如图1和2所示，存储单元100包括衬底102。衬底102可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。在该示例中，衬底102可以(轻)p型掺杂。
在衬底102中，可以形成有浅沟槽隔离(STI)104。这种STI例如可以通过在衬底102中形成沟槽并向沟槽中填充氧化物(例如，氧化硅)来形成。在图1的示例中，示出了沿第一方向延伸的STI 104，从而在沿与第一方向交叉(例如，大致垂直)的第二方向上，将衬底分成不同的有源区。在此，为方便起见，将STI左侧的有源区称作“第一有源区”，而将STI右侧的有源区称作“第二有源区”。在此需要指出的是，有源区周围还可以存在其他STI，这些STI可以与STI 104形成闭合曲线，从而将第一有源区和第二有源区分别限定为一定的面积。
在第一有源区中，形成了存储晶体管。该存储晶体管可以包括栅堆叠G1和位于栅堆叠G1相对两侧的源/漏区106-1。
栅堆叠G1可以包括存储栅介质108、存储栅电极110-1、控制栅介质112-1和控制栅电极114-1。存储栅介质108可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)或金属氧化物或其组合，厚度为约存储栅电极110-1可以包括多晶硅、非晶硅、锗、硅锗、化合物半导体、金属等，厚度为约存储栅电极110-1可以在其中存储电荷。控制栅介质112-1可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)或金属氧化物或其组合，厚度为约控制栅电极114-1可以包括(掺杂的)多晶硅、非晶硅、锗、硅锗、化合物半导体、金属等，厚度为约通过在控制栅电极114-1上施加控制信号，可以控制该存储晶体管的沟道以导通或截止。
源/漏区106-1可以包括位于栅堆叠G1沿第一方向的相对两侧的源区S和漏区D。源/漏区106-1例如可以是衬底102中形成的掺杂区。例如，源/漏区106-1可以是n型掺杂，从而存储晶体管可以是n型器件。在这种情况下，控制栅电极114-1也可以n型掺杂。S和D之间可以产生沟道，该沟道大致沿第一方向延伸，且可以受到栅堆叠G1(具体地，控制栅电极114-1)的控制。
在此需要指出的是，尽管在此将源/漏区106-1之一称作源区S，将另一源/漏区106-1称作漏区D，但是源区和漏区在结构上是实质相同的，两者可以互换。
另外，在此将源/漏区106-1示出为具有规则矩形截面，但这只是示意性的。例如，在源/漏区106-1通过对衬底102进行离子注入来形成的情况下，源/漏区106-1可以具有由离子注入和扩散等确定的形状。
在第二有源区中，形成了辅助晶体管。该辅助晶体管可以包括栅堆叠G2和位于栅堆叠相对两侧的源/漏区106-2。
栅堆叠G2可以包括栅介质112-2和栅电极114-2。栅介质112-2可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)或金属氧化物或其组合，厚度为约栅电极114-2可以包括(掺杂的)多晶硅、非晶硅、锗、硅锗、化合物半导体、金属等，厚度为约通过在控制栅电极114-2上施加控制信号，可以控制该辅助晶体管的沟道以导通或截止。
源/漏区106-2可以包括位于栅堆叠G2沿第二方向的相对两侧的源区S和漏区D。源/漏区106-2例如可以是衬底102中形成的掺杂区。例如，源/漏区106-2可以是p型掺杂，从而辅助晶体管可以是p型器件。在这种情况下，第二有源区中可以形成n阱(未示出)，源/漏区106-2可以形成于该n阱中。此外，控制栅电极114-2也可以p型掺杂。S和D之间可以产生沟道，该沟道大致沿第二方向延伸，且可以受到栅堆叠G2(具体地，控制栅电极114-2)的控制。同样地，源区S和漏区D在结构上是实质相同的，两者可以互换。
由于存储晶体管和辅助晶体管的沟道沿不同的方向延伸，从而它们可以设置为使得辅助晶体管的源/漏区之一(在该示例中，为源区S)靠近存储晶体管。具体地，该源区S可以大致沿着存储晶体管的沟道方向延伸。这样的配置便于存储晶体管的存储栅电极延伸并因此连接辅助晶体管紧临存储晶体管的源/漏区(在该示例中，为源区S；当然，在其他实施例中，也可以为漏区D)。此外，这样的配置也便于存储晶体管的栅堆叠G1和辅助晶体管的栅堆叠G2可以如下所述一体形成，从而便于实现两者之间的所需连接。
具体地，存储晶体管的存储栅电极110-1可以延伸(跨越STI 104)到辅助晶体管的源区S上，将该延伸部分记为“110-2”。延伸部分110-2与辅助晶体管的源区S物理接触，并因此彼此连接。该延伸部分110-2可以被掺杂为与源区S具有相同的掺杂类型，例如在该示例中为p型掺杂。
另外，存储晶体管的控制栅电极114-1和辅助晶体管的栅电极114-2可以是一体的。控制栅电极114-1和栅电极114-2可掺杂为不同导电极性，也可掺杂为同一极性。此外，存储晶体管的控制栅介质112-1和辅助晶体管的栅介质112-2可以是一体的。
在该示例中，由于存储晶体管和辅助晶体管的沟道分别沿交叉(例如，大致垂直)的第一方向和第二方向设置，因此只需要存储晶体管的存储栅电极、控制栅介质和控制栅电极简单地延伸到第二有源区上即可，而无需为了适应辅助晶体管的布局而对它们进行进一步构图。
因此，在该示例中，栅堆叠G1和G2事实上是一体的。在此，以虚线示意性示出了它们的边界。这种边界只是对它们功能上的划分(一个用于存储晶体管，另一个用于辅助晶体管)，但是在该示例中它们并无物理上的划分。当然，栅堆叠G1和G2也可以分离地形成。
另外，该存储单元还可以包括到栅电极114-1/114-2的接触部、到存储晶体管的源区的接触部、到存储晶体管的漏区的接触部以及到辅助晶体管的漏区的接触部(未示出)等各种接触部。
在图1和2中，将存储栅介质108的边缘示出为与STI 102的边缘对齐，将延伸部分110-2的边缘示出为与辅助晶体管的源区S对齐。这只是为了图示的方便，而不是要限制本公开。本领域技术人员可以想到任何适合的位置关系，只要存储晶体管和辅助晶体管各自的栅堆叠和源/漏区能够彼此配合作为(场效应)晶体管有效操作。
图1和2中所示的存储单元100(存储晶体管为n型器件，辅助晶体管为p型器件)例如可以如下操作。
当需要在该存储单元100中写入数据“1”时，可以将栅电极114-1/114-2负偏置，并且将辅助晶体管的漏区D负偏置。由于栅电极114-1/114-2负偏置，因此n型的存储晶体管截止，而p型的辅助晶体管导通。此时，由于辅助晶体管的漏区D负偏置，电荷可以经延伸部分110-2而从辅助晶体管进入并因此存储于存储栅电极110-1中。
当需要在该存储单元100中写入数据“0”(或者说，“擦除”)时，可以将栅电极114-1/114-2负偏置，并且将辅助晶体管的漏区D正偏置。由于栅电极114-1/114-2负偏置，因此n型的存储晶体管截止，而p型的辅助晶体管导通。此时，由于辅助晶体管的漏区D正偏置，所以存储栅电极110-1中存储的电荷可以经延伸部分110-2通过辅助晶体管移除。
当需要读取存储单元100中存储的数据时，可以将栅电极114-1/114-2正偏置。此时，n型的存储晶体管导通，而p型的辅助晶体管截止。存储栅电极110-1中存储的电荷将导致阈值电压的偏移，这种偏移会导致读取电流改变。可以根据检测这种读取电流改变，以读取存储单元100中存储的数据。此时，截止的辅助晶体管可以防止电荷从存储栅电极110-1中泄漏。
在这样的存储单元中，由于主要地通过辅助晶体管来进行电荷存储和移除，因此电荷存储和移除即数据写入和擦除的速度得以改善。但是，由于存储栅电极连接到辅助晶体管的源/漏区而非完全电浮置，从而可能存在经辅助晶体管的电荷泄漏，由此数据保持时间可能降低。可以通过使用SOI衬底来改善数据保持时间。
图3是示意性示出了根据本公开另一实施例的存储单元的截面图。
根据该实施例的存储单元100′与图1和2所示的存储单元100基本上相同，但是辅助晶体管与存储栅电极连接的源/漏区(在该示例中，源区S)介由隧穿介质层116(经延伸部分110-2)连接到存储晶体管的存储栅电极110-1。隧穿介质层116可以包括氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、氮氧化物(例如，氮氧化硅)或金属氧化物或其组合，厚度为约辅助晶体管的沟道与存储栅电极之间可以通过隧穿效应，经该隧穿介质层116来交换电荷。这种隧穿介质层116可以改善数据保持时间。
该存储单元100′的操作可以与上述存储单元100的操作类似，在此不再赘述。
在以上实施例中，存储晶体管和辅助晶体管分别形成于不同的有源区中。但本公开不限于此，例如它们也可以形成在相同的有源区中，从而可以节省占用面积。
图4是示意性示出了根据本公开另一实施例的存储单元的截面图。
根据该实施例的存储单元200可以包括衬底202。衬底202可以通过例如离子注入，被p型(轻)掺杂。在此，同样以硅衬底为例进行描述。但是，如上所述，本公开不限于此。
衬底202中可以形成STI(未示出)，以限定有源区。图4中示出了该有源区。在该有源区内，可以通过例如离子注入，形成(轻)n型掺杂的n型阱区220。之后，可以在该n型阱区220中形成辅助晶体管。
存储晶体管可以包括位于该有源区中阱区之外的源/漏区206-1。n型阱区220可以充当存储晶体管的另一源/漏区。即，在该存储晶体管中，电流可以在源/漏区206-1和n型阱区220之间流动。在该示例中，源/漏区206-1可以是n型(重)掺杂。因此，存储晶体管可以是n型器件。
存储晶体管还可以包括栅堆叠。栅堆叠可以包括依次堆叠的存储栅介质208、存储栅电极210、控制栅介质212和控制栅电极214。
辅助晶体管可以包括源/漏区206-2，1和206-2，2，它们均处于阱区之内。在该示例中，源/漏区206-2，1和206-2，2可以是p型(重)掺杂。因此，辅助晶体管可以是p型器件。
辅助晶体管还可以包括包括栅堆叠。栅堆叠可以包括依次堆叠的栅介质212和栅电极214。在该示例中，同以上实施例中一样，存储晶体管的栅堆叠和辅助晶体管的栅堆叠一体形成。对于栅堆叠的配置，可以参见以上说明，在此不再赘述。
此外，该存储单元还可以包括在n型阱区中形成的接触区216。接触区216可以被(重)n型掺杂，从而可以通过该接触区216与n型阱区220(即，存储晶体管的源/漏区)电接触。
在该示例中，将接触区216和辅助晶体管的源/漏区206-2，2示出为彼此紧邻设置。它们可以共用相同的接触部218。但是，本公开不限于此。例如，接触区216和辅助晶体管的源/漏区可以彼此分离，且可以分别具有相应的接触部。
在该示例中，辅助晶体管的源/漏区206-2，1同样可以介由隧穿介质层(未示出)连接到存储晶体管的存储栅电极210。
图5(a)-5(k′)是示意性示出了根据本公开实施例的制造存储单元的流程中部分阶段的示意图。
如图5(a)所示，可以提供衬底302。关于该衬底302的详情，可以参照以上结合图1对衬底102的描述。在该实施例中，衬底302例如通过离子注入，而被(轻)p型掺杂(P-sub)。
接下来，如图5(b)所示，可以在衬底302中形成STI 304，以在衬底中限定有源区。例如，可以通过在衬底302中刻蚀沟槽并向沟槽中氧化物(例如，氧化硅)来形成STI 304。在该示例中，STI 304将衬底分成不同的有源区。在此，为方便起见，将STI左侧的有源区称作“第一有源区”，而将STI右侧的有源区称作“第二有源区”。在第二有源区内，可以形成(轻)n型掺杂的n型阱区320。例如，可以通过遮蔽层(例如，光刻胶，未示出)遮蔽第一有源区，并向第二有源区内注入n型杂质，如P、As等来形成n型阱区320。之后，可以去除遮蔽层。
然后，如图5(c)所示，可以在第二有源区中的n型阱区内形成p型掺杂区306-2，1，该p型掺杂区306-2，1随后可以充当辅助晶体管的源/漏区。例如，这可以如下形成。具体地，可以在衬底上形成遮蔽层322，例如光刻胶，并通过曝光和显影将该遮蔽层322构图为在其中形成开口，以露出第二有源区的一部分。在该示例中，露出了第二有源区中与STI304相邻延伸的一部分。然后，如图中的箭头所示，可以经由该开口，向第二有源区中注入p型杂质，如B、In、BF2等，以形成(重)p型掺杂的掺杂区306-2，1。之后，可以去除遮蔽层322。
图5(c′)示出了形成掺杂区306-2，1之后的俯视图。如图5(c′)所示，掺杂区306-2，1可以与STI 304相邻延伸。
随后，如图5(d)所示，例如可以通过淀积如CVD(化学气相淀积)、PVD(物理气相淀积)、ALD(原子层淀积)、MBE(分子束外延)等或者表面氧化，在衬底的表面上形成例如氧化物的预备存储栅介质层308′。可以对该预备存储栅介质层308′进行构图，例如，反应离子刻蚀(RIE)，去除其位于第二有源区上的部分，其剩余部分被标注为308″，如图5(e)所示。预备存储栅介质层308″靠近第二有源区一侧的边缘可以处于STI304上方。
接着，如图5(f)所示，例如可以通过淀积，在形成有存储栅介质层308的衬底上形成例如多晶硅的预备存储栅电极层310′。可以对该预备存储栅电极层310′构图，如RIE，去除其位于第二有源区上在掺杂区306-2，1之外的部分，如图5(g)所示。剩下的预备存储栅电极层部分310″可以包括位于第一有源区上用来限定存储晶体管的存储栅电极的部分310″-1以及延伸到第二有源区上的延伸部分310″-2。预备存储栅电极层310″在第二有源区一侧的边缘不限于与掺杂区306-2，1完全对准，例如可以相对于掺杂区306-2，1的右侧边缘稍微向左侧缩回。
可以对延伸部分310″-2进行掺杂，例如(重)p型掺杂。该掺杂的延伸部分310″-2随后可以用于存储栅电极与掺杂区306-2，1之间的电连接。在此需要指出的是，可以不是如以上结合图5(c)所述预先形成掺杂区306-2，1，而是在对延伸部分310″-2进行掺杂时，同时形成掺杂区306-2，1。
然后，可以在图5(g)所示的结构上，例如通过淀积，依次形成例如氧化物的预备栅介质层312′和例如多晶硅的预备栅电极层314′。可以对预备存储栅介质层308″、预备存储栅电极层310″、预备栅介质层312′和预备栅电极层314′的堆叠进行构图，如RIE，以在第一有源区中在构图后的堆叠沿第一方向(图5(i′)中的竖直方向)的两侧(图5(i′)中上下两侧)分别露出第一有源区的一部分，而在第二有源区中在构图后的堆叠沿第二方向(图5(i′)中的水平方向)的一侧(图5(i′)中右侧)露出第二有源区的一部分，如图5(i)和5(i′)所示。构图后的预备存储栅介质层形成存储栅介质层308，构图后的预备存储栅电极层形成存储栅电极层310，构图后的预备栅介质层形成栅介质层312，构图后的预备栅电极层形成栅电极层314。
随后，如图5(j)所示，可以构图后的堆叠为掩模，通过离子注入，在第一有源区中形成(重)n型掺杂的掺杂区306-1，且在第二有源区中形成(重)p型掺杂的掺杂区306-2，2。例如，可以遮蔽层(例如，光刻胶，未示出)遮蔽第二有源区，向第一有源区中注入n型杂质如P、As等，来形成掺杂区306-1。这种注入也可以进入栅电极层314。之后，可以去除遮蔽层。另外，可以遮蔽层(例如，光刻胶，未示出)遮蔽第一有源区，向第二有源区中注入p型杂质如B、In、BF2等，来形成掺杂区306-2，2。这种注入也可以进入栅电极层314。之后，可以去除遮蔽层。离子注入之后，可以进行退火，以激活注入的离子。
图5(j′)示出了将图5(j)中部分的堆叠切开后的顶视图。如图5(j′)所示，n型掺杂区306-1位于堆叠沿第一方向的两侧，且可以与堆叠有部分的交迭。n型掺杂区306-1随后可以充当存储晶体管的源/漏区。p型掺杂区306-2，2位于堆叠沿第二方向的一侧，且可以与堆叠有部分的交迭。该p型掺杂区306-2，2与之前形成的p型掺杂区306-2，1随后可以充当辅助晶体管的源/漏区。
图5(k)示出了沿图5(j′)中AA′线的截面图。如图5(k)所示，在第一有源区上，存储栅介质层308、存储栅电极层310在该第一有源区上的部分310-1(可以充当存储晶体管的存储栅电极)、栅介质层312在该第一有源区上的部分312-1(可以充当存储晶体管的控制栅介质层)以及栅电极层314在该第一有源区上的部分314-1(可以充当存储晶体管的控制栅电极)形成了存储晶体管的栅堆叠。在第一有源区中该栅堆叠(沿第一方向)的两侧，形成有源/漏区306-1。
图5(k′)示出了沿图5(j′)中BB′线的截面图。如图5(k′)所示，在第二有源区上，栅介质层312在该第二有源区上的部分312-2(可以充当辅助晶体管的栅介质层)以及栅电极层314在该第二有源区上的部分314-2(可以充当辅助晶体管的栅电极)形成了辅助晶体管的栅堆叠。在第二有源区中该栅堆叠(沿第二方向)的两侧，形成有源/漏区306-2，1和306-2，2。此外，(掺杂的)延伸部分310-2实现了存储晶体管的存储栅电极310-1与辅助晶体管的源/漏区之一306-2，1的电连接。
图6(a)-6(c′)是示意性示出了根据本公开另一实施例的制造存储单元的流程中部分阶段的示意图。
在以上结合图5(a)-5(c)描述的操作之后，可以通过选择性刻蚀，如RIE，在掺杂区306-2，1中靠近STI 304处形成沟槽T，如图6(a)所示。该沟槽T可以延伸贯穿掺杂区306-2，1的整个长度(图6(a)中垂直于纸面方向的维度)。
之后，如图6(b)所示，可以通过淀积或表面氧化，在沟槽T的侧壁和底壁上形成例如氧化物的隧穿介质层316。在该操作中，衬底的表面上也可能形成有氧化物。
然后，如图6(c)所示，可以如以上结合图5(d)和5(e)所述形成预备存储栅介质层308″，并在预备存储栅介质层308″上形成预备存储栅电极层310″，如以上结合图5(f)和5(g)所述。预备存储栅电极层310″可以填充到形成有隧穿介质层316的沟槽T中。于是，掺杂区306-2，1可以介由隧穿介质层316通过延伸部分310″-2与预备存储栅电极310″-1连接。
同样地，可以不预先形成掺杂区306-2，1，而是可以如上所述，在对延伸部分310″-2进行掺杂时，同时形成掺杂区306-2，1。
之后，可以如以上结合图5(h)-5(k′)描述的操作进行处理，以形成根据该实施例的存储单元。得到的存储单元与图5(k)和5(k′)中的存储单元在结构上类似，除了隧穿介质层316之外。
根据本公开的另一实施例，隧穿介质层316可以按不同的方式形成。
参见图6(b′)，在如以上结合图6(a)所述形成沟槽T之后，可以通过例如淀积或表面氧化，在衬底的表面上形成例如氧化物的介质层308-0。在该介质层308-0上，例如通过淀积，可以形成例如多晶硅的预备存储栅电极层310-0。
接着，如图6(c′)所示，可以通过例如RIE，对预备存储栅电极层310-0进行构图，去除其在第二有源区中沟槽之外区域上的部分，得到预备存储栅电极层310″。之后，可以通过例如RIE，对介质层308-0进行构图。剩下的介质层部分可以基本上位于预备存储栅电极层310″下方。该介质层在第一有源区中的部分308″可以用来限定存储晶体管的存储栅介质层，在第二有源区中(具体地，在沟槽中)的部分可以充当隧穿介质层316。
同样地，可以不预先形成掺杂区306-2，1，而是可以如上所述，在对延伸部分310″-2进行掺杂时，同时形成掺杂区306-2，1。
之后，可以如以上结合图5(h)-5(k′)描述的操作进行处理，以形成根据该实施例的存储单元。
图7(a)-7(d)是示意性示出了根据本公开实施例的制造存储单元的流程中部分阶段的示意图。
如图7(a)所示，可以提供衬底402。关于该衬底402的详情，可以参照以上结合图1对衬底102的描述。在该实施例中，衬底402例如通过离子注入，而被(轻)p型掺杂(P-sub)。可以在衬底中形成STI(未示出)，以在衬底中限定有源区。图7(a)中示出了该有源区。
在衬底402中，例如通过离子注入，可以形成(轻)n型掺杂的n型阱区420以及(重)p型掺杂的p型掺杂区406，2-1。为形成所需形状的掺杂区，可以如上所述，利用构图的遮蔽层为掩模来进行离子注入，在此不再赘述。
然后，如图7(b)所示，可以通过淀积和构图，来在衬底上形成存储栅介质层408、存储栅电极层410、栅介质层412和栅电极层414的堆叠。关于该堆叠的形成，例如可以参见以上结合图5(d)-5(h)的描述。不同之处在于，在对该堆叠构图时，无需如5(i)和5(i′)中那样在两个有源区中对堆叠进行不同地构图。在该实施例中，可以将堆叠构图为在两侧(图7(b)中左右两侧)露出有源区的一部分。
接着，如图7(c)所示，可以构图的堆叠为掩模，例如通过离子注入，在衬底中形成(重)n型掺杂的n型掺杂区406-1和416′。然后，如图7(d)所示，可以通过例如离子注入，在n型掺杂区416′中形成反转的(重p型掺杂区406-2，2。在注入时，其他部分可以由遮蔽层(例如，光刻胶，未示出)遮挡。
由此，得到了根据该实施例的存储单元。该存储单元与以上结合图4描述的存储单元类似，在此不再赘述。
在以上实施例中，描述了体硅平面结构晶体管的示例，但本公开不限于此。本公开的技术也适用于其他结构的器件，例如FinFET或者基于SOI的器件。所使用的半导体材料可包括硅、锗、III-V族、II-V族等，且可以为体材料，外延生长材料或SOI材料。
在以上描述中，列举了n型和p型掺杂的示例。本领域技术人员应当理解，本领域技术人员可以进行不同的掺杂，例如将上述实施例中的n型和p型掺杂可以互换。
另外，在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
尽管以上分别在不同的实施例中描述了多种特征，但是这并不意味着这些特征不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (20)
1.一种存储单元，包括：
存储晶体管，包括在衬底上形成的栅堆叠，所述栅堆叠包括依次堆叠的存储栅介质、存储栅电极、控制栅介质和控制栅电极；以及
辅助晶体管，包括在衬底上形成的栅堆叠以及位于栅堆叠相对两侧的源/漏区，
其中，存储晶体管的存储栅电极连接到辅助晶体管的源/漏区之一。
2.根据权利要求1所述的存储单元，其中，辅助晶体管配置为向存储栅电极中存储电荷或从存储栅电极中移除电荷。
3.根据权利要求1所述的存储单元，其中，
辅助晶体管的栅堆叠包括依次堆叠的栅介质和栅电极，
存储晶体管与辅助晶体管具有不同的导电类型，以及
存储晶体管的控制栅电极连接到辅助晶体管的栅电极。
4.根据权利要求1所述的存储单元，其中，存储晶体管的存储栅电极延伸并因此连接到辅助晶体管的该源/漏区之一。
5.根据权利要求3所述的存储单元，其中，存储晶体管的控制栅电极与辅助晶体管的栅电极彼此连续延伸。
6.根据权利要求5所述的存储单元，其中，存储晶体管的控制栅介质与辅助晶体管的栅介质彼此连续延伸。
7.根据权利要求1所述的存储单元，其中，存储晶体管形成于衬底中的第一有源区内，且辅助晶体管形成于衬底中的第二有源区内，第一有源区和第二有源区通过浅沟槽隔离STI相间隔。
8.根据权利要求7所述的存储单元，其中，
在第一有源区内，存储晶体管的沟道区沿第一方向延伸，以及
在第二有源区内，辅助晶体管的沟道区沿与第一方向交叉的第二方向延伸。
9.根据权利要求1所述的存储单元，其中，辅助晶体管的所述源/漏区之一介由隧穿介质层连接到存储晶体管的存储栅电极。
10.根据权利要求1所述的存储单元，其中，存储晶体管和辅助晶体管形成于衬底中的同一有源区内。
11.根据权利要求10所述的存储单元，其中，
有源区为第一导电类型掺杂，且在该有源区内形成有与第一导电类型不同的第二导电类型的阱区，
存储晶体管包括形成于该有源区中阱区之外的第二导电类型的一个源/漏区，所述阱区充当存储晶体管的另一源/漏区，
辅助晶体管包括在该阱区内形成的第一导电类型的源/漏区。
12.根据权利要求11所述的存储单元，还包括：在阱区中形成的第二导电类型的接触区。
13.根据权利要求1所述的存储单元，其中，存储晶体管为n型器件，而辅助晶体管为p型器件；或者存储晶体管为p型器件，而辅助晶体管为n型器件。
14.根据权利要求1所述的存储单元，其中，辅助晶体管为MOS晶体管。
15.一种操作如权利要求1所述的存储单元的方法，包括：
对所述存储单元进行写操作和/或读操作，
其中，写操作包括：
使辅助晶体管导通；以及
经导通的辅助晶体管，向存储栅电极中存储电荷或者从存储栅电极中移除电荷，以及
其中，读操作包括：
使存储晶体管导通，并使辅助晶体管截止；以及
读取存储晶体管中存储的数据。
16.一种制造存储单元的方法，包括：
在衬底上形成存储晶体管和辅助晶体管，其中，该存储晶体管包括在衬底上形成的栅堆叠，所述栅堆叠包括依次堆叠的存储栅介质、存储栅电极、控制栅介质和控制栅电极，该辅助晶体管包括在衬底上形成的栅堆叠以及位于栅堆叠相对两侧的源/漏区；以及
将存储晶体管的存储栅电极连接到辅助晶体管的源/漏区之一。
17.根据权利要求16所述的方法，还包括：
在衬底中限定第一有源区和第二有源区，第一有源区和第二有源区通过浅沟槽隔离STI相间隔，
其中，形成存储晶体管和辅助晶体管包括：
在第二有源区内形成辅助晶体管的所述源/漏区之一；
在第一有源区上形成存储晶体管的栅堆叠，并在第二有源区上形成辅助晶体管的栅堆叠；以及
以所述栅堆叠为掩模，在第一有源区中形成存储晶体管的源/漏区，且在第二有源区中形成辅助晶体管的另一源/漏区，以及
其中，将存储晶体管的存储栅电极连接到辅助晶体管的所述源/漏区之一包括：
使存储晶体管的存储栅电极延伸并因此连接到辅助晶体管的该源/漏区。
18.根据权利要求16所述的方法，还包括：
在衬底中形成隧穿介质层，使得辅助晶体管的所述源/漏区之一介由该隧穿介质层连接到存储晶体管的存储栅电极。
19.根据权利要求16所述的方法，其中，
形成存储晶体管和辅助晶体管包括：
在衬底中的第一导电类型的有源区中形成第二导电类型的阱区；
在该阱区内形成辅助晶体管的第一导电类型的所述源/漏区之一；
在有源区上形成存储晶体管的栅堆叠以及辅助晶体管的栅堆叠；以及
以所述栅堆叠为掩模，在有源区中形成存储晶体管的第二导电类型的一个源/漏区，且在阱区中形成存储晶体管的第一导电类型的另一源/漏区，以及
其中，将存储晶体管的存储栅电极连接到辅助晶体管的所述源/漏区之一包括：
使存储晶体管的存储栅电极延伸并因此连接到辅助晶体管的该源/漏区。
20.根据权利要求16所述的方法，其中，存储晶体管的控制栅电极与辅助晶体管的栅电极彼此连续延伸，且存储晶体管的控制栅介质与辅助晶体管的栅介质彼此连续延伸。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112602193A (zh) * | 2018-09-05 | 2021-04-02 | 东京毅力科创株式会社 | 用于制造单片集成3d cmos逻辑和存储器的架构设计和工艺 |
| CN113517353A (zh) * | 2021-06-01 | 2021-10-19 | 上海华力集成电路制造有限公司 | 半浮栅器件的制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10234927B2 (en) * | 2015-11-12 | 2019-03-19 | International Business Machines Corporation | Storage system power usage |
Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954854A (en) * | 1989-05-22 | 1990-09-04 | International Business Machines Corporation | Cross-point lightly-doped drain-source trench transistor and fabrication process therefor |
| US5327374A (en) * | 1990-07-03 | 1994-07-05 | Siemens Aktiengesellschaft | Arrangement with self-amplifying dynamic MOS transistor storage cells |
| US20040206724A1 (en) * | 2002-09-16 | 2004-10-21 | Applied Materials, Inc. | Method of etching metals with high selectivity to hafnium-based dielectric materials |
| JP2004342682A (ja) * | 2003-05-13 | 2004-12-02 | Sharp Corp | 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード |
| JP2007134681A (ja) * | 2005-10-14 | 2007-05-31 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20080054336A1 (en) * | 2006-09-05 | 2008-03-06 | Georgescu Sorin S | Scalable Electrically Eraseable And Programmable Memory |
| US20080165582A1 (en) * | 2006-09-05 | 2008-07-10 | Catalyst Semiconductor, Inc. | Scalable Electrically Eraseable And Programmable Memory |
| CN101393895A (zh) * | 2007-09-14 | 2009-03-25 | 奇梦达股份公司 | 包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法 |
| CN101789433A (zh) * | 2010-02-04 | 2010-07-28 | 复旦大学 | 一种动态随机存储器的阵列结构及其制备方法 |
| CN101814508A (zh) * | 2009-02-25 | 2010-08-25 | 三星电子株式会社 | 具有选择晶体管的集成电路存储器器件 |
| US20120032227A1 (en) * | 2010-08-09 | 2012-02-09 | University Of Notre Dame Du Lac | Low voltage tunnel field-effect transistor (tfet) and method of making same |
| CN102414684A (zh) * | 2009-04-24 | 2012-04-11 | 新思科技有限公司 | 用于靠近硅过孔放置晶体管的方法及装置 |
| US20130020626A1 (en) * | 2011-07-24 | 2013-01-24 | Globalfoundries Singapore Pte. Ltd. | Memory cell with decoupled channels |
| CN103022038A (zh) * | 2011-09-21 | 2013-04-03 | 中国科学院微电子研究所 | Sram单元及其制作方法 |
| CN103151357A (zh) * | 2013-03-26 | 2013-06-12 | 清华大学 | 存储结构及其形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2653197B1 (fr) * | 1989-10-12 | 1991-12-27 | Vulcanic | Procede d'etancheification d'une extremite d'element de chauffage electrique et element etancheifie par ce procede. |
| US20070296052A1 (en) * | 2006-06-26 | 2007-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming silicide regions and resulting MOS devices |
| US8964455B2 (en) * | 2010-03-10 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for a SRAM circuit |
| US8450778B2 (en) * | 2010-08-24 | 2013-05-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for memory cell layout |
| US8618607B1 (en) * | 2012-07-02 | 2013-12-31 | Globalfoundries Inc. | Semiconductor devices formed on a continuous active region with an isolating conductive structure positioned between such semiconductor devices, and methods of making same |
| US9087774B2 (en) * | 2013-09-26 | 2015-07-21 | Monolithic Power Systems, Inc. | LDMOS device with short channel and associated fabrication method |
-
2014
- 2014-10-30 US US14/528,915 patent/US20150117110A1/en not_active Abandoned
- 2014-10-30 CN CN201410601526.5A patent/CN104600076B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954854A (en) * | 1989-05-22 | 1990-09-04 | International Business Machines Corporation | Cross-point lightly-doped drain-source trench transistor and fabrication process therefor |
| US5327374A (en) * | 1990-07-03 | 1994-07-05 | Siemens Aktiengesellschaft | Arrangement with self-amplifying dynamic MOS transistor storage cells |
| US20040206724A1 (en) * | 2002-09-16 | 2004-10-21 | Applied Materials, Inc. | Method of etching metals with high selectivity to hafnium-based dielectric materials |
| JP2004342682A (ja) * | 2003-05-13 | 2004-12-02 | Sharp Corp | 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード |
| JP2007134681A (ja) * | 2005-10-14 | 2007-05-31 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US20080165582A1 (en) * | 2006-09-05 | 2008-07-10 | Catalyst Semiconductor, Inc. | Scalable Electrically Eraseable And Programmable Memory |
| US20080054336A1 (en) * | 2006-09-05 | 2008-03-06 | Georgescu Sorin S | Scalable Electrically Eraseable And Programmable Memory |
| CN101393895A (zh) * | 2007-09-14 | 2009-03-25 | 奇梦达股份公司 | 包括第一栅堆叠和第二栅堆叠的集成电路及其制造方法 |
| CN101814508A (zh) * | 2009-02-25 | 2010-08-25 | 三星电子株式会社 | 具有选择晶体管的集成电路存储器器件 |
| CN102414684A (zh) * | 2009-04-24 | 2012-04-11 | 新思科技有限公司 | 用于靠近硅过孔放置晶体管的方法及装置 |
| CN101789433A (zh) * | 2010-02-04 | 2010-07-28 | 复旦大学 | 一种动态随机存储器的阵列结构及其制备方法 |
| US20120032227A1 (en) * | 2010-08-09 | 2012-02-09 | University Of Notre Dame Du Lac | Low voltage tunnel field-effect transistor (tfet) and method of making same |
| US20130020626A1 (en) * | 2011-07-24 | 2013-01-24 | Globalfoundries Singapore Pte. Ltd. | Memory cell with decoupled channels |
| CN103022038A (zh) * | 2011-09-21 | 2013-04-03 | 中国科学院微电子研究所 | Sram单元及其制作方法 |
| CN103151357A (zh) * | 2013-03-26 | 2013-06-12 | 清华大学 | 存储结构及其形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112602193A (zh) * | 2018-09-05 | 2021-04-02 | 东京毅力科创株式会社 | 用于制造单片集成3d cmos逻辑和存储器的架构设计和工艺 |
| CN113517353A (zh) * | 2021-06-01 | 2021-10-19 | 上海华力集成电路制造有限公司 | 半浮栅器件的制造方法 |
| CN113517353B (zh) * | 2021-06-01 | 2024-06-07 | 上海华力集成电路制造有限公司 | 半浮栅器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150117110A1 (en) | 2015-04-30 |
| CN104600076B (zh) | 2018-05-11 |
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