TW202139433A - 形成具有分離閘極非揮發性記憶體單元、具有平面通道區域之高電壓( h v )元件及鰭式場效電晶體( f i n f e t )邏輯元件之裝置的方法 - Google Patents

形成具有分離閘極非揮發性記憶體單元、具有平面通道區域之高電壓( h v )元件及鰭式場效電晶體( f i n f e t )邏輯元件之裝置的方法 Download PDF

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Abstract

一種藉由下列步驟在具有第一/第三區域相對於第二區域凹陷之基板上形成裝置的方法：在該第二區域中形成一鰭；藉由第一/第二佈植形成第一源極/汲極區域(在其間具有第一通道區域)；藉由第二佈植在該第三區域中形成第二源極/汲極區域(在其間界定出第二通道區域)；藉由第三佈植在該鰭中形成第三源極/汲極區域(在其間界定出第三通道區域)；藉由第一多晶矽沉積在該第一通道區域的一第一部分上方形成一浮動閘極；藉由第二多晶矽沉積在該浮動閘極上方形成一控制閘極；藉由第三多晶矽沉積在該第一源極區域上方形成一抹除閘極及在該第二通道區域上方形成一元件閘極；以及藉由金屬沉積在該第一通道區域的一第二部分上方形成一字元線閘極及在該第三通道區域上方形成一邏輯閘極。

Description

形成具有分離閘極非揮發性記憶體單元、具有平面通道區域之高電壓(HV)元件及鰭式場效電晶體(FINFET)邏輯元件之裝置的方法
[相關申請案]本申請案主張2019年12月20日所提出之美國專利申請案第16/724,010號之權益。
本發明係有關於一種具有選擇閘極、浮動閘極、控制閘極及抹除閘極之非揮發性快閃記憶體單元。
具有選擇閘極、浮動閘極、控制閘極及抹除閘極之分離閘極非揮發性快閃記憶體單元在本技藝中係眾所周知的。參見例如美國專利第6,747,310及7,868,375號。亦已知在同一個矽晶片上形成邏輯元件(亦即，低電壓及/或高電壓邏輯元件)，並且在這樣做時共享一些用於形成記憶體及邏輯元件的部分之處理步驟(例如， 使用相同的多晶矽沉積製程來形成記憶體單元及邏輯元件的閘極)。然而，因為在形成記憶體單元中之其它處理步驟會不利地影響先前製造的邏輯元件，反之亦然，所以在同一個晶片上形成兩種類型的元件常常是困難且複雜的。
為了藉由縮小微影術的尺寸來解決通道寬度減少的問題，已經提出用於記憶體單元結構之FinFET類型的結構。在一種FinFET類型的結構中，半導體材料的鰭狀構件將源極連接至汲極區域。鰭狀構件具有頂面及兩個側面。從源極至汲極區域的電流因而可以沿著鰭狀構件的頂面以及兩個側面流動。因此，增加通道區域的有效寬度，從而增加電流。然而，藉由將通道區域「折疊」成兩個側面，增加通道區域的有效寬度而不犧牲更多的半導體面積，從而減小通道區域的「覆蓋面積」。已經揭露使用這樣的FinFET之非揮發性記憶體單元。習知技藝的FinFET非揮發性記憶體結構之一些實例包括美國專利第7,423,310、7,410,913及8,461,640號，在此以提及方式將每個專利的全部內容併入本文。這些習知技藝參考文獻沒有想到的是在與非FinFET型配置的非發揮發性記憶體單元及高電壓電晶體元件都在同一個晶圓基板上形成之邏輯元件的FinFET型配置。
美國專利第9,972,630及10,249,631號揭露具有FinFET型邏輯元件及非FinFET記憶體單元的記憶體裝置，在此以提及方式將每個專利的全部內容併入本文。然而，這些專利沒有想到同時形成非FinFET型配置的高電壓電晶體元件。
藉由一種形成裝置的方法來解決上述問題及需求，該方法包括： 提供具有一上表面且具有第一、第二及第三區域之一矽基板； 使該上表面在該基板的第一及第三區域中凹陷，但是不在該基板的第二區域中凹陷； 移除該矽基板之在該矽基板的第三區域中之部分，以形成具有一對向上延伸且終止於一頂面之側面的一向上延伸矽鰭； 執行一第一佈植，以在該基板的第一區域中形成一第一源極區域； 執行一第二佈植，以在該基板的第一區域中形成一第一汲極區域及在該基板的第三區域中形成一第二源極區域及一第二汲極區域，其中該第一源極區域與該第一汲極區域界定出在其間延伸之該基板的一第一通道區域，以及其中該第二源極區域與該第二汲極區域界定出在其間延伸之該基板的一第二通道區域； 執行一第三佈植，以在該矽鰭中形成一第三源極區域及一第三汲極區域，進而界定出在該第三源極區域與該第三汲極區域之間沿著該頂面及該對側面延伸之該基板的一第三通道區域； 使用一第一多晶矽沉積，形成設置在該第一通道區域的一第一部分上方且與該第一通道區域的該第一部分絕緣之一浮動閘極； 使用一第二多晶矽沉積，形成設置在該浮動閘極上方且與該浮動閘極絕緣之一控制閘極； 使用一第三多晶矽沉積，形成設置在該第一源極區域上方且與該第一源極區域絕緣之一抹除閘極及設置在該第二通道區域上方且與該第二通道區域絕緣之一元件閘極； 使用一第一金屬沉積，形成設置在該第一通道區域的一第二部分上方且與該第一通道區域的該第二部分絕緣之一字元線閘極及設置在該第三通道區域上方且與該第三通道區域絕緣之一邏輯閘極。
一種裝置包括具有一上表面的一矽基板，其中該上表面在該基板的一第一區域及一第三區域中是平坦的，該上表面在該基板的一第二區域中包括一向上延伸矽鰭，該矽鰭包括一對向上延伸且終止於一頂面的側面，以及該第一及第三區域的上表面凹陷成低於該矽鰭的頂面。一記憶體單元設置在該第一區域中，一高電壓元件設置在該第三區域中，以及一邏輯元件設置在該第二區域中。該記憶體單元包括：間隔開的第一源極區域及第一汲極區域，該第一源極區域及該第一汲極區域形成在該基板的該第一區域中，該基板的一第一通道區域在其間延伸；一多晶矽浮動閘極，其設置在該第一通道區域的一第一部分上方且與該第一通道區域的該第一部分絕緣；一金屬字元線閘極，其設置在該第一通道區的一第二部分上方且與該第一通道區的該第二部分絕緣；一多晶矽控制閘極，其設置在該浮動閘極上方且與該浮動閘極絕緣；以及一多晶矽抹除閘極，其設置在該第一源極區域上方且與該第一源極區域絕緣。該高電壓元件包括間隔開的第二源極區域及第二汲極區域，該第二源極區域及該第二汲極區域形成在該基板的該第三區域中，該基板的一第二通道區域在其間延伸；以及一多晶矽閘極，其設置在該第二通道區域上方且與該第二通道區域絕緣。該邏輯元件包括間隔開的第三源極區域及第三汲極區域，該第三源極區域及該第三汲極區域形成在該矽鰭中，該基板的一第三通道區域在其間沿著該矽鰭的該頂面及該對側面延伸；以及一金屬邏輯閘極，其設置在該第三通道區域上方且與該第三通道區域絕緣。
藉由檢閱說明書、申請專利範圍及附圖，本發明的其它目的及特徵將變得顯而易見。
參考圖1A至1P，顯示在半導體晶圓基板(亦稱為基板)10的記憶體單元區域2中之成對的記憶體單元、基板10的邏輯元件區域4中之邏輯元件以及基板10的HV元件區域6中之高電壓電晶體元件的製程步驟之透視剖面圖。製程開始於在基板10上形成二氧化矽(亦稱為氧化物)層12，基板10可以由P型單晶矽形成。 氧化物層12可以藉由沉積或熱氧化來形成。在氧化物層12上形成氮化矽(亦稱為氮化物)層14。然後，使用微影術遮罩製程對氮化物層14及氧化物層12進行圖案化(亦即，選擇性地移除層的某些部分而不移除其它部分)。微影術遮罩製程包括在氮化物層14上塗佈光阻材料，隨後對光阻進行曝光和顯影，以從記憶體單元區域2及HV元件區域6移除光阻材料，同時保持在邏輯元件區域4中之光阻。接著，使用氮化物及氧化物蝕刻，從記憶體單元區域2及HV元件區域6移除暴露的氮化物層14及氧化物層12，從而使基板10暴露出來(光阻保護這些層在邏輯元件區域4中不受刻蝕影響)。在從邏輯元件區域4移除剩餘的光阻之後，單獨使用矽氧化或使用矽氧化與矽蝕刻的組合，以使基板10之暴露的上表面在記憶體單元區域2及HV元件區域6中凹陷。氧化物層12及氮化物層14保護邏輯元件區域4不受氧化/蝕刻影響。在圖1A中顯示在HV/記憶體單元區域2/6中移除氧化矽之後所獲得的結構，其中使HV/記憶體單元區域2/6中之基板10的上表面凹陷成低於邏輯元件區域4中之基板的表面達凹陷量R。凹陷量R的非限制性實例可以包括大約50nm。
從邏輯元件區域4移除氮化物層14及氧化物層12(例如，藉由一次或多次蝕刻)，從而使基板10的表面暴露出來。 在此階段，基板10的上表面係階梯狀的，其中記憶體單元區域2及HV元件區域6中之基板10的上表面之部分相對於邏輯元件區域4中之基板10的上表面之部分係凹陷的(亦即，較低的)。然後，在所有三個區域2/4/6中之基板10的表面上形成氧化物層16，隨後藉由多晶矽沉積在氧化物層16上形成多晶矽層18。接著，如圖1B所示，進行化學機械研磨，以從邏輯元件區域4移除多晶矽層18，同時保持在記體單元區域2及HV元件區域6中之多晶矽層18。 多晶矽層18最終將用於形成記憶體單元的浮動閘極。
在多晶矽層18上形成氧化物層20，並且在氧化物層20上形成氮化物層22。在氮化物層22上形成絕緣層(例如，非晶碳)24。藉由形成光阻、選擇性地移除邏輯元件區域4中之數條光阻以及移除碳層24之下面的暴露部分來進行圖案化，以在邏輯元件區域4中之碳層24中形成向下延伸的溝槽26及暴露下面的氮化物層22。然後，在溝槽26中形成氧化物間隔物28。間隔物的形成在本技藝中係眾所周知的，並且涉及在結構輪廓上沉積材料，隨後進行非等向性蝕刻製程，藉此從結構的水平表面移除材料，而材料在結構的垂直方向的表面上通常保持完整(通常具有圓形的上表面)。在目前情況下，如圖1C所示，氧化物間隔物28沿著溝槽26的側壁形成。
藉由用光阻覆蓋結構，隨後移除部分光阻，以致於暴露氧化物間隔物28的部分，以移除溝槽26中之氧化物間隔物28的部分。接著，藉由氧化物蝕刻來移除間隔物28的暴露部分，從而在溝槽26中留下間隔物28的片段。在移除光阻之後，藉由蝕刻移除碳層24的剩餘部分。接下來，用光阻覆蓋結構，對光阻進行曝光及顯影，以從邏輯元件區域4移除光阻，並且在記憶體單元區域2中留下平行的溝槽開口23及在HV元件區域6中選擇暴露下面氮化物層22的部分之區域。然後，使用氮化物蝕刻，移除氮化物層22的暴露部分，隨後進行氧化物蝕刻，以移除邏輯元件區域4中之氧化物層16的暴露部分以及記憶體/HV區域2及6中之氧化物層20的暴露部分。所獲得的結構顯示在圖1D中(在移除光阻之後)。
接著，使用矽蝕刻，使基板10的暴露表面在邏輯元件區域4中凹陷，從而形成矽基板的鰭10a。除邏輯元件區域4外，形成並部分移除光阻。在記憶體單元區域2及HV元件區域6中，多晶矽蝕刻移除多晶矽層18的暴露部分，氧化物蝕刻移除氧化物層16的暴露部分，以及矽蝕刻移除基板10的暴露部分。所獲得的結構顯示在圖1E中。以厚氧化物層(亦即，STI氧化物)30覆蓋結構，然後將氧化物層30平坦化(例如，藉由化學機械研磨-CMP)，以暴露氮化物層22的頂面。使用蝕刻來移除暴露的氮化物層22及氧化物層20，從而暴露在記憶體單元區域2及HV元件區域6中下方的多晶矽層18以及邏輯區域4中之矽鰭10a的頂部。在結構上方形成絕緣層32，絕緣層32較佳地包含氧化物、氮化物及氧化物的三個子層(例如，ONO層)。藉由第二多晶矽沉積在ONO層32上形成多晶矽層34。在多晶矽層34上形成硬罩層(例如，氮化物)36。所獲得的結構顯示在圖1F中。
在結構上方形成光阻，並且部分地移除光阻，以暴露HV元件區域6及部分的記憶體單元區域2，從而使氮化物層36的部分暴露出來。使用氮化物蝕刻來移除氮化物層36的暴露部分，從而暴露多晶矽層34的部分。使用多晶矽蝕刻來移除多晶矽層34的暴露部分，從而暴露ONO層32的部分。使用蝕刻來移除ONO層32的暴露部分，從而暴露多晶矽層18的部分。接著，藉由氧化物沉積及非等向性蝕刻形成氧化物間隔物38。 然後，使用多晶矽蝕刻來移除多晶矽層18的暴露部分。所獲得的結構顯示在圖1G中，其中數條的多晶矽層18保留在記憶體單元區域2中。
在結構上方形成光阻，並且部分地移除光阻，以暴露記憶體單元區域2的部分(鄰近數條多晶矽層18的端部)。接著，進行佈植，以在下方光阻被移除之基板的記憶體單元區域2中形成源極區域40。在移除光阻之後，在數條多晶矽層18之暴露的端部上形成氧化物層(隧道氧化物)42(例如，藉由高溫氧化-HTO)。然後，藉由第三多晶矽沉積在結構上方形成多晶矽層44。多晶矽層44藉由CMP來平坦化，並且進一步用多晶矽回蝕刻來進行蝕刻，以在記憶體單元區域2中留下在源極區域40上方沿著氧化物層42延伸之數塊多晶矽層44，並且在HV元件區域6中留下數塊多晶矽層44。在藉由特定的蝕刻步驟移除氮化物硬罩層36之後，用氧化物層46來覆蓋結構。所獲得的結構顯示在圖1H中。
在結構上方形成光阻，並且部分地移除光阻，以暴露記憶體單元區域2中之氧化物層46的部分(亦即，在數條多晶矽層18的中心部分上方之部分)。使用氧化物蝕刻來移除氧化物層46的暴露部分，從而暴露多晶矽層34的部分。使用多晶矽蝕刻來移除多晶矽層34的暴露部分，從而暴露ONO層32的部分。使用ONO蝕刻(亦即，氧化物-氮化物-氧化物蝕刻)來移除ONO層32的暴露部分，從而暴露數條多晶矽層18的中心部分。使用多晶矽蝕刻來移除數條多晶矽層18的中心部分。所獲得的結構顯示在在圖1I中(在移除光阻之後)。
在結構上方形成光阻48，並且部分地移除光阻48，以暴露邏輯元件區域4中之氧化物層46的部分。使用氧化物蝕刻來移除氧化物層46的暴露部分，從而暴露多晶矽層34的部分。使用多晶矽蝕刻來從邏輯元件區域4移除多晶矽層34，從而暴露ONO層32的部分。使用ONO蝕刻來移除ONO層32的暴露部分，從而暴露氧化物層30。如圖1J所示，使用氧化物蝕刻來使氧化物層30凹陷成低於矽鰭10a的頂部(亦即，使得矽鰭10a從氧化物層30之凹陷的頂面突出)。在移除光阻48之後，在包括鰭10a的結構上形成氧化物層49。 藉由第四多晶矽沉積在氧化物層46上形成虛置多晶矽層50。然後，使用CMP平坦化虛置多晶矽層50，以移除在氧化物層46上方之虛置多晶矽層50的部分，其中如圖1K所示，虛置多晶矽層50的部分保留在記憶體單元區域2及邏輯元件區域4中。
接著，在結構上形成一個或多個硬罩層。例如，在結構上形成非晶碳層52，並且在非晶碳層52上形成氧化物層54。在氧化物層54上形成光阻，並且部分地移除光阻，以暴露記憶體單元區域2及邏輯元件區域4中之氧化物層54的部分。使用氧化物蝕刻來移除氧化物層54的暴露部分，從而暴露非晶碳層52的部分。使用碳蝕刻來移除非晶碳層52的暴露部分，從而暴露虛置多晶矽層50的部分。使用多晶矽蝕刻來移除虛置多晶矽層50的暴露部分。這一連串蝕刻導致溝槽56延伸穿過記憶體單元區域2中之虛置多晶矽層50，並且留下一條虛置多晶矽層50在邏輯元件區域4中之矽鰭10a上方及之間延伸。在移除光阻之後，再次在結構上形成光阻，並且部分地移除光阻，以暴露HV元件區域6中之氧化物層54的部分。使用氧化物蝕刻來移除氧化物層54的暴露部分，從而暴露非晶碳層52的部分。使用碳蝕刻來移除非晶碳層52的暴露部分，從而暴露氧化物層46的部分。使用氧化物蝕刻來移除氧化物層46的暴露部分，從而暴露多晶矽層44的部分。使用多晶矽蝕刻來移除多晶矽層44的暴露部分。這一連串蝕刻導致一塊多晶矽層44保留在HV元件區域6中。所獲得的結構顯示在圖1L中(在移除光阻之後)。
藉由氮化物沉積及非等向性蝕刻在虛置多晶矽層50及多晶矽層44的暴露側壁上形成氮化物間隔物58。在結構上形成光阻59，並且部分地移除光阻59，以暴露在基板表面上與記憶體單元區域2中之數塊虛置多晶矽層50(在圖1M之溝槽56的底部)相鄰且與HV元件區域6中之多晶矽層44塊相鄰的氧化物。然後，如圖1M及1N所示，使用n型佈植，在基板中記憶體單元區域2內之溝槽56的底部處(亦即，在數塊虛置多晶矽層50之間)形成n型源極-汲極區域60，並且在基板中HV元件區域6內之數塊多晶矽層44的相對側上形成n型源極-汲極區域62/64。在移除光阻59之後，執行相似的光阻圖案化/ p型佈植/光阻剝離順序，以如圖1N所示在HV元件區域6中形成p型源極-汲極區域65。在結構上方形成硬罩層，並且藉由遮罩製程圖案化硬罩層，以從邏輯元件區域4中之n型邏輯元件移除硬罩層。移除鰭10a上的氧化物，並且進行磊晶生長，隨後進行n型佈植，以如圖1N所示(在移除硬罩之後)在邏輯元件區域4中用於n型邏輯元件之剩餘的一條虛置多晶矽層50之任一側上的鰭10a中形成n型磊晶源極/汲極區域66/68。使用相似的光阻圖案化/硬罩蝕刻/光阻剝離/磊晶生長/p型佈植順序，形成邏輯元件區域4中之p型元件的p型磊晶源極/汲極區域66/68。
接下來，藉由蝕刻移除氧化物層54及非晶碳層52。在結構上形成氮化物層70，並且在氮化物層70上形成厚氧化物層72。使用CMP以氮化物層70作為中止層來平坦化氧化物層72。在結構上方形成光阻，選擇性地移除在記憶體單元區域2及邏輯元件區域4中之數條虛置多晶矽層50上的那些部分，從而暴露氮化物層70。使用蝕刻來移除氮化物層70、氧化物層46、數條虛置多晶矽層50及氧化物層16的暴露部分，從而在記憶體單元區域2及邏輯元件區域4中暴露基板10。在移除光阻之後，在結構上(包括在暴露的基板10上)形成氧化物層74。在氧化物層74上形成高K材料層76(亦即，具有比諸如HfO2 、ZrO2 、TiO2 、Ta2 O5 的氧化物或其它適當材料高的介電常數K)形成在氧化物層74上。接著，在結構上形成一個或多個金屬層。例如，如圖1O所示，在結構上形成TiN層77，隨後形成厚鎢層78，然後進行CMP，從而在記憶體單元區域2及邏輯元件區域4中留下數條金屬77/78(有效地取代先前所移除之數條虛置多晶矽層50)。在結構上方形成氮化物層80，並且在氮化物層80上形成氧化物層82。在結構上方形成光阻，其中部分是在記憶體單元區域2中之源極區域60上方，部分是在邏輯元件區域4中之源極/汲極區域66/68上方以及部分是在HV元件區域6中之源極/汲極區域62/64上方，從而使氧化物層72的部分暴露出來。使用一種或多種刻蝕，形成向下延伸並暴露源極區域60、源極/汲極區域66/68以及源極/汲極區域62/64的接觸孔。 用導電材料(例如，TiN/鎢)填充接觸孔，以形成導電接點84。所獲得的結構顯示在圖1P中(在移除光阻之後)。
圖2及3係顯示在記憶體單元區域2中所形成之記憶體單元100的剖面圖。每個記憶體單元100包括源極區域40及汲極區域60，它們在其間的基板中界定出平面通道區域86。浮動閘極18a設置在通道區域86的第一部分上方且對其進行控制，而字元線(選擇)閘極78a設置在通道區域86的第二部分上方且對其進行控制。控制閘極34a設置在浮動閘極18a上方，而抹除閘極44a設置在源極區域40上方。抹除閘極44a較佳地具有面向浮動閘極18a的邊緣之凹口或凹面，以增強通過中間隧道氧化物層42的穿隧性能。記憶體單元100成對地以首尾相連方式來形成，每個記憶體單元對共享一個共同汲極區域60，並且相鄰的記憶體單元對共享共同抹除閘極44a及源極區域40。
圖2及圖4係在邏輯元件區域4中所形成之邏輯元件102的剖面圖。每個邏輯元件102包括源極區域66及汲極區域68，它們在其間的基板鰭10a中界定出通道區域88。如圖2所最佳顯示，通道區域88包括沿著鰭結構10a的頂部延伸之頂面部分88a及沿著鰭結構10a的側面延伸之側面部分88b。邏輯閘極78b設置在通道區域的頂面部分88a上方，並且在橫向上相鄰於通道區域的側面部分88b，以控制通道區域88的導電性。
圖2係在HV元件區域6中所形成之HV元件104的剖面圖。每個HV元件包括源極區域62及汲極區域64，它們在其間的基板中界定出平面通道區域90。HV閘極44b設置在通道區域90上方並控制通道區域90的導電率。
雖然在圖2中僅顯示兩個記憶體單元100、四個邏輯元件102及一個HV元件104，但是熟悉該項技藝者將理解，每種類型的許多元件可以在它們各自的區域中同時形成。
上述記憶體裝置方法及所得結構提供許多優點，包括高操作性能及易於製造平面記憶體單元100(亦即，形成在基板的平面區域上之記憶體單元)及平面HV元件104(亦即，形成在基板的平面區域上之元件)的優點，並且具有嵌入式邏輯與記憶體元件的先進組合之優點，其中邏輯元件102係緊密的非平面邏輯元件(亦即，形成在矽鰭結構上及周圍的邏輯元件)。邏輯元件102的FinFET電晶體架構利用三閘極配置提供增強的通道控制，並且能夠進一步調整電晶體尺寸。
另一個優點是使基板10的上表面在記憶體單元區域2及HV元件區域6中 相對於邏輯元件區域凹陷。具體地，如圖2所示，構成記憶體單元區域2及HV元件區域6中的通道區域之基板10的平面表面具有凹陷成低於邏輯元件區域4中之鰭10a的頂部達凹陷量R之高度， 凹陷量R使記憶體單元100及HV元件104相對於邏輯元件102容納更高的閘極堆疊厚度及拓撲。此外，有助於在邏輯元件區域4以及記憶體單元區域2及HV元件區域6中之共同處理。例如，使邏輯元件區域4中之鰭10a升高成高於記憶體單元區域中之基板表面的高度，可以簡化在兩個區域中之數塊虛置多晶矽層50、氧化物層74、高K層76、TiN層77及數塊鎢層78的共同形成步驟，其中使用用於形成邏輯元件102之具有纏繞鰭10a的底面之金屬閘極78b的相同形成步驟，形成用於記憶體單元之具有平面底面的金屬閘極78a。同樣地，一個共同佈植步驟形成記憶體單元汲極區域60及HV元件源極/汲極區域62/64。再者，使用相同的多晶矽沉積處理來形成抹除閘極44a及HV閘極44b。
另一個優點是用於HV閘極44b、浮動閘極18a、控制閘極34a及抹除閘極44a的多晶矽材料(亦即，易於製造，更佳地控制浮動閘極18a與抹除閘極44a之間的穿隧)與用於字元線閘極78a及邏輯閘極78b之藉由高K材料絕緣的金屬材料之結合，以增強導電率及性能。虛置多晶矽層50用於在記憶體單元區域2及邏輯區域4中形成虛置閘極，將虛置閘極移除並用記憶體單元的金屬字元線閘極78a及邏輯元件的邏輯閘極78b來取代。
在邏輯閘極的形成之前，執行記憶體單元及HV元件的大部分製程(包括形成記憶體單元及HV元件的所有多晶矽閘極)，這減少對CMOS基線的處理影響。
可以理解，本發明並非侷限於上述及本文所示之具體例。例如，本文中對本發明的引用沒有意欲限制任何請求或請求項的範圍，而是僅引用可能由一個或多個請求項涵蓋的一個或多個特徵。上述材料、製程及數值實例僅是示例性的，並且不應該被視為是對請求項的限制。再者，從請求項及說明書可顯而易見，並非所有方法步驟都需要以所繪示或要求的確切順序來執行，而是以允許適當地形成本發明的記憶體單元及邏輯元件之任何順序(除非對任何順序有明確記載的限制)來執行。最後，單層材料可以形成為多層這樣的或相似的材料，反之亦然。
應當注意，如本文所使用，術語「在...上方」及「在...上」均包含性地包括「直接在...上」(沒有中間材料、元件或空間設置在其間)及「間接在...上」(中間材料、元件或空間設置在其間)。同樣地，術語「相鄰」包括「直接相鄰」(沒有中間材料、元件或空間設置在其間)及「間接相鄰」(中間材料、元件或空間設置在其間)，「安裝至」包括「直接安裝至」(沒有中間材料、元件或空間設置在其間)及「間接安裝至」(中間材料、元件或空間設置在其間)，以及「電耦接至」包括「直接電耦接至」(沒有中間材料或元件在其間將元件電連接在一起)及「間接電耦接至」(中間材料或元件在其間將元件電連接在一起)。例如，「在基板上方」形成元件可以包括在基板上直接形成元件而在其間沒有中間材料/元件，以及在基板上間接形成元件而在其間具有一個或多個中間材料/元件。
2:記憶體單元區域 4:邏輯元件區域 6:HV元件區域 10:基板 10a:鰭 12:二氧化矽層(氧化物層) 14:氮化矽層(氮化物層) 16:氧化物層 18:多晶矽層 18a:浮動閘極 20:氧化物層 22:氮化物層 23:溝槽開口 24:絕緣層、碳層 26:溝槽 28:氧化物間隔物 30:氧化物層 32:絕緣層 34:多晶矽層 34a:控制閘極 36:硬罩層、氮化物層 38:氧化物間隔物 40:源極區域 42:氧化物層(隧道氧化物) 44:多晶矽層 44a:抹除閘極 44b:HV閘極 46:氧化物層 48:光阻 49:氧化物層 50:虛置多晶矽層 52:非晶碳層 54:氧化物層 56:溝槽 58:氮化物間隔物 59:光阻 60:n型源極-汲極區域 62:n型源極-汲極區域 64:n型源極-汲極區域 65:p型源極-汲極區域 66:n型磊晶源極/汲極區域、p型磊晶源極/汲極區域 68:n型磊晶源極/汲極區域、p型磊晶源極/汲極區域 70:氮化物層 72:氧化物層 74:氧化物層 76:高K材料層 77:TiN層 78:鎢層 78a:字元線(選擇)閘極 78b:邏輯閘極 80:氮化物層 82:氧化物層 84:導電接點 86:平面通道區域 88:通道區域 88a:頂面部分 88b:側面部分 90:平面通道區域 100:記憶體單元 102:邏輯元件 104:HV元件 R:凹陷量
圖1A至1P係顯示依據本具體例之在半導體基板上形成非揮發性記憶體單元、HV元件及邏輯元件的步驟之透視剖面圖。
圖2係半導體基板的記憶體單元區域中之記憶體單元、邏輯元件區域中之邏輯元件以及HV元件區域中之HV元件的側視剖面圖。
圖3係半導體基板的記憶體單元區域中之記憶體單元的側視剖面圖。
圖4係半導體基板的邏輯元件區域中之邏輯元件的側視剖面圖。
2:記憶體單元區域
4:邏輯元件區域
6:HV元件區域
10:基板
10a:鰭
16:氧化物層
18:多晶矽層
30:氧化物層
32:絕緣層
34:多晶矽層
44b:HV閘極
46:氧化物層
62:n型源極-汲極區域
64:n型源極-汲極區域
74:氧化物層
76:高K材料層
77:TiN層
78b:邏輯閘極
80:氮化物層
82:氧化物層
84:導電接點
88a:頂面部分
88b:側面部分
90:平面通道區域
100:記憶體單元
102:邏輯元件
104:HV元件
R:凹陷量

Claims (13)

  1. 一種形成裝置之方法，包括： 提供具有一上表面且具有第一、第二及第三區域之一矽基板； 使該上表面在該基板的第一及第三區域中凹陷，但是不在該基板的第二區域中凹陷； 移除該矽基板之在該基板的第三區域中之部分，以形成具有一對向上延伸且終止於一頂面之側面的一向上延伸矽鰭； 執行一第一佈植，以在該基板的第一區域中形成一第一源極區域； 執行一第二佈植，以在該基板的第一區域中形成一第一汲極區域及在該基板的第三區域中形成一第二源極區域及一第二汲極區域，其中該第一源極區域與該第一汲極區域界定出在其間延伸之該基板的一第一通道區域，以及其中該第二源極區域與該第二汲極區域界定出在其間延伸之該基板的一第二通道區域； 執行一第三佈植，以在該矽鰭中形成一第三源極區域及一第三汲極區域，進而界定出在該第三源極區域與該第三汲極區域之間沿著該頂面及該對側面延伸之該基板的一第三通道區域； 使用一第一多晶矽沉積，形成設置在該第一通道區域的一第一部分上方且與該第一通道區域的該第一部分絕緣之一浮動閘極； 使用一第二多晶矽沉積，形成設置在該浮動閘極上方且與該浮動閘極絕緣之一控制閘極； 使用一第三多晶矽沉積，形成設置在該第一源極區域上方且與該第一源極區域絕緣之一抹除閘極及設置在該第二通道區域上方且與該第二通道區域絕緣之一元件閘極； 使用一第一金屬沉積，形成設置在該第一通道區域的一第二部分上方且與該第一通道區域的該第二部分絕緣之一字元線閘極及設置在該第三通道區域上方且與該第三通道區域絕緣之一邏輯閘極。
  2. 如請求項1之方法，其中，移除該矽基板的該等部分以形成該向上延伸矽鰭係在該凹陷之後執行。
  3. 如請求項1之方法，其中，移除該矽基板的該等部分以形成該向上延伸矽鰭係在形成該控制閘極、該抹除閘極、該元件閘極、該字元線閘極及該邏輯閘極之前執行。
  4. 如請求項1之方法，其中，該第二佈植的執行係在該第一、第二及第三多晶矽沉積之後進行。
  5. 如請求項1之方法，其中，移除該矽基板之在該基板的第三區域中之部分以形成該向上延伸矽鰭的步驟包括： 在該基板的第三區域上方形成一塊材料； 沿著該塊材料的一側壁形成一材料間隔物； 移除該塊材料； 蝕刻在該材料間隔物周圍的該基板。
  6. 如請求項1之方法，其中，該邏輯閘極垂直地設置在該矽鰭的該頂面上方且與該矽鰭的該頂面絕緣，並且設置成在橫向上相鄰於該矽鰭的該對側面且與該矽鰭的該對側面絕緣。
  7. 如請求項1之方法，其中，該字元線閘極藉由一高K材料層與該第一通道區域的該第二部分絕緣，並且該邏輯閘極藉由該高K材料層與該第三通道區域絕緣。
  8. 如請求項1之方法，其中，該字元線閘極藉由一高K材料層及一氧化物層與該第一通道區域的該第二部分絕緣，並且該邏輯閘極藉由該高K材料層及該氧化物層與該第三通道區域絕緣。
  9. 如請求項1之方法，其中，形成該字元線閘極及該邏輯閘極的步驟包括： 使用一第四多晶矽沉積，形成一第一塊虛置材料在該第一通道區域的該第二部分上方且與該第一通道區域的該第二部分絕緣及形成一第二塊虛置材料在該第三通道區域上方且與該第三通道區域絕緣； 移除該第一塊及第二塊虛置材料； 形成一第一塊金屬材料在該第一通道區域的該第二部分上方且與該第一通道區域的該第二部分絕緣及形成一第二塊金屬材料在該第三通道區域上方且與該第三通道區域絕緣。
  10. 一種裝置，包括： 一矽基板，其具有一上表面，其中： 該上表面在該基板的一第一區域及一第三區域中係平坦的， 該上表面在該基板的一第二區域中包括一向上延伸矽鰭， 該矽鰭包括一對向上延伸且終止於一頂面的側面，以及 該第一及第三區域的上表面凹陷成低於該矽鰭的該頂面； 一記憶體單元，其位於該第一區域中，該記憶體單元包括： 間隔開的第一源極區域及第一汲極區域，其形成在該基板的該第一區域中，該基板的一第一通道區域在該第一源極區域與該第一汲極區域之間延伸； 一多晶矽浮動閘極，其設置在該第一通道區域的一第一部分上方且與該第一通道區域的該第一部分絕緣； 一金屬字元線閘極，其設置在該第一通道區的一第二部分上方且與該第一通道區的該第二部分絕緣； 一多晶矽控制閘極，其設置在該浮動閘極上方且與該浮動閘極絕緣；以及 一多晶矽抹除閘極，其設置在該第一源極區域上方且與該第一源極區域絕緣； 一高電壓元件，其位於該第三區域中，該高電壓元件包括： 間隔開的第二源極區域及第二汲極區域，其形成在該基板的該第三區域中，該基板的一第二通道區域在該第二源極區域與該第二汲極區域之間延伸；以及 一多晶矽閘極，其設置在該第二通道區域上方且與該第二通道區域絕緣； 一邏輯元件，其位於該第二區域中，該邏輯元件包括： 間隔開的第三源極區域及第三汲極區域，其形成在該矽鰭中，該基板的一第三通道區域在該第三源極區域與該第三汲極區域之間沿著該矽鰭的該頂面及該對側面延伸；以及 一金屬邏輯閘極，其設置在該第三通道區域上方且與該第三通道區域絕緣。
  11. 如請求項10之裝置，其中，該邏輯閘極垂直地設置在該矽鰭的該頂面上方且與該矽鰭的該頂面絕緣，並且設置成在橫向上相鄰於該矽鰭的該對側面且與該矽鰭的該對側面絕緣。
  12. 如請求項10之裝置，其中，該字元線閘極藉由一高K材料層與該第一通道區域的該第二部分絕緣，並且該邏輯閘極藉由該高K材料層與該第三通道區域絕緣。
  13. 如請求項10之裝置，其中，該字元線閘極藉由一高K材料層及一氧化物層與該第一通道區域的該第二部分絕緣，並且該邏輯閘極藉由該高K材料層及該氧化物層與該第三通道區域絕緣。
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