JP2022131445A - 半導体装置及びその製造方法 - Google Patents

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bonding
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健 松永
Takeshi Matsunaga
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Kioxia Corp
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Abstract

【課題】好適に製造可能な半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、複数の貼合電極を介して貼合された第１チップ及び第２チップを備える。第１チップは、第１基板と、第１半導体素子と、複数の貼合電極のうちの一つであり、第１半導体素子に電気的に接続された第１貼合電極と、を備える。第２チップは、第２基板と、第２半導体素子と、複数の貼合電極のうちの一つであり、第２半導体素子に電気的に接続された第２貼合電極と、を備える。第２基板は、第１方向の両端部に設けられ、第１方向と交差する第２方向に延伸する一対の第１領域と、第２方向の両端部に設けられ、第１方向に延伸する一対の第２領域と、を備える。第２基板の表面と交差する第３方向から見て、第２基板の第１領域及び第２領域に設けられた部分は、第１基板と重ならない。【選択図】図７

Description

本実施形態は、半導体装置及びその製造方法に関する。
２枚のウェハ上に複数の貼合電極を形成し、これら複数の貼合電極を介してこれら２枚のウェハを貼合し、ダイシングブレード等によってこれら２枚のウェハを個片化することにより、複数のダイを形成する技術が知られている。
特開２０１８－０２６５１８号公報
好適に製造可能な半導体装置及びその製造方法を提供する。
一の実施形態に係る半導体装置は、複数の貼合電極を介して貼合された第１チップ及び第２チップを備える。第１チップは、第１基板と、第１半導体素子と、複数の貼合電極のうちの一つであり、第１半導体素子に電気的に接続された第１貼合電極と、を備える。第２チップは、第２基板と、第２半導体素子と、複数の貼合電極のうちの一つであり、第２半導体素子に電気的に接続された第２貼合電極と、を備える。第２基板は、第１方向の両端部に設けられ、第１方向と交差する第２方向に延伸する一対の第１領域と、第２方向の両端部に設けられ、第１方向に延伸する一対の第２領域と、を備える。第２基板の表面と交差する第３方向から見て、第２基板の第１領域及び第２領域に設けられた部分は、第１基板と重ならない。
一の実施形態に係る半導体装置は、複数の貼合電極を介して貼合された第１チップ及び第２チップを備える。第１チップは、第１基板と、第１半導体素子と、複数の貼合電極のうちの一つであり、第１半導体素子に電気的に接続された第１貼合電極と、を備える。第２チップは、第２基板と、第２半導体素子と、複数の貼合電極のうちの一つであり、第２半導体素子に電気的に接続された第２貼合電極と、を備える。第１基板の第１方向、及び、第１方向と交差する第２方向の少なくとも一方における少なくとも一方の端部のラフネスを第１のラフネスとし、第２基板の第１方向及び第２方向の少なくとも一方における少なくとも一方の端部のラフネスを第２のラフネスとすると、第１のラフネスは、第２のラフネスよりも小さい。
一の実施形態に係る半導体装置の製造方法では、第１基板を備える第１ウェハと、第２基板を備える第２ウェハと、を貼合する。また、第１基板の、ダイシングライン上に設けられた部分を除去して、第１基板を複数のダイに対応する複数の部分に分断する。また、ダイシングラインに沿って第１ウェハ及び第２ウェハを分断して、複数のダイを形成する。
第１実施形態に係る半導体記憶装置の構成を示す模式的なブロック図である。 同半導体記憶装置の構成を示す模式的な側面図である。 同半導体記憶装置の構成を示す模式的な平面図である。 同半導体記憶装置の構成を示す模式的な分解斜視図である。 同半導体記憶装置の構成を示す模式的な底面図である。 同半導体記憶装置の構成を示す模式的な底面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 同半導体記憶装置の構成を示す模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な底面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 比較例に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。 第３実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の他の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第３実施形態に係る半導体記憶装置の変形例について説明するための模式的な断面図である。 第１実施形態に係る半導体記憶装置の変形例の構成を示す模式的な断面図である。
次に、実施形態に係る半導体装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において「上」や「下」等の表現を使用した場合、例えば、ダイに含まれる２枚の半導体基板のうち、ボンディングパッド電極が設けられた方を上側の半導体基板とし、ボンディングパッド電極が設けられていない方を下側の半導体基板としても良い。更に、ダイに含まれる構成について言及する場合には、例えば、上記Ｚ方向に沿って上側の半導体基板に近づく向きを上と、Ｚ方向に沿って下側の半導体基板に近付く向きを下と呼んでも良い。また、ある構成について下面や下端と言う場合には、この構成の下側の半導体基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の上側の半導体基板側の面や端部を意味する事としても良い。また、Ｘ方向又はＹ方向と交差する面を側面等と呼んでも良い。
また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electronmicroscopy）やＴＥＭ（Transmissionelectron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読出し、書込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。
図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。
図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはボンディングパッド電極ＰＸが設けられている。
図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のボンディングパッド電極ＰＸを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のボンディングパッド電極ＰＸは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。
尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。
［メモリダイＭＤの構造］
図４は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図４に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡを含むチップＣＭと、周辺回路を含むチップＣＰと、を備える。
チップＣＭの上面には、複数のボンディングパッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の貼合電極ＰＩ１が設けられる面を表面と呼び、複数のボンディングパッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の貼合電極ＰＩ１は、複数の貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の貼合電極ＰＩ２に貼合可能な位置に配置される。貼合電極ＰＩ１と貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
尚、図４の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図５は、チップＣＭの構成例を示す模式的な底面図である。図６は、チップＣＭに含まれる半導体基板１００の構成を示す模式的な底面図である。図７は、メモリダイＭＤの構成を示す模式的な断面図である。尚、図７は、図５に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た断面を含んでいる。また、図７は、図５に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た断面を含んでいる。また、図７は、図５に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面を含んでいる。図８は、図７の一部の構成の模式的な拡大図である。
［チップＣＭの構造］
チップＣＭは、例えば図５に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリセルアレイ領域ＲＭＣＡを備える。また、チップＣＭは、これら４つのメモリセルアレイ領域ＲＭＣＡに対してＹ方向の一方側（例えば、図５における下側）に設けられた周辺領域ＲＰを備える。周辺領域ＲＰは、Ｘ方向に並ぶ複数の入出力回路領域ＲＩＯを備える。また、チップＣＭの四辺には、エッジ領域ＲＥが設けられている。即ち、エッジ領域ＲＥは、Ｘ方向の両端部に設けられ、Ｙ方向に延伸する２つの領域と、Ｙ方向の両端部に設けられ、Ｘ方向に延伸する２つの領域と、を備える。
また、チップＣＭは、例えば図７に示す様に、基体層ＬＳＢと、基体層ＬＳＢの下方に設けられたメモリセルアレイ層ＬＭＣＡと、メモリセルアレイ層ＬＭＣＡの下方に設けられた複数の配線層１４０，１５０，１６０と、を備える。また、メモリセルアレイ層ＬＭＣＡ及び配線層１４０，１５０，１６０中の構成間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が埋め込まれている。
［チップＣＭの基体層ＬＳＢの構造］
例えば図７に示す様に、基体層ＬＳＢは、半導体基板１００と、半導体基板１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた絶縁層１０２と、を備える。また、入出力回路領域ＲＩＯには、絶縁層１０１と絶縁層１０２との間に設けられたボンディングパッド電極ＰＸが設けられている。
半導体基板１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体基板である。
半導体基板１００には、例えば図６に示す様に、４つのメモリセルアレイ領域ＲＭＣＡに対応する４つの領域Ｒ１と、これら４つの領域Ｒ１を取り囲む領域Ｒ２と、を備える。４つの領域Ｒ１は、例えば、お互いに電気的に独立である。
これら４つの領域Ｒ１は、例えば、ウェル構造によってお互いに電気的に独立に構成されていても良い。例えば半導体基板１００がＰ型の不純物を含むＰ型の半導体基板である場合、領域Ｒ２は、Ｎ型の不純物を含むＮ型ウェルであっても良い。また、領域Ｒ１は、Ｐ型の不純物を含むＰ型ウェルであっても良い。
また、これら４つの領域Ｒ１は、例えば、絶縁層によってお互いに電気的に独立に構成されていても良い。例えば、領域Ｒ２は、酸化シリコン（ＳｉＯ２）等の絶縁層を含むＳＴＩ（ ShallowTrench Isolation ）であっても良い。
また、これら４つの領域Ｒ１は、例えば、お互いに物理的に分断されていても良い。例えば、半導体基板１００は、４つの領域Ｒ１に対応する４つの部分と、それ以外の領域に対応する１つの部分と、を備えていても良い。また、領域Ｒ２は、これら５つの部分を分断する溝であっても良い。
また、半導体基板１００には、複数の入出力回路領域ＲＩＯに対応して、複数のコンタクトホールが設けられている。これら複数のコンタクトホールの内部には、例えば図７に示す様に、ボンディングパッド電極ＰＸの一部が設けられている。
また、半導体基板１００は、エッジ領域ＲＥには設けられていない。従って、例えば図６に示す様に、メモリダイＭＤをＺ方向から見た場合、エッジ領域においては、絶縁層１０３、並びに、チップＣＰ中の絶縁層２０３及び半導体基板２００が、半導体基板１００と重ならない（図７参照）。
尚、半導体基板１００のＸ方向及びＹ方向における側面のラフネスは、チップＣＰ中の半導体基板２００のＸ方向及びＹ方向における側面のラフネスよりも小さい。
絶縁層１０１（図７）は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる絶縁層である。絶縁層１０１は、例えば図７に示す様に、半導体基板１００の上面、並びに、Ｘ方向及びＹ方向の側面を覆っている。尚、絶縁層１０１は、エッジ領域ＲＥにおいて、絶縁層１０３の上面を覆っていても良いし、覆っていなくても良い。
絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。絶縁層１０２は、例えば図７に示す様に、絶縁層１０１等を介して、半導体基板１００の上面、並びに、Ｘ方向及びＹ方向の側面を覆っている。尚、絶縁層１０２は、エッジ領域ＲＥにおいて、絶縁層１０３の上面を覆っていても良いし、覆っていなくても良い。
ボンディングパッド電極ＰＸは、例えばアルミニウム（Ａｌ）等の導電性材料を含む。ボンディングパッド電極ＰＸは、例えば図７に示す様に、絶縁層１０１を介して半導体基板１００の上面に設けられた外部接続領域１０４と、コンタクトホールの内周面及び底面に設けられた内部接続領域１０５と、を備える。
外部接続領域１０４は、ボンディングワイヤＢ（図２、図３）に接続される領域である。絶縁層１０２のうち、外部接続領域１０４に対応する部分の少なくとも一部には、開口が設けられている。外部接続領域１０４は、この開口を介してメモリダイＭＤの外側の領域に露出している。
内部接続領域１０５は、メモリセルアレイ層ＬＭＣＡに含まれるコンタクト１１２に接続される領域である。内部接続領域１０５は、半導体基板１００に設けられたコンタクトホールの底面において、メモリセルアレイ層ＬＭＣＡに含まれる酸化シリコン（ＳｉＯ２）等の絶縁層１０３の上面を覆う。
尚、図７に示す様に、半導体基板１００のＸ方向及びＹ方向の側面には、絶縁層１０１を介して、金属層ＭＥが設けられている。金属層ＭＥは、ボンディングパッド電極ＰＸと同じ材料及び同程度の膜厚を備える。金属層ＭＥは、半導体基板１００のＸ方向及びＹ方向における側面を全周にわたって覆っていても良いし、半導体基板１００のＸ方向及びＹ方向における側面の一部のみを覆っていても良い。
［チップＣＭのメモリセルアレイ層ＬＭＣＡの構造］
例えば図７に示す様に、メモリセルアレイ層ＬＭＣＡのメモリセルアレイ領域ＲＭＣＡには、メモリセルアレイＭＣＡが設けられている。メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫと、これら複数のメモリブロックＢＬＫの間にそれぞれ設けられた酸化シリコン（ＳｉＯ２）等のブロック間絶縁層１０６と、を備える。
メモリブロックＢＬＫは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０（図８）と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。これら複数の導電層１１０は、例えば、ワード線及びこれに接続された複数のメモリセルのゲート電極等として機能する。
半導体層１２０は、例えば、複数のメモリセルのチャネル領域等として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば、略円柱状の形状を有する。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、コンタクト１２１及びコンタクト１２２を介してビット線ＢＬに接続される。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む図示しない不純物領域が設けられている。この不純物領域は、半導体基板１００に接続されている。
尚、図７に例示する半導体層１２０は、上方に設けられた約半数の導電層１１０に対向する部分１２３と、下方に設けられた約半数の導電層１１０に対向する部分１２４と、を備える。部分１２３の上端部のＸ方向及びＹ方向における幅は、部分１２３の下端部のＸ方向及びＹ方向における幅よりも小さい。また、部分１２４の上端部のＸ方向及びＹ方向における幅は、部分１２４の下端部のＸ方向及びＹ方向における幅よりも小さい。また、部分１２４の上端部のＸ方向及びＹ方向における幅は、部分１２３の下端部のＸ方向及びＹ方向における幅よりも小さい。ただし、半導体層１２０は、この様な形状を備えていなくても良い。
ゲート絶縁膜１３０（図８）は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図８には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
また、メモリセルアレイ層ＬＭＣＡの入出力回路領域ＲＩＯは、例えば図７に示す様に、絶縁層１０３を貫通してＺ方向に延伸する複数のコンタクト１１２を備える。
コンタクト１１２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む。コンタクト１１２は、例えば、略円柱状の形状を有する。これら複数のコンタクト１１２の上端は、それぞれボンディングパッド電極ＰＸの内部接続領域１０５の下面に接続されている。また、複数のコンタクト１１２は、下端において、それぞれ配線１４１に接続されている。
［チップＣＭの配線層１４０，１５０，１６０の構造］
配線層１４０，１５０，１６０に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ中の構成及びチップＣＰ中の構成の少なくとも一方に電気的に接続される。
配線層１４０は、複数の配線１４１を含む。これら複数の配線１４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線１４１のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば、Ｘ方向に並び、Ｙ方向に延伸する。また、これら複数のビット線ＢＬは、それぞれ、複数の半導体層１２０に接続されている。
配線層１５０は、複数の配線１５１を含む。これら複数の配線１５１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層１６０は、複数の貼合電極ＰＩ１を含む。これら複数の貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
［チップＣＰの構造］
チップＣＰは、例えば、半導体基板２００と、半導体基板２００の上方に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられた複数の配線層２２０，２３０，２４０，２５０と、を備える。また、トランジスタ層ＬＴＲ及び配線層２２０，２３０，２４０，２５０中の構成間には、酸化シリコン（ＳｉＯ２）等の絶縁層２０３が埋め込まれている。尚、絶縁層２０３の材料として、絶縁層１０３の材料よりも誘電率の低い材料を用いることも可能である。
［チップＣＰの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板２００の表面には、半導体基板領域２００Ｓと、絶縁領域２００Ｉと、が設けられている。
半導体基板２００は、エッジ領域ＲＥを含め、メモリダイＭＤ中の全ての領域にわたって設けられている。
［チップＣＰのトランジスタ層ＬＴＲの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層２１０が設けられている。電極層２１０は、半導体基板２００の表面と対向する複数の電極２１１を含む。また、半導体基板２００の各領域及び電極層２１０に含まれる複数の電極２１１は、それぞれ、コンタクト２０１に接続されている。
半導体基板２００の半導体基板領域２００Ｓは、周辺回路を構成する複数のトランジスタＴｒのチャネル領域等として機能する。
電極層２１０に含まれる複数の電極２１１は、それぞれ、周辺回路を構成する複数のトランジスタＴｒのゲート電極等として機能する。電極２１１は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層と、この半導体層の上面に設けられたタングステン（Ｗ）等の金属層と、を備える。
コンタクト２０１は、Ｚ方向に延伸し、下端において半導体基板２００又は電極２１１の上面に接続されている。コンタクト２０１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
尚、半導体基板２００に設けられた複数のトランジスタＴｒは、それぞれ、周辺回路の一部を構成する。
［チップＣＰの配線層２２０，２３０，２４０，２５０の構造］
配線層２２０，２３０，２４０，２５０に含まれる複数の配線は、例えば、トランジスタ層ＬＴＲ中の構成及びチップＣＭ中の構成の少なくとも一方に電気的に接続される。
配線層２２０は、複数の配線２２１を含む。これら複数の配線２２１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２３０は、複数の配線２３１を含む。これら複数の配線２３１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２４０は、複数の配線２４１を含む。これら複数の配線２４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層２５０は、複数の貼合電極ＰＩ２を含む。これら複数の貼合電極ＰＩ２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
［メモリダイＭＤの製造方法］
次に、図９～図２１を参照して、メモリダイＭＤの製造方法について説明する。図９は、同製造方法について説明するための模式的な底面図である。図１０～図１２、及び、図１４～図２１は、同製造方法について説明するための模式的な断面図である。尚、図１０～図１２、及び、図１４～図１９は、図７に対応する部分を示している。図１３は、同製造方法について説明するための模式的な平面図である。
図９には、チップＣＭの製造に用いられるウェハＷＭを例示している。ウェハＷＭの半導体基板１００Ａには、Ｘ方向又はＹ方向に延伸する複数のダイシングラインＤＬが設けられている。また、これら複数のダイシングラインＤＬによって仕切られた各領域は、メモリダイ領域ＲＭＤとなる。
この製造方法においては、例えば図１０及び図１１に示す様に、チップＣＭの製造に用いられるウェハＷＭと、チップＣＰの製造に用いられるウェハＷＰと、を貼合する。この貼合工程では、例えば、ウェハＷＭをウェハＷＰに向かって押し付けることによってウェハＷＭをウェハＷＰに密着させ、熱処理等を行う。これにより、貼合電極ＰＩ１及び貼合電極ＰＩ２を介して、ウェハＷＭがウェハＷＰに貼合される。
次に、例えば図１２に示す様に、半導体基板１００Ａの一部を除去して、ボンディングパッド電極ＰＸに対応するコンタクトホールを形成する。また、例えば図１２及び図１３に示す様に、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて、半導体基板１００Ａの一部を除去する。これにより、コンタクトホールの底面、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて、絶縁層１０３が露出する。また、半導体基板１００が形成される。この工程は、例えば、ＲＩＥ（ ReactiveIon Etching ）等の方法によって行う。
次に、例えば図１４に示す様に、図１２に示した構造の上面に、絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ（ ChemicalVapor Deposition ）等の方法によって行われる。
次に、例えば図１５に示す様に、コンタクトホールの底面、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて、絶縁層１０１を除去する。これにより、コンタクトホールの底面、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて、絶縁層１０３が露出する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１６に示す様に、絶縁層１０１の上面、絶縁層１０１のＸ方向及びＹ方向の側面（コンタクトホールの内周面を含む）、並びに、絶縁層１０３の上面に、金属層ＭＥを形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図１７に示す様に、金属層ＭＥの一部を除去して、ボンディングパッド電極ＰＸを形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。尚、この工程では、図示の様に、絶縁層１０１のＸ方向及びＹ方向の側面において、金属層ＭＥを除去せずに残存させても良い。
次に、例えば図１８に示す様に、絶縁層１０１の上面、金属層ＭＥの上面、金属層ＭＥのＸ方向及びＹ方向の側面（コンタクトホール内部の内周面を含む）、並びに、絶縁層１０３の上面に、絶縁層１０２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図１９に示す様に、絶縁層１０２の一部を除去して、ボンディングパッド電極ＰＸの外部接続領域１０４の一部を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。尚、この工程では、図示の様に、エッジ領域ＲＥにおいて、絶縁層１０２を除去しても良いし、除去しなくても良い。
次に、例えば図２０及び図２１に示す様に、ウェハＷＭ，ＷＰをダイシングラインＤＬに沿って切断する。これにより、各メモリダイ領域ＲＭＤに設けられた構成が、それぞれ、メモリダイＭＤとなる。尚、図２０及び図２１には、ダイシングブレードＤＢによってウェハＷＭ，ＷＰを切断する様子を例示している。
尚、例えば、図１２及び図１３を参照して説明した工程を、ＲＩＥ等の方法によって行った場合、コンタクトホールの内周面及び半導体基板１００のＸ方向及びＹ方向の側面におけるラフネスは、比較的小さくなる。一方、図２０及び図２１を参照して説明した工程を、ダイシングブレードＤＢ等を用いて行った場合、半導体基板２００のＸ方向及びＹ方向の側面におけるラフネスは、比較的大きくなる。この様な場合、半導体基板１００のＸ方向及びＹ方向における側面のラフネスは、半導体基板２００のＸ方向及びＹ方向における側面のラフネスよりも小さくなる場合がある。
［比較例］
次に、図２２及び図２３を参照して、比較例に係る半導体記憶装置の製造方法について説明する。図２２及び図２３は、同製造方法について説明するための模式的な断面図である。
第１実施形態に係る半導体記憶装置の製造方法においては、図１２及び図１３を参照して説明した様に、ボンディングパッド電極ＰＸに対応するコンタクトホールを作成する工程において、ダイシングラインＤＬに沿って半導体基板１００の一部を除去していた。一方、比較例に係る製造方法では、この工程において、ダイシングラインＤＬに沿って半導体基板１００の一部を除去しない。
また、図２２及び図２３に示す様に、ウェハＷＭ，ＷＰをダイシングラインＤＬに沿って切断する際、ダイシングラインＤＬ上に、半導体基板１００Ａ，２００Ａが残存している。
この様な方法では、ダイシングブレードＤＢによって半導体基板１００Ａ，２００Ａの間の構成に応力がかかりやすく、図２３に例示する様に、ウェハＷＭ，ＷＰ中の構成にクラックｄ１が生じてしまったり、膜剥がれｄ２が生じてしまったりする場合がある。
［効果］
第１実施形態に係る半導体記憶装置の製造方法においては、図１２及び図１３を参照して説明した様に、ボンディングパッド電極ＰＸに対応するコンタクトホールを作成する工程において、ダイシングラインＤＬに沿って半導体基板１００Ａの一部を除去する。従って、図２０及び図２１に示す様に、ウェハＷＭ，ＷＰをダイシングラインＤＬに沿って切断する際、ダイシングラインＤＬ上に、半導体基板１００Ａが残存していない。従って、比較例に係る製造方法と比較して、クラックや膜剥がれ等の発生を好適に抑制可能である。
また、第１実施形態に係る半導体記憶装置の製造方法においては、図１２及び図１３を参照して説明した工程において、ボンディングパッド電極ＰＸに対応するコンタクトホールの作成と、ダイシングラインＤＬに沿った半導体基板１００Ａの一部の除去と、を一括して行っている。これにより、製造工程数の増大を抑制可能である。
［第２実施形態］
次に、図２４を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。図２４は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図７を参照して説明した様に、第１実施形態においては、半導体基板１００のＸ方向及びＹ方向の側面が、絶縁層１０１及び金属層ＭＥによって覆われていた。一方、図２４に示す様に、第２実施形態においては、半導体基板１００のＸ方向及びＹ方向の側面が、絶縁層１０１及び金属層ＭＥによって覆われていない。
次に、図２５～図２９を参照して、第２実施形態に係る半導体記憶装置の製造方法について説明する。図２５～図２９は、同製造方法について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置の製造方法においては、第１実施形態に係る半導体記憶装置の製造方法のうち、図１１を参照して説明した工程までを実行する。
次に、例えば図２５に示す様に、半導体基板１００Ａの一部を除去して、ボンディングパッド電極ＰＸに対応するコンタクトホールを形成する。これにより、コンタクトホールの底面において、絶縁層１０３が露出する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２６に示す様に、図２５に示した構造の上面に、絶縁層１０１及びボンディングパッド電極ＰＸを形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行われる。
次に、例えば図２７に示す様に、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて、半導体基板１００Ａの一部を除去する。これにより、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて、絶縁層１０３が露出する。また、半導体基板１００が形成される。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２８に示す様に、絶縁層１０１の上面、ボンディングパッド電極ＰＸの上面、ボンディングパッド電極ＰＸのＸ方向及びＹ方向の側面（コンタクトホール内部の内周面を含む）、並びに、絶縁層１０３の上面に、絶縁層１０２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図２９に示す様に、絶縁層１０２の一部を除去して、ボンディングパッド電極ＰＸの外部接続領域１０４の一部を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。尚、この工程では、図示の様に、エッジ領域ＲＥにおいて、絶縁層１０２を除去しても良いし、除去しなくても良い。
次に、例えば図２０及び図２１を参照して説明した様に、ウェハＷＭ，ＷＰをダイシングラインＤＬに沿って切断する。
第２実施形態に係る半導体記憶装置の製造方法によれば、第１実施形態と同様に、比較例に係る製造方法と比較して、クラックや膜剥がれ等の発生を好適に抑制可能である。
また、第２実施形態に係る半導体記憶装置の製造方法においては、ウェハＷＭ，ＷＰをダイシングラインＤＬに沿って切断する際、半導体基板１００のＸ方向及びＹ方向の側面に、金属層ＭＥが残存していない。従って、ダイシングラインＤＬ及びエッジ領域ＲＥを比較的小さくすることが可能である。これにより、ウェハ１枚から製造可能なメモリダイＭＤの数を増やして、製造コストを削減することが可能である。
［第３実施形態］
次に、図３０を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。図３０は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第３実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、図２４を参照して説明した様に、第２実施形態においては、半導体基板１００のＸ方向及びＹ方向の側面が、絶縁層１０２によって覆われていた。一方、図３０に示す様に、第３実施形態においては、半導体基板１００のＸ方向及びＹ方向の側面が、絶縁層１０２によって覆われていない。
次に、図３１～図３３を参照して、第３実施形態に係る半導体記憶装置の製造方法について説明する。図３１～図３３は、同製造方法について説明するための模式的な断面図である。
第３実施形態に係る半導体記憶装置の製造方法においては、第２実施形態に係る半導体記憶装置の製造方法のうち、図２６を参照して説明した工程までを実行する。
次に、例えば図３１に示す様に、絶縁層１０１の上面、ボンディングパッド電極ＰＸの上面、ボンディングパッド電極ＰＸのＸ方向及びＹ方向の側面（コンタクトホール内部の内周面を含む）、並びに、絶縁層１０３の上面に、絶縁層１０２を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図３２に示す様に、絶縁層１０２の一部を除去して、ボンディングパッド電極ＰＸの外部接続領域１０４の一部を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、例えば図３３に示す様に、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて、半導体基板１００Ａの一部を除去する。これにより、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて、絶縁層１０３が露出する。また、半導体基板１００が形成される。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２０及び図２１を参照して説明した様に、ウェハＷＭ，ＷＰをダイシングラインＤＬに沿って切断する。
第３実施形態に係る半導体記憶装置の製造方法によれば、第１実施形態と同様に、比較例に係る製造方法と比較して、クラックや膜剥がれ等の発生を好適に抑制可能である。
また、第３実施形態に係る半導体記憶装置の製造方法によれば、第２実施形態と同様に、製造コストを削減することが可能である。
［その他の実施形態］
以上、第１実施形態～第３実施形態に係る半導体記憶装置及びその製造方法について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、方法等は適宜調整可能である。
例えば、第３実施形態に係る製造方法においては、図３２及び図３３を参照して説明した様に、絶縁層１０２の一部を除去してボンディングパッド電極ＰＸを露出させる工程と、ダイシングラインＤＬ及びエッジ領域ＲＥにおいて半導体基板１００Ａの一部を除去する工程と、を別々に行っていた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、第３実施形態に係る製造方法では、図３１を参照して説明した工程の実行後、例えば図３４に示す様に、図３１に示した構造の上面にレジスト３０１を形成しても良い。レジスト３０１には、例えば、ボンディングパッド電極ＰＸの外部接続領域１０４に対応する位置に、開口が設けられている。また、レジスト３０１には、例えば、ダイシングラインＤＬ及びエッジ領域ＲＥに対応する位置に、開口が設けられている。この様な状態で、ＲＩＥ等の方法によって、絶縁層１０２の一部、及び、半導体基板１００Ａの一部を一括して除去し、図３３を参照して説明した様な構造を形成することも可能である。この様な場合、ＲＩＥ等の方法は、例えば、半導体基板１００Ａが、ボンディングパッド電極ＰＸよりも除去されやすい条件で実行される。
尚、この様な方法を実行した場合、例えば図３５に示す様に、絶縁層１０３のうち、ダイシングラインＤＬ及びエッジ領域ＲＥに設けられた部分の少なくとも一部が除去される場合がある。これにより、絶縁層１０３の上面には、半導体基板１００との接触面１０３ａよりも下方に位置する面１０３ｂが形成される。この様な場合、例えば図３６に示す様に、ウェハＷＭ，ＷＰをダイシングラインＤＬに沿って切断した場合、絶縁層１０３の上面には、面１０３ｂが除去されずに残存する場合がある。この様な方法によってメモリシステム１０（図２、図３）を製造した場合、例えば図３７に示す様に、面１０３ａは半導体基板１００に接し、面１０３ｂはモールド樹脂３０２に接することとなる。
尚、絶縁層１０３の面１０３ａ，１０３ｂのラフネスは、絶縁層１０３のＸ方向及びＹ方向における側面１０３ｃ（例えば、ダイシングブレードＤＢによる切断面）のラフネスよりも小さくなる場合がある。
また、モールド樹脂３０２は、例えば、ポリイミド、エポキシ樹脂等の絶縁層であっても良い。また、モールド樹脂３０２には、フィラーが含まれていても良い。また、図７、図２４及び図３０においては図示を省略しているものの、これらの図に示した構造のボンディングパッド電極ＰＸには、図３７と同様の態様で、ボンディングワイヤＢが接続されていても良い。また、これらの図に示した構造の上面、並びに、Ｘ方向及びＹ方向における側面は、モールド樹脂３０２と接していても良い。
また、例えば、第１実施形態～第３実施形態に係る製造方法においては、ウェハＷＭ，ＷＰの個片化に際して、例えば図２０及び図２１を参照して説明した様に、ダイシングブレードＤＢによってウェハＷＭ，ＷＰを切断していた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。
例えば、ウェハＷＭ，ＷＰの個片化に際して、レーザを利用することも考えられる。例えば、レーザによってウェハＷＭ，ＷＰ中の構成の一部をダイシングラインＤＬに沿って除去し、その後でダイシングブレードＤＢによる切断を行うことが考えられる。また、レーザによってウェハＷＭ，ＷＰ中の構成にダイシングラインＤＬに沿ってダメージを与え、ダイシングブレードではなく機械適応力によってウェハＷＭ，ＷＰを個片化することも考えられる。
ここで、この様なレーザを用いた手法を採用する場合、予め半導体基板１００Ａ，２００Ａの一方をダイシングラインＤＬに沿って除去する工程が必要となる。この工程を、第１実施形態～第３実施形態に係る製造方法と同様の方法によって実行することも可能である。換言すれば、第１実施形態～第３実施形態に係る製造方法において、図２０及び図２１に例示した様な工程のかわりに、上述の様なレーザを用いた手法を採用しても良い。
また、第１実施形態～第３実施形態に係る半導体記憶装置においては、例えば図７に示す様に、メモリセルアレイ層ＬＭＣＡのエッジ領域ＲＥに絶縁層１０３のみが設けられていても良い。また、例えば図３８に示す様に、メモリセルアレイ層ＬＭＣＡのエッジ領域ＲＥに、複数の絶縁層１１０Ａ又は複数の半導体層と、これらを貫通する複数の構造体１２０´と、が設けられていても良い。
複数の絶縁層１１０Ａ又は複数の半導体層は、例えば、複数の導電層１１０に対応してＺ方向に並ぶ。また、これら複数の絶縁層１１０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含んでいても良い。また、これら複数の半導体層は、例えば、シリコン（Ｓｉ）等を含んでいても良い。また、これら複数の絶縁層１１０Ａ又は複数の半導体層の間には、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層が設けられている。
構造体１２０´は、例えば、略円柱状の形状を有する。また、半導体層１２０の外周面は、それぞれ、複数の絶縁層１１０Ａ又は複数の半導体層によって囲われており、複数の絶縁層１１０Ａ又は複数の半導体層と対向している。構造体１２０´の上端部は、半導体基板１００に接続されている。構造体１２０´は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良いし、シリコン（Ｓｉ）等を含んでいても良いし、その他の材料を含んでいても良い。
尚、図３８に例示する構造体１２０´は、上方に設けられた約半数の絶縁層１１０Ａ又は半導体層に対向する部分１２３´と、下方に設けられた約半数の絶縁層１１０Ａ又は半導体層に対向する部分１２４´と、を備える。部分１２３´の上端部のＸ方向及びＹ方向における幅は、部分１２３´の下端部のＸ方向及びＹ方向における幅よりも小さい。また、部分１２４´の上端部のＸ方向及びＹ方向における幅は、部分１２４´の下端部のＸ方向及びＹ方向における幅よりも小さい。また、部分１２４´の上端部のＸ方向及びＹ方向における幅は、部分１２３´の下端部のＸ方向及びＹ方向における幅よりも小さい。
また、第１実施形態～第３実施形態では、半導体装置の一態様として、半導体記憶装置を例示した。しかしながら、第１実施形態～第３実施形態において例示した様な構成及び製造方法は、半導体記憶装置以外の半導体装置についても適用可能である。この様な半導体装置の一例としては、例えば、画像センサ、音声センサ若しくはその他のセンサ、ＣＰＵ（ Central ProcessingUnit ）、ＧＰＵ（ Graphic Processing Unit ）、ＦＰＧＡ（ FieldProgramable Gate Array ）若しくはその他の演算装置、又は、通信回路等が挙げられる。
また、第１実施形態～第３実施形態では、２枚のチップＣＭ，ＣＰに含まれる基板として、半導体基板を例示した。しかしながら、貼合される２枚のチップに含まれる基板は、半導体基板以外の基板であっても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００，２００…半導体基板、ＣＭ，ＣＰ…チップ、ＷＭ，ＷＰ…ウェハ、ＰＩ１，ＰＩ２…貼合電極、ＰＸ…ボンディングパッド電極。

Claims (5)

  1. 複数の貼合電極を介して貼合された第１チップ及び第２チップを備え、
    前記第１チップは、
    第１基板と、
    第１半導体素子と、
    前記複数の貼合電極のうちの一つであり、前記第１半導体素子に電気的に接続された第１貼合電極と
    を備え、
    前記第２チップは、
    第２基板と、
    第２半導体素子と、
    前記複数の貼合電極のうちの一つであり、前記第２半導体素子に電気的に接続された第２貼合電極と
    を備え、
    前記第２基板は、
    第１方向の両端部に設けられ、前記第１方向と交差する第２方向に延伸する一対の第１領域と、
    前記第２方向の両端部に設けられ、前記第１方向に延伸する一対の第２領域と
    を備え、
    前記第２基板の表面と交差する第３方向から見て、前記第２基板の前記第１領域及び前記第２領域に設けられた部分は、前記第１基板と重ならない
    半導体装置。
  2. 複数の貼合電極を介して貼合された第１チップ及び第２チップを備え、
    前記第１チップは、
    第１基板と、
    第１半導体素子と、
    前記複数の貼合電極のうちの一つであり、前記第１半導体素子に電気的に接続された第１貼合電極と
    を備え、
    前記第２チップは、
    第２基板と、
    第２半導体素子と、
    前記複数の貼合電極のうちの一つであり、前記第２半導体素子に電気的に接続された第２貼合電極と
    を備え、
    前記第１基板の第１方向、及び、前記第１方向と交差する第２方向の少なくとも一方における少なくとも一方の端部のラフネスを第１のラフネスとし、
    前記第２基板の前記第１方向及び前記第２方向の少なくとも一方における少なくとも一方の端部のラフネスを第２のラフネスとすると、
    前記第１のラフネスは、前記第２のラフネスよりも小さい
    半導体装置。
  3. 前記第１半導体素子は、データを記憶可能なメモリセルである
    請求項１又は２記載の半導体装置。
  4. 第１基板を備える第１ウェハと、第２基板を備える第２ウェハと、を貼合し、
    前記第１基板の、ダイシングライン上に設けられた部分を除去して、前記第１基板を複数のダイに対応する複数の部分に分断し、
    前記ダイシングラインに沿って前記第１ウェハ及び前記第２ウェハを分断して、前記複数のダイを形成する
    半導体装置の製造方法。
  5. 前記第１基板を複数のダイに対応する複数の部分に分断する際、前記第１基板に、複数のコンタクトホールを形成し、
    前記複数のコンタクトホールを形成した後、前記複数のダイを形成する前に、前記複数のコンタクトホールの内部に、電極を形成する
    請求項４記載の製造方法。
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