JP2024114022A - 半導体記憶装置 - Google Patents

Abstract

【課題】個片化をより適切に行う半導体記憶装置を提供する。【解決手段】半導体記憶装置は、面Ｆ１と、面Ｆ１とは反対側の面Ｆ２と、面Ｆ１と面Ｆ２との間の側面Ｆｓと、を有するチップＣＭを備える。チップは、チップ領域Ｒｃに設けられる半導体素子と、積層体Ｓと、構造体５０と、裏面配線層ＭＡと、絶縁層１０２と、ソース層ＢＳＬと、層間絶縁膜６０と、外部パッド電極ＰＸと、を有する。半導体素子は、面Ｆ１の法線方向Ｚから見てチップの中心部に設けられる。積層体は、法線方向から見て、チップの外周端部に設けられ、法線方向に交互に積層された複数の層Ｌ１と複数の層Ｌ２とを有する。構造体は、法線方向から見て、半導体素子と側面Ｆｓとの間の少なくとも一部に設けられ、配線ｍａと、柱状部であるビアコンタクト電極ＣＣと、を有する。配線ｍａは、面Ｆ１で露出されるように設けられる。柱状部は、配線ｍａの下端に接続され、法線方向に延伸する。【選択図】図１１

Description

本実施形態は、半導体記憶装置に関する。

半導体記憶装置の製造工程において、半導体素子が形成されたウェハを、ダイシングにより半導体チップに個片化する場合がある。しかし、ダイシング時にクラック又はチッピング等のダイシング不良が発生する可能性がある。ダイシング不良は、半導体素子に悪影響を与える可能性があり、また、歩留まりの低下につながる可能性がある。

特開２０１５－１２８１７８号公報

個片化をより適切に行うことができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、第１面と、第１面とは反対側の第２面と、第１面と第２面との間の側面と、を有する半導体チップを備える。半導体チップは、半導体素子と、積層体と、をさらに有する。半導体素子は、第１面の法線方向から見て、半導体チップの中心部に設けられる。積層体は、法線方向から見て、半導体チップの外周端部に設けられ、法線方向に交互に積層された、複数の第１層と複数の第２層とを有する。構造体は、法線方向から見て、半導体素子と側面との間の少なくとも一部に設けられる。構造体は、第１配線と、第１柱状部と、を有する。第１配線は、第１面で露出されるように設けられる。第１柱状部は、第１配線の下端に接続され、法線方向に延伸する。

メモリダイの構成を示す模式的なブロック図である。 メモリダイの一部の構成を示す模式的な回路図である。 第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。 チップの構成例を示す模式的な底面図である。 メモリダイの一部の構成を示す模式的な断面図である。 メモリダイの一部の構成を示す模式的な断面図である。 チップの一部の構成を示す模式的な底面図である。 チップの一部の構成を示す模式的な断面図である。 第１実施形態に係る半導体ウェハの一部の構成の一例を示す平面図である。 第１実施形態に係る半導体ウェハの一部の構成の一例を示す平面図である。 第１実施形態に係る半導体ウェハの一部の構成の一例を示す断面図である。 第２実施形態に係る半導体ウェハの構成の一例を示す図である。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。

また、本明細書において、「配線」という場合、配線、ビアコンタクト電極、配線及びビアコンタクト電極を接続するための接続部、貼合電極等を含む場合がある。

［第１実施形態］
［メモリダイＭＤの回路構成］
図１は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図２は、メモリダイＭＤの一部の構成を示す模式的な回路図である。

尚、図１には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合がある。また、複数の制御端子は、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合がある。図１において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含む。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含む。尚、図１の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。

図１に示す様に、メモリダイＭＤは、メモリセルアレイＭＣＡと、周辺回路ＰＣと、を備える。周辺回路ＰＣは、電圧生成回路ＶＧと、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、キャッシュメモリＣＭと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。

［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図２に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

メモリストリングＭＳは、ドレイン側選択トランジスタＳＴＤと、複数のメモリセルＭＣ（メモリトランジスタ）と、ソース側選択トランジスタＳＴＳと、を備える。ドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続される。以下、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。

メモリセルＭＣは、電界効果型のトランジスタである。メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤ、ＳＴＳ）は、電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える。半導体層は、チャネル領域として機能する。ゲート絶縁膜は電荷蓄積層を含んでいても良い。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。１つのドレイン側選択ゲート線ＳＧＤは、１つのストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。１つのソース側選択ゲート線ＳＧＳは、１つのメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。尚、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳを、それぞれ、選択ゲート線ＳＧと呼ぶ場合がある。

［メモリダイＭＤの構造］
図３は、第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図３に示す通り、メモリダイＭＤは、メモリセルアレイＭＣＡ側のチップＣ_Ｍと、周辺回路ＰＣ側のチップＣ_Ｐと、を備える。

チップＣ_Ｍの上面には、図示しないボンディングワイヤに接続可能な複数の外部パッド電極Ｐ_Ｘが設けられている。また、チップＣ_Ｍの下面には、複数の貼合電極Ｐ_Ｉ１が設けられている。また、チップＣ_Ｐの上面には、複数の貼合電極Ｐ_Ｉ２が設けられている。以下、チップＣ_Ｍについては、複数の貼合電極Ｐ_Ｉ１が設けられる面を表面と呼び、複数の外部パッド電極Ｐ_Ｘが設けられる面を裏面と呼ぶ。また、チップＣ_Ｐについては、複数の貼合電極Ｐ_Ｉ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣ_Ｐの表面はチップＣ_Ｐの裏面よりも上方に設けられ、チップＣ_Ｍの裏面はチップＣ_Ｍの表面よりも上方に設けられる。

チップＣ_Ｍ及びチップＣ_Ｐは、チップＣ_Ｍの表面とチップＣ_Ｐの表面とが対向するよう配置される。複数の貼合電極Ｐ_Ｉ１は、複数の貼合電極Ｐ_Ｉ２にそれぞれ対応して設けられ、複数の貼合電極Ｐ_Ｉ２に貼合可能な位置に配置される。貼合電極Ｐ_Ｉ１と貼合電極Ｐ_Ｉ２とは、チップＣ_ＭとチップＣ_Ｐとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。

尚、図３の例において、チップＣ_Ｍの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣ_Ｐの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。

図４は、チップＣ_Ｍの構成例を示す模式的な底面図である。図４では、貼合電極Ｐ_Ｉ１等の一部の構成を省略している。図５及び図６は、メモリダイＭＤの一部の構成を示す模式的な断面図である。図７は、チップＣ_Ｍの一部の構成を示す模式的な底面図である。図７では、左側の領域においてワード線ＷＬの位置のＸＹ断面を示し、右側の領域においてドレイン側選択ゲート線ＳＧＤの位置のＸＹ断面を示している。尚、図７の右側の領域では、半導体層１２０とビット線ＢＬとの接続部分を表すために、ビアコンタクト電極ｃｈ，Ｖｙ、及びビット線ＢＬも示している。図７の左側の領域においても、ビアコンタクト電極ｃｈ，Ｖｙ、及びビット線ＢＬが設けられている。図８は、チップＣ_Ｍの一部の構成を示す模式的な断面図である。図８は、ＹＺ断面を示しているが、半導体層１２０の中心軸に沿ったＹＺ断面以外の断面（例えば、ＸＺ断面）を観察した場合にも、図８と同様の構造が観察される。

［チップＣ_Ｍの構造］
図４の例において、チップＣ_Ｍは、Ｘ方向に並ぶ４つのメモリプレーンＭＰ０～ＭＰ３を備える。尚、４つのメモリプレーンＭＰ０～ＭＰ３を、それぞれ、単にメモリプレーンＭＰと呼ぶ場合がある。また、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、図４の例において、これら４つのメモリプレーンＭＰ０～ＭＰ３は、それぞれ、Ｘ方向の両端部に設けられたフックアップ領域Ｒ_ＨＵと、これらの間に設けられたメモリホール領域Ｒ_ＭＨ（メモリ領域）と、を備える。また、図４の例では、メモリホール領域Ｒ_ＭＨがＸ方向に４つの領域Ｒ_ＭＨＵに分割されている。これら４つの領域Ｒ_ＭＨＵのＸ方向における幅は、全て同じでも良いし、同じでなくても良い。また、チップＣ_Ｍは、４つのメモリプレーンＭＰ０～ＭＰ３よりもＹ方向の一端側に設けられた周辺領域Ｒ_Ｐを備える。

尚、図示の例では、フックアップ領域Ｒ_ＨＵがメモリプレーンＭＰのＸ方向の両端部に設けられている。しかしながら、この様な構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、フックアップ領域Ｒ_ＨＵは、メモリプレーンＭＰのＸ方向の両端部でなく、Ｘ方向の一端部に設けられていても良い。また、フックアップ領域Ｒ_ＨＵは、メモリプレーンＭＰのＸ方向の中央位置又は中央近傍の位置に設けられていても良い。

チップＣ_Ｍは、例えば図５に示す様に、基体層Ｌ_ＳＢと、基体層Ｌ_ＳＢの下方に設けられたメモリセルアレイ層Ｌ_ＭＣＡと、メモリセルアレイ層Ｌ_ＭＣＡの下方に設けられたビアコンタクト電極層ＣＨと、ビアコンタクト電極層ＣＨの下方に設けられた複数の配線層Ｍ０，Ｍ１と、配線層Ｍ０，Ｍ１の下方に設けられたチップ貼合電極層ＭＢと、を備える。

［チップＣ_Ｍの基体層Ｌ_ＳＢの構造］
例えば図５に示す様に、基体層Ｌ_ＳＢは、メモリセルアレイ層Ｌ_ＭＣＡの上面に設けられた導電層１００と、導電層１００の上面に設けられた絶縁層１０１と、絶縁層１０１の上面に設けられた裏面配線層ＭＡと、裏面配線層ＭＡの上面に設けられた絶縁層１０２と、を備える。

導電層１００は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が注入されたシリコン（Ｓｉ）等の半導体層を含んでいても良いし、タングステン（Ｗ）等の金属を含んでいても良いし、タングステンシリサイド（ＷＳｉ）等のシリサイドを含んでいても良い。

導電層１００は、ソース線ＳＬ（図１）の一部として機能する。導電層１００は、４つのメモリプレーンＭＰ０～ＭＰ３（図４）に対応して４つ設けられている。メモリプレーンＭＰのＸ方向及びＹ方向の端部には、導電層１００を含まない領域ＶＺが設けられている。

絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ_２）等を含む。

裏面配線層ＭＡは、複数の配線ｍａを含む。これら複数の配線ｍａは、例えば、アルミニウム（Ａｌ）等を含んでいても良い。

複数の配線ｍａのうちの一部は、ソース線ＳＬ（図２）の一部として機能する。この配線ｍａは、４つのメモリプレーンＭＰ０～ＭＰ３（図４）に対応して４つ設けられている。この配線ｍａは、それぞれ、導電層１００に電気的に接続されている。

また、複数の配線ｍａのうちの一部は、外部パッド電極Ｐ_Ｘとして機能する。この配線ｍａは、周辺領域Ｒ_Ｐに設けられている。この配線ｍａは、導電層１００を含まない領域ＶＺにおいてメモリセルアレイ層Ｌ_ＭＣＡ中のビアコンタクト電極ＣＣに接続されている。また、配線ｍａの一部は、絶縁層１０２に設けられた開口ＴＶを介してメモリダイＭＤの外部に露出する。

絶縁層１０２は、例えば、ポリイミド等の絶縁材料からなるパッシベーション層である。

［チップＣ_Ｍのメモリセルアレイ層Ｌ_ＭＣＡのメモリホール領域Ｒ_ＭＨにおける構造］
図４を参照して説明した様に、メモリセルアレイ層Ｌ_ＭＣＡには、Ｙ方向に並ぶ複数のメモリブロックＢＬＫが設けられている。図５に示す様に、Ｙ方向に隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ_２）等のブロック間絶縁層ＳＴが設けられる。Ｚ方向に並ぶ複数の導電層１１０を含み、Ｙ方向に並ぶ複数の積層構造が、複数のメモリブロックＢＬＫに対応する。

メモリブロックＢＬＫは、例えば図５に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、を備える。また、図８に示す様に、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、ゲート絶縁膜１３０が設けられている。

導電層１１０は、Ｘ方向に延伸する略板状の形状を備える。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）、モリブデン（Ｍｏ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の層間絶縁層１１１が設けられている。

複数の導電層１１０のうち、最上層に位置する一又は複数の導電層１１０は、ソース側選択トランジスタＳＴＳ（図２）のゲート電極及びソース側選択ゲート線ＳＧＳとして機能する（図５参照）。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。

また、これよりも下方に位置する複数の導電層１１０は、メモリセルＭＣ（図２）のゲート電極及びワード線ＷＬとして機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。

また、これよりも下方に位置する一又は複数の導電層１１０は、ドレイン側選択トランジスタＳＴＤのゲート電極及びドレイン側選択ゲート線ＳＧＤとして機能する。例えば図７に示す様に、これら複数の導電層１１０のＹ方向の幅Ｙ_ＳＧＤは、ワード線ＷＬとして機能する導電層１１０のＹ方向の幅Ｙ_ＷＬよりも小さい。また、Ｙ方向に隣り合う２つの導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等のストリングユニット間絶縁層ＳＨＥが設けられている。

半導体層１２０は、例えば図７に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図２）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等を含む。半導体層１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。半導体層１２０の外周面は、それぞれ複数の導電層１１０によって囲まれており、これら複数の導電層１１０と対向している。

また、半導体層１２０の上端には、図示しない不純物領域が設けられている。この不純物領域は、上記導電層１００に接続されている（図５参照）。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む。

また、半導体層１２０の下端には、図示しない不純物領域が設けられている。この不純物領域は、ビアコンタクト電極ｃｈ及びビアコンタクト電極Ｖｙを介してビット線ＢＬに接続される。この不純物領域は、例えば、リン（Ｐ）等のＮ型の不純物を含む。

ゲート絶縁膜１３０は、例えば図７に示す様に、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図８に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ_２）、窒酸化シリコン（ＳｉＯＮ）等を含む。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜を含む。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０と導電層１００との接触部を除く半導体層１２０の外周面に沿ってＺ方向に延伸する。

尚、図８には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

［チップＣ_Ｍのメモリセルアレイ層Ｌ_ＭＣＡの周辺領域Ｒ_Ｐにおける構造］
周辺領域Ｒ_Ｐには、例えば図５に示す様に、外部パッド電極Ｐ_Ｘに対応して、複数のビアコンタクト電極ＣＣが設けられている。これら複数のビアコンタクト電極ＣＣは、上端において外部パッド電極Ｐ_Ｘに接続されている。

［ビアコンタクト電極層ＣＨの構造］
ビアコンタクト電極層ＣＨに含まれる複数のビアコンタクト電極ｃｈは、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

ビアコンタクト電極層ＣＨは、複数の配線として、複数のビアコンタクト電極ｃｈを含む。これら複数のビアコンタクト電極ｃｈは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。ビアコンタクト電極ｃｈは、複数の半導体層１２０に対応して設けられ、複数の半導体層１２０の下端に接続されている。

［チップＣ_Ｍの配線層Ｍ０，Ｍ１の構造］
配線層Ｍ０，Ｍ１に含まれる複数の配線は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

配線層Ｍ０は、複数の配線ｍ０を含む。これら複数の配線ｍ０は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線ｍ０のうちの一部は、ビット線ＢＬとして機能する。ビット線ＢＬは、例えば図７に示す様に、Ｘ方向に並びＹ方向に延伸する。

配線層Ｍ１は、例えば図５に示す様に、複数の配線ｍ１を含む。これら複数の配線ｍ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

［チップ貼合電極層ＭＢの構造］
チップ貼合電極層ＭＢに含まれる複数の配線は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

チップ貼合電極層ＭＢは、複数の貼合電極Ｐ_Ｉ１（貼合パッド）を含む。これら複数の貼合電極Ｐ_Ｉ１は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜ｐ_Ｉ１Ｂ及び銅（Ｃｕ）等の金属膜ｐ_Ｉ１Ｍの積層膜等を含んでいても良い。

［チップＣ_Ｐの構造］
チップＣ_Ｐは、例えば図５に示す様に、半導体基板２００と、半導体基板２００の上方に設けられた電極層ＧＣと、電極層ＧＣの上方に設けられた配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４と、配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の上方に設けられたチップ貼合電極層ＤＢと、を備える。

［チップＣ_Ｐの半導体基板２００の構造］
半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）を含む。半導体基板２００の表面には、例えば、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル領域２００Ｎと、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル領域２００Ｐと、Ｎ型ウェル領域２００Ｎ及びＰ型ウェル領域２００Ｐが設けられていない半導体基板領域２００Ｓと、絶縁領域ＳＴＩと、が設けられている。Ｐ型ウェル領域２００Ｐの一部は半導体基板領域２００Ｓに設けられており、Ｐ型ウェル領域２００Ｐの一部はＮ型ウェル領域２００Ｎに設けられている。Ｎ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒ、及び、複数のキャパシタ等の一部として機能する。尚、複数のトランジスタＴｒの一部は、ワード線スイッチＷＬＳＷ及び選択ゲート線スイッチＳＧＳＷとして機能する。

［チップＣ_Ｐの電極層ＧＣの構造］
半導体基板２００の上面には、絶縁層２００Ｇを介して、電極層ＧＣが設けられている。電極層ＧＣは、半導体基板２００の表面と対向する複数の電極ｇｃを含む。また、半導体基板２００の各領域及び電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、ビアコンタクト電極ＣＳに接続されている。

半導体基板２００のＮ型ウェル領域２００Ｎ、Ｎ型ウェル領域２００Ｎ及び半導体基板領域２００Ｓに設けられたＰ型ウェル領域２００Ｐ、並びに、半導体基板領域２００Ｓは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのチャネル領域、及び、複数のキャパシタの一方の電極等として機能する。

電極層ＧＣに含まれる複数の電極ｇｃは、それぞれ、周辺回路ＰＣを構成する複数のトランジスタＴｒのゲート電極、及び、複数のキャパシタの他方の電極等として機能する。

ビアコンタクト電極ＣＳは、Ｚ方向に延伸し、下端において半導体基板２００又は電極ｇｃの上面に接続されている。ビアコンタクト電極ＣＳと半導体基板２００との接続部分には、Ｎ型の不純物又はＰ型の不純物を含む不純物領域が設けられている。ビアコンタクト電極ＣＳは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

［チップＣ_Ｐの配線層Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４の構造］
例えば図５に示す様に、Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４に含まれる複数の接続部及び複数の配線は、例えば、メモリセルアレイ層Ｌ_ＭＣＡ中の構成及びチップＣ_Ｐ中の構成の少なくとも一方に、電気的に接続される。

配線層Ｄ０，Ｄ１，Ｄ２は、それぞれ、複数の接続部ｄ０，ｄ１，ｄ２及び複数の配線を含む。これら複数の接続部ｄ０，ｄ１，ｄ２及び複数の配線は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

配線層Ｄ３，Ｄ４は、それぞれ、複数の接続部ｄ３，ｄ４及び複数の配線を含む。これら複数の接続部ｄ３，ｄ４及び複数の配線は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。

［テストパターンＴＥＧ］
次に、テストパターンＴＥＧについて説明する。

図９は、第１実施形態に係る半導体ウェハ１０の一部の構成の一例を示す平面図である。半導体ウェハ１０は、図３に示すメモリダイＭＤに個片化される前において、チップＣ_Ｍ側のウェハと、チップＣ_Ｐ側のウェハと、が貼合された貼合ウェハである。図９は、半導体ウェハ１０の表面側、すなわち、チップＣ_Ｍ側の平面図を示している。

半導体ウェハ１０は、その表面上に複数のチップ領域Ｒｃと、複数のダイシング領域Ｒｄとを備える。チップ領域Ｒｃは、後のダイシング工程でそれぞれ半導体チップ（メモリダイＭＤ）として個片化される半導体チップの領域である。チップ領域Ｒｃには、チップパターンが設けられている。本実施形態において、チップパターンは、例えば、メモリセルアレイＭＣＡ、及び、メモリセルアレイＭＣＡを制御する制御回路を含む。メモリセルアレイＭＣＡを制御する制御回路は、チップＣ_Ｐ側に設けられており、図９では示されていない。

ダイシング領域Ｒｄは、互いに隣接する複数のチップ領域Ｒｃ間に設けられ、後のダイシング工程でチップ領域Ｒｃを個片化するためにカット（除去）される。ダイシング領域Ｒｄには、テストパターンＴＥＧが設けられている。

図１０は、第１実施形態に係る半導体ウェハ１０の一部の構成の一例を示す平面図である。図１０は、半導体チップＣＨ（メモリダイＭＤ）に個片化する前の半導体ウェハ１０を示す。第１実施形態による半導体記憶装置は、例えば、個片化後の半導体チップＣＨを備えている。

また、図１０に示す例では、図１に対応するチップ領域Ｒｃ及びダイシング領域Ｒｄが示されている。尚、図１０に示す例では、４つのチップ領域Ｒｃが示されている。図１０に示す例では、４つの半導体チップＣＨも示されている。半導体チップＣＨは、チップ領域Ｒｃと、ダイシング後のダイシング領域Ｒｄの一部と、を含むように、半導体ウェハ１０から個片化される。ダイシング領域Ｒｄに沿ってダイカットを行うことにより、半導体チップＣＨの個片化が行われる。個片化は、例えば、ブレードダイシングにより行われる。しかし、後で説明するように、個片化は、ブレードダイシングに限られない。

半導体チップＣＨは、面Ｆ１と、面Ｆ２と、側面Ｆｓと、を有する。面Ｆ１は、チップＣ_Ｍ側の面である。面Ｆ２は、面Ｆ１とは反対側の面である。側面Ｆｓは、面Ｆ１と面Ｆ２との間の側面である。側面Ｆｓは、個片化の際の切断面に対応する。図１０は、面Ｆ１側から半導体ウェハ１０を見た図である。

上記のように、半導体チップＣＨは、図３に示すメモリダイＭＤでもある。すなわち、半導体チップＣＨは、チップＣ_Ｍと、チップＣ_Ｍと貼合されたチップＣ_Ｐと、を有する。

半導体チップＣＨは、半導体素子と、積層体Ｓと、構造体５０と、裏面配線層ＭＡと、絶縁層１０２と、ソース層ＢＳＬと、層間絶縁膜６０と、外部パッド電極Ｐ_Ｘと、を有する。尚、積層体Ｓは、チップＣ_Ｍに配置される。

半導体素子は、例えば、チップ領域Ｒｃに設けられる。半導体素子は、例えば、上記のメモリセルアレイＭＣＡ及び制御回路である。メモリセルアレイＭＣＡ及び制御回路は、図５を参照して説明した構成を有する。半導体素子は、面Ｆ１の法線方向（Ｚ方向）から見て、半導体チップＣＨの中心部に設けられてもよい。

積層体Ｓは、例えば、ダイシング領域Ｒｄに設けられる。積層体Ｓは、Ｚ方向から見て、半導体チップＣＨの外周端部に設けられる。積層体Ｓは、図９に示すテストパターンＴＥＧに含まれる。

構造体５０は、例えば、ダイシング領域Ｒｄに設けられる。構造体５０は、Ｚ方向から見て、半導体素子と側面Ｆｓとの間の少なくとも一部に設けられる。構造体５０は、例えば、Ｚ方向から見て、半導体素子を囲むように設けられる。構造体５０は、例えば、ダイシング時のクラックストッパとして機能する。これにより、半導体チップＣＨの側面Ｆｓからクラック等が半導体チップＣＨの内部に進入することを抑制することができる。この結果、個片化をより適切に行うことができる。

図１１は、第１実施形態に係る半導体ウェハ１０の一部の構成の一例を示す断面図である。尚、図１０のＡ－Ａ線は、断面図である図１１に対応する断面を示す。

尚、半導体ウェハ１０は、例えば、図１１に示すダイシング領域Ｒｄの右端で切断されて、半導体チップＣＨに個片化される。従って、図１１に示すダイシング領域Ｒｄの右端は、半導体チップＣＨの側面Ｆｓに対応する。

図１１に示すように、積層体Ｓは、Ｚ方向に交互に積層体された、複数の層Ｌ１と複数の層Ｌ２とを有する。積層体Ｓの積層構造は、図５を参照して説明した、メモリセルアレイＭＣＡの積層構造と対応する。例えば、積層体Ｓの層Ｌ１及び層Ｌ２は、メモリセルアレイＭＣＡの導電層１１０および層間絶縁層１１１とそれぞれ対応する。従って、層Ｌ１が設けられるＺ軸方向の位置は、導電層１１０が設けられるＺ軸方向の位置と略同じである。層Ｌ１に含まれる材料は、導電層１１０に含まれる材料と略同じである。層Ｌ２が設け等得るＺ軸方向の位置は、層間絶縁層１１１が設けられるＺ軸方向の位置と略同じである。層Ｌ２に含まれる材料は、層間絶縁層１１１に含まれる材料と略同じである。尚、層Ｌ１、Ｌ２の積層数は、図１１に示す例に限られない。

また、積層体Ｓは、切断面である側面Ｆｓの少なくとも一部に露出するように配置される。

図１１に示すように、構造体５０は、積層体ＳのＺ方向の位置に応じた位置に設けられる。図１１に示す例では、構造体５０の下端は、積層体Ｓの下端よりも低い位置まで延伸する。図１１に示す例では、構造体５０の上端は、面Ｆ１において露出される。

半導体ウェハ１０の個片化の際に、切断面付近の積層体Ｓから、例えば、クラック又は積層体Ｓの膜剥がれ等が生じる場合がある。構造体５０は、クラック及び膜剥がれをＺ方向（例えば、＋Ｚ方向）に誘導する。これにより、チップ領域Ｒｃにおける半導体素子へのクラック又は膜剥がれ等のダイシング不良の影響を抑制することができる。

尚、構造体５０のより詳細な構造については、後で説明する。

裏面配線層ＭＡは、図５を参照して説明したように、複数の配線ｍａを含む。配線ｍａは、チップ領域Ｒｃ及びダイシング領域Ｒｄに設けられている。図１１に示す例では、チップ領域Ｒｃにおける配線ｍａは、外部パッド電極Ｐ_Ｘを形成するように設けられ、ビアコンタクト電極ＣＣと接続される。チップ領域Ｒｃにおける配線ｍａは、ビアコンタクト電極ＣＣを介して、図５を参照して説明した、配線ｍ０、ビアコンタクト電極Ｖ１、配線ｍ１、及び貼合電極Ｐ_Ｉ１と電気的に接続される。

絶縁層１０２は、図５を参照して説明したように、パッシベーション層である。絶縁層１０２は、チップ領域Ｒｃと比較して、ダイシング領域Ｒｄにはほとんど設けられない。これは、ダイシングの際に、例えば、絶縁層１０２の剥がれによって、ゴミ等の異物が発生するためである。また、絶縁層（保護膜）１０２は、面Ｆ１に設けられ、かつ、構造体５０から離れるように配置される。また、チップ領域Ｒｃにおける絶縁層１０２には、外部パッド電極Ｐ_Ｘを形成するための開口ＴＶが設けられる。

ソース層ＢＳＬは、積層体Ｓ上に設けられる。ソース層ＢＳＬは、メモリセルアレイＭＣＡの共通ソース電極として機能する。ソース層ＢＳＬには、例えば、ドープトポリシリコン等の導電性材料が用いられる。

層間絶縁膜６０は、積層体Ｓ及び構造体５０の周囲を覆うように設けられる。層間絶縁膜６０は、例えば、シリコン酸化膜、又は、シリコン酸化膜とその他の絶縁膜（例えば、シリコン窒化膜）とを含む積層膜である。層間絶縁膜６０は、例えば、ＴＥＯＳ（Tetraethoxysilane）等を用いて形成される。

また、層間絶縁膜６０は、凹部６１を有する。凹部６１は、積層体Ｓが設けられる領域に配置される配線ｍａの下面の高さから－Ｚ方向に設けられている。

外部パッド電極Ｐ_Ｘは、面Ｆ１に設けられる。外部パッド電極Ｐ_Ｘは、例えば、図示しないボンディングワイヤと接続可能である。

次に、構造体５０及びその周辺の構成の詳細について説明する。

構造体５０は、ビアコンタクト電極（柱状部）ＣＣ、Ｖ１と、配線ｍａ、ｍ０、ｍ１と、を有する。尚、ビアコンタクト電極ＣＣ、Ｖ１及び配線ｍａ、ｍ０、ｍ１は、チップＣ_Ｍに配置される。

構造体５０の配線ｍａは、凹部６１内に設けられる。従って、構造体５０の配線ｍａは、積層体Ｓが設けられる領域に配置される配線ｍａよりも低い位置に設けられる。また、構造体５０の配線ｍａは、外部パッド電極Ｐ_Ｘの材料と同じ材料を含む。

また、構造体５０の配線ｍａは、面Ｆ１で露出されるように設けられる。

また、構造体５０の配線ｍａの周囲における少なくとも一部の層間絶縁膜６０の上面は、構造体５０の配線ｍａの上面よりも低い。より詳細には、配線ｍａの周囲のうち、配線ｍａよりも半導体素子（例えば、メモリセルアレイＭＣＡ）側の領域における層間絶縁膜６０の上面の位置は、配線ｍａの上面よりも低い。すなわち、凹部６１は、凹部６１の底面に設けられる凹部６２を含む。凹部６２は、構造体５０の配線ｍａの下面の高さから－Ｚ方向に設けられている。凹部６２は、例えば、チップ領域Ｒｃの外周と、構造体５０の配線ｍａと、の間に設けられる。尚、チップ領域Ｒｃの外周は、チップ領域Ｒｃとダイシング領域Ｒｄとの境界でもある。

また、上記のように、構造体５０付近を含むダイシング領域Ｒｄには、絶縁層１０２が設けられない領域が存在する。また、絶縁層１０２に開口ＴＶを形成するために、ＲＩＥ（Reactive Ion Etching）が半導体ウェハ１０のほぼ全体に行われる。このＲＩＥにおいて、絶縁層１０２又は配線ｍａで覆われない領域の層間絶縁膜６０が削れられる。従って、ダイシング領域において、構造体５０の配線ｍａの周辺における層間絶縁膜６０は、ＲＩＥによって削られる。これにより、構造体の周囲に凹部６２が形成される。

凹部６２により、積層体Ｓで発生するクラック及び膜剥がれが半導体素子に進入することをさらに抑制しやすくすることができる。これにより、チップ領域Ｒｃにおける半導体素子へのクラック又は膜はがれ等のダイシング不良の影響をさらに抑制することができる。

構造体５０のビアコンタクト電極ＣＣは、構造体５０の配線ｍａの下端に接続される。構造体５０のビアコンタクト電極ＣＣは、Ｚ方向に延伸する。

また、構造体５０は、複数のビアコンタクト電極ＣＣを有する。複数のビアコンタクト電極ＣＣは、Ｚ方向から見て、半導体素子（例えば、メモリセルアレイＭＣＡ）の外周に沿って、複数列に配置される。図１１に示す例では、Ｙ方向に並んだ２つのビアコンタクト電極ＣＣが設けられる。２列のビアコンタクト電極ＣＣは、Ｘ方向に向かって断続的に設けられる（図１０を参照）。

構造体５０の配線ｍ０は、構造体５０のビアコンタクト電極ＣＣの下端に接続される。構造体５０の配線ｍ０は、図５を参照して説明した配線層Ｍ０に含まれる。

構造体５０のビアコンタクト電極Ｖ１は、構造体５０の配線ｍ０の下端に接続される。構造体５０のビアコンタクト電極Ｖ１は、Ｚ方向に延伸する。図１１に示す例では、Ｙ方向に並んだ２つのビアコンタクト電極Ｖ１が設けられる。２列のビアコンタクト電極Ｖ１は、Ｘ方向に向かって断続的に設けられる（図１０を参照）。

構造体５０の配線ｍ１は、構造体５０のビアコンタクト電極ＣＣの下端に接続される。構造体５０の配線ｍ１は、図５を参照して説明した配線層Ｍ１に含まれる。

また、構造体５０のビアコンタクト電極ＣＣ、Ｖ１及び配線ｍａ、ｍ０、ｍ１は、チップ領域Ｒｃ（周辺領域Ｒ_Ｐ）におけるビアコンタクト電極ＣＣ、Ｖ１及び配線ｍａ、ｍ０、ｍ１を形成する工程と同じ工程で形成される。

以上のように、第１実施形態によれば、構造体５０の配線ｍａは、面Ｆ１で露出されるように設けられる。構造体５０のビアコンタクト電極ＣＣは、構造体５０の配線ｍａの下端に接続され、Ｚ方向に延伸する。これにより、ダイシング時に積層体Ｓで発生するクラック及び膜剥がれを、構造体５０でＺ方向（例えば、＋Ｚ方向）に誘導することができる。これにより、チップ領域Ｒｃにおける半導体素子へのクラック又は膜剥がれ等によるダイシング不良の影響を抑制することができる。この結果、個片化をより適切に行うことができる。

尚、個片化は、ブレードダイシングに限られない。すなわち、第１実施形態は、個片化方法によらず適用可能である。例えば、ステルスダイシングでは、改質層を形成した後の劈開工程において、積層体Ｓからクラック又は膜剥がれ等のダイシング不良が発生する可能性がある。構造体５０を設けることにより、クラック又は膜剥がれが半導体素子に進入することを抑制することができる。

［第２実施形態］
図１２は、第２実施形態に係る半導体ウェハ１０の構成の一例を示す図である。尚、図１２は、ダイシング領域Ｒｄを示している。第２実施形態では、構造体５０がチップＣ_Ｐに達するように設けられる点で、第１実施形態とは異なっている。

構造体５０は、チップＣ_Ｍを貫通して、チップＣ_Ｐに達するように延伸する。より詳細には、構造体５０は、チップＣ_Ｐに達するように、連続的に延伸する。また、構造体５０の下端は、半導体基板２００と接続される。尚、半導体基板２００は、チップＣ_Ｐのうち、チップＣ_Ｍとは反対側に設けられる。積層体Ｓで発生するクラック及び膜剥がれは、構造体５０で－Ｚ方向に誘導される可能性がある。この場合、構造体５０がチップＣ_Ｐに達するように設けられることにより、クラック又は膜剥がれが半導体素子等を含むチップ領域Ｒｃに進入することを抑制することができる。

構造体５０は、貼合電極Ｐ_Ｉ１、Ｐ_Ｉ２と、ビアコンタクト電極ＣＳ、Ｃ１～Ｃ４と、接続部ｄ０～ｄ４と、をさらに有する。尚、貼合電極Ｐ_Ｉ１は、チップＣ_Ｍに配置される。貼合電極Ｐ_Ｉ２、ビアコンタクト電極ＣＳ、Ｃ１～Ｃ４、及び接続部ｄ０～ｄ４は、チップＣ_Ｐに配置される。

貼合電極Ｐ_Ｉ１は、配線ｍ１の下端に接続される。

貼合電極Ｐ_Ｉ２は、貼合電極Ｐ_Ｉ１の下端に接続される。

接続部ｄ４は、貼合電極Ｐ_Ｉ２の下端に接続される。接続部ｄ４は、図５を参照して説明した配線層Ｄ４に含まれる。

ビアコンタクト電極Ｃ４は、接続部ｄ４の下端に接続される。ビアコンタクト電極Ｃ4は、Ｚ方向に延伸する。

接続部ｄ３は、ビアコンタクト電極Ｃ４の下端に接続される。接続部ｄ３は、図５を参照して説明した配線層Ｄ３に含まれる。

ビアコンタクト電極Ｃ３は、接続部ｄ３の下端に接続される。ビアコンタクト電極Ｃ３は、Ｚ方向に延伸する。

接続部ｄ２は、ビアコンタクト電極Ｃ３の下端に接続される。接続部ｄ２は、図５を参照して説明した配線層Ｄ２に含まれる。

ビアコンタクト電極Ｃ２は、接続部ｄ２の下端に接続される。ビアコンタクト電極Ｃ２は、Ｚ方向に延伸する。

接続部ｄ１は、ビアコンタクト電極Ｃ２の下端に接続される。接続部ｄ１は、図５を参照して説明した配線層Ｄ１に含まれる。

ビアコンタクト電極Ｃ１は、接続部ｄ１の下端に接続される。ビアコンタクト電極Ｃ１は、Ｚ方向に延伸する。

接続部ｄ０は、ビアコンタクト電極Ｃ１の下端に接続される。接続部ｄ０は、図５を参照して説明した配線層Ｄ０に含まれる。

ビアコンタクト電極ＣＳは、接続部ｄ０の下端に接続される。ビアコンタクト電極ＣＳは、Ｚ方向に延伸する。ビアコンタクト電極ＣＳの下端は、半導体基板２００と接続される。

第２実施形態のように、構造体５０がチップＣ_Ｐに達するように設けられてもよい。第２実施形態による半導体記憶装置は、第１実施形態と同様の効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＣＨ 半導体チップ、Ｓ 積層体、４０ エッジシール部、５０ 構造体、６０ 層間絶縁膜、６１ 凹部、６２ 凹部、１０２ 絶縁層、ＣＣ ビアコンタクト電極、Ｖ１ ビアコンタクト電極、ｄ０～ｄ４ 接続部、ＣＳ ビアコンタクト電極、Ｃ１～Ｃ４ ビアコンタクト電極、ｍａ 配線、ＭＣＡ メモリセルアレイ、Ｒｃ チップ領域、Ｒｄ ダイシング領域、Ｆ１ 面、Ｆ２ 面、Ｆｓ 側面、Ｌ１ 層、Ｌ２ 層、Ｔｒ トランジスタ

Claims (10)

1. 第１面と、前記第１面とは反対側の第２面と、前記第１面と前記第２面との間の側面と、を有する半導体チップを備え、
   前記半導体チップは、
   前記半導体チップに設けられる半導体素子と、
   前記前記第１面の法線方向から見て、前記半導体チップの端部に設けられ、前記法線方向に交互に積層された、複数の第１層と複数の第２層とを有する積層体と、
   前記法線方向から見て、前記半導体素子と前記側面との間の少なくとも一部に設けられる構造体と、
   をさらに有し、
   前記構造体は、
   前記第１面で露出されるように設けられる第１配線と、
   前記第１配線の下端に接続され、前記法線方向に延伸する第１柱状部と、
   を有する、半導体記憶装置。
2. 前記半導体チップは、前記積層体及び前記構造体の周囲を覆う絶縁膜をさらに備え、
   前記第１配線の周囲における少なくとも一部の前記絶縁膜の上面は、前記第１配線の上面よりも低い、請求項１に記載の半導体記憶装置。
3. 前記第１配線の周囲のうち、前記第１配線よりも前記半導体素子側の領域における前記絶縁膜の上面は、前記第１配線の上面よりも低い、請求項２に記載の半導体記憶装置。
4. 前記半導体チップは、前記第１面に設けられ、かつ、前記構造体から離れるように配置される保護膜をさらに有する、請求項１に記載の半導体記憶装置。
5. 前記構造体は、複数の前記第１柱状部を有し、
   複数の前記第１柱状部は、前記法線方向から見て、前記半導体素子の外周に沿って、複数列に配置される、請求項１に記載の半導体記憶装置。
6. 前記半導体チップは、前記第１面に設けられ、ワイヤと接続可能なパッドを有し、
   前記第１配線は、前記パッドの材料と同じ材料を含む、請求項１に記載の半導体記憶装置。
7. 前記半導体チップは、第１チップと、前記第１チップと貼合された第２チップと、をさらに有し、
   前記積層体、前記第１柱状部、及び前記第１配線は、前記第１チップに配置される、請求項１に記載の半導体記憶装置。
8. 前記構造体は、前記第１チップを貫通して、前記第２チップに達するように延伸する、 請求項７に記載の半導体記憶装置。
9. 前記第２チップは、前記第１チップとは反対側に設けられる半導体基板を有し、
   前記構造体の下端は、前記半導体基板と接続される、請求項８に記載の半導体記憶装置。
10. 前記第１チップにおける前記半導体素子は、前記積層体の積層構造と対応する積層構造を含むメモリセルアレイを有し、
    前記第２チップにおける前記半導体素子は、前記メモリセルアレイの下方に配置され、前記メモリセルアレイを制御する制御回路を有する、請求項７に記載の半導体記憶装置。