CN105226042A - 封装基板及其制作方法 - Google Patents
封装基板及其制作方法 Download PDFInfo
- Publication number
- CN105226042A CN105226042A CN201410283854.5A CN201410283854A CN105226042A CN 105226042 A CN105226042 A CN 105226042A CN 201410283854 A CN201410283854 A CN 201410283854A CN 105226042 A CN105226042 A CN 105226042A
- Authority
- CN
- China
- Prior art keywords
- layer
- packaging
- conductor layer
- base plate
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 81
- 239000002184 metal Substances 0.000 claims abstract description 81
- 238000004806 packaging method and process Methods 0.000 claims abstract description 39
- 150000001875 compounds Chemical class 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims description 72
- 238000011068 loading method Methods 0.000 claims description 50
- 229920002120 photoresistant polymer Polymers 0.000 claims description 42
- 238000000059 patterning Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 31
- 238000005266 casting Methods 0.000 claims description 13
- 238000003466 welding Methods 0.000 claims description 9
- 238000003825 pressing Methods 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 238000007711 solidification Methods 0.000 claims description 6
- 230000008023 solidification Effects 0.000 claims description 6
- 239000004593 Epoxy Substances 0.000 claims description 5
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 claims description 5
- 229920001296 polysiloxane Polymers 0.000 claims description 5
- 239000011347 resin Substances 0.000 claims description 5
- 229920005989 resin Polymers 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims 2
- 238000000465 moulding Methods 0.000 abstract description 4
- 229910000679 solder Inorganic materials 0.000 abstract 1
- 238000012856 packing Methods 0.000 description 11
- 239000000084 colloidal system Substances 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- 230000008020 evaporation Effects 0.000 description 5
- 238000001704 evaporation Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 238000000748 compression moulding Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 208000027418 Wounds and injury Diseases 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 208000014674 injury Diseases 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001149 cognitive effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000006263 metalation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
Abstract
本发明有关于一种封装基板，其包含：一承载板；一第一导线层，形成于该承载板上；一导柱层，包含数个金属柱状物，并形成于该第一导线层上；一铸模化合物层，形成于该第一导线层上，包覆该承载板上所有的该第一导线层与该些金属柱状物，只露出该些金属柱状物的一端面；一第二导线层，形成于该铸模化合物层与该些金属柱状物的露出端面上；以及一防焊层，形成于该第二导线层上。
Description
技术领域
本发明涉及一种封装基板及其制作方法。
背景技术
新一代的电子产品不仅追求轻薄短小，更朝多功能与高性能的方向发展，因此，集成电路(IntegratedCircuit，简称IC)技术不断地高密度化与微型化，以期在有限的晶片空间容纳更多的电子元件，而其后端的封装基板及其构装技术亦随之进展，以符合此新一代电子产品的发展趋势。
传统的封装基板采用转换铸模(TransferMolding)或注射铸模(InjectionMolding)等方式来制作其中的铸模化合物层；例如，图1A～1C为现有封装基板制作方法的不同步骤产品的结构剖面图。如图1A所示，承载板11之上形成有导电层12及金属柱状物13，当要在导电层12及这些金属柱状物13上制作铸模化合物层时，会先将承载板11的表面划分成多个区域，再依序于各区域分别进行铸模成形，例如，转换铸模。如图1B所示，可先针对承载板11左侧第一区域的导电层12及这些金属柱状物13制作铸模化合物层14，然后再针对该承载板11右侧第二区域的该导电层12及该等金属柱状物13制作另一铸模化合物层14。如此会有间隙形成于不同区域的铸模化合物层14之间，这将造成该封装基板后续工艺的介电材料加工以及部分的承载板11裸露而致的化学污染；此外，这种多次铸模成形的方式将会拉长封装工艺的所需时间。因此，有必要发展新的封装基板技术，以改善上述的问题。
发明内容
为达成此目的，根据本发明的一目的，一实施例提供一种封装基板，其包括：一承载板；一第一导线层，形成于该承载板上；一导柱层，包含数个金属柱状物，并形成于该第一导线层上；一铸模化合物层，形成于该第一导线层上，包覆该承载板上所有的该第一导线层与上述金属柱状物，只露出这些金属柱状物的一端面；一第二导线层，形成于该铸模化合物层与所述金属柱状物的露出端面上；以及一防焊层，形成于该第二导线层上。
根据本发明的另一目的，另一实施例提供一种封装基板的制作方法，包括下列步骤：(A)提供一承载板；(B)形成一第一导线层于该承载板上；(C)形成一导柱层于该第一导线层上，该导柱层包含数个金属柱状物；(D)形成一铸模化合物层于该承载板上，该铸模化合物层包覆该承载板上所有的该第一导线层与所述金属柱状物；(E)移除部分的该铸模化合物层，以露出所述金属柱状物；(F)形成一第二导线层于该铸模化合物层与所述金属柱状物的露出部分上；以及(G)形成一防焊层于该第二导线层上；其中，该制造方法的步骤(D)只进行一次即可。
在一实施例中，步骤(B)可包括：形成一第一光阻层于该承载板上，并图案化该第一光阻层；形成一第一金属层于该第一光阻层上；以及移除该第一光阻层，并同时进行该第一金属层的图案化，藉以形成该第一导线层。
在一实施例中，步骤(C)可包括：形成一第二光阻层于该承载板上，并图案化该第二光阻层；形成一第二金属层于该第二光阻层上；以及移除该第二光阻层，并同时进行该第二金属层的图案化，藉以形成所述金属柱状物。
在一实施例中，步骤(D)可包括：提供一铸模容器，并放置一铸模化合物于该铸模容器中；以及压合该铸模容器与该承载板，并同时进行该铸模化合物的固化，藉以形成该铸模化合物层。
在一实施例中，步骤(D)可包括：提供一铸模容器及一粉状或片状的铸模化合物；加热融化使该铸模化合物变成流体，并注入该铸模容器中；以及压合该铸模容器与该承载板，并同时进行该铸模化合物的固化，藉以形成该铸模化合物层。
在一实施例中，该铸模化合物的材料可包含酚醛基树脂(Novolac-BasedResin)、环氧基树脂(Epoxy-BasedResin)、或硅基树脂(Silicone-BasedResin)。
在一实施例中，步骤(E)可包括：自上而下研磨该铸模化合物层，直到所述金属柱状物的上端面露出。
在一实施例中，步骤(F)可包括：形成一第三光阻层于该第一铸模化合物层上，并图案化该第三光阻层；形成一第三金属层于该第三光阻层上；以及移除该第三光阻层，并同时进行该第三金属层的图案化，藉以形成该第二导线层。
附图说明
图1A～1C为现有封装基板制作方法的不同步骤产品的结构剖面图；
图2为根据本发明实施例的封装基板的剖面示意图；
图3为本发明实施例的封装基板制作方法的流程示意图；
图4A～4F为对应本发明实施例制作方法各步骤的封装基板结构剖面图；
图5A～5B为本发明实施例的铸模化合物层藉由压合铸模(CompressionMolding)制作的示意图。
附图标记说明：11-基板；12-导电层；13-金属柱状物；14-铸模化合物层；100-封装基板；110-承载板；120-第一导线层；130-导柱层；131-金属柱状物；140-铸模化合物层；141-铸模容器；142-封装胶体；150-第二导线层；160-防焊层。
具体实施方式
为对本发明的特征、目的及功能有更进一步的认知与了解，兹配合图式详细说明本发明的实施例如下。在所有的说明书及图示中，将采用相同的元件编号以指定相同或类似的元件。
在各个实施例的说明中，当一元素被描述是在另一元素的「上方/上」或「下方/下」，是指直接地或间接地在该另一元素的上或之下的情况，其可能包含设置于其间的其他元素；所谓的「直接地」是指其间并未设置其他中介元素。「上方/上」或「下方/下」等的描述是以图式为基准进行说明，但亦包含其他可能的方向转变。所谓的「第一」、「第二」、及「第三」是用以描述不同的元素，这些元素并不因为此类谓辞而受到限制。为了说明上的便利和明确，图式中各元素的厚度或尺寸，是以夸张或省略或概略的方式表示，且各元素的尺寸并未完全为其实际的尺寸。
图2为根据本发明实施例的封装基板100的剖面示意图。封装基板100包含：一承载板110、一第一导线层120、一导柱层130、一铸模化合物层140、一第二导线层150以及一防焊层160；其中，承载板110可以是金属基板或玻璃纤维基板，用以承载或支持其上的导电线路及电子元件；第一导线层120形成于承载板110上，并图案化成封装基板100的导电走线，例如，金属走线；导柱层130形成于第一导线层120上，并图案化成数个金属柱状物131，例如，铜柱，用以连接第一导线层120与第二导线层150；铸模化合物层140为第一导线层120与第二导线层150之间的绝缘层，其包覆承载板110上所有的第一导线层120与导柱层130，只露出金属柱状物131的一端面，使得金属柱状物131得以连接第一导线层120与第二导线层150；铸模化合物层140可由适合压缩成型(CompressionMolding)技术的绝缘材料所组成，例如，酚醛基树脂(Novolac-BasedResin)、环氧基树脂(Epoxy-BasedResin)、或硅基树脂(Silicone-BasedResin)；第二导线层150形成于铸模化合物层140与金属柱状物131的露出端面上，并图案化成封装基板100的另一导电走线，例如，金属走线；防焊层160形成于第二导线层150及铸模化合物层140上，用以保护第二导线层150不受外部物或后续工艺的伤害。封装基板100可以是使用铸模互连基板(MoldInterconnectSubstrate,MIS)技术的晶片尺寸封装的覆晶基板(Flip-ChipChipSizePackage，简称FCCSP)。
图3为本发明实施例的封装基板制作方法200的流程示意图，而图4A～4F及图2为对应本实施例制作方法200各步骤S210～S270的封装基板100的结构剖面图。制作方法200的步骤详述如下。
步骤S210，如图4A所示，提供一承载板110，其可以是金属基板或玻璃纤维基板，用以承载或支持其上的导电线路及电子元件；例如，如图2所示的第一导线层120、导柱层130、铸模化合物层140、第二导线层150以及防焊层160。
步骤S220，如图4B所示，形成一第一导线层120于承载板110上，并图案化成封装基板100的导电走线。第一导线层120可藉由金属的电镀(ElectrolyticPlating)或蒸镀(Evaporation)技术来制作，例如，铜或铝，而其导电走线的图案化可藉由光微影蚀刻(Photolithography)技术来制作。例如，旋转涂布一第一光阻层(未图示)于承载板110上，并以曝光显影的方式图案化该第一光阻层；形成一第一金属层(未图示)于该图案化后的第一光阻层上；藉由剥离法(Lift-off)，在移除该图案化后的第一光阻层的同时，一并将位于该图案化后的第一光阻层上的该第一金属层移除，而非位于该图案化后的第一光阻层上的该第一金属层则被保留下来，藉以达成该第一金属层的图案化而形成第一导线层120。
步骤S230，如图4C所示，形成一导柱层130于第一导线层120上，并图案化成数个金属柱状物131，例如，铜柱或铝柱，用以连接封装基板100的第一导线层120与后续工艺将要制作的第二导线层150。导柱层130可藉由金属的电镀或蒸镀技术来制作，例如，铜或铝，而金属柱状物131的图案化可藉由光微影蚀刻技术来制作。例如，以压合干膜光阻工艺形成一第二光阻层(未图示)于承载板110及第一导线层120上，并以曝光显影的方式图案化该第二光阻层；形成一第二金属层(未图示)于该图案化后的第二光阻层上；藉由剥离法，在移除该图案化后的第二光阻层的同时，一并将位于该图案化后的第二光阻层上的该第二金属层移除，而非位于该图案化后的第二光阻层上的该第二金属层则被保留下来，藉以达成该第二金属层的图案化而形成导柱层130的金属柱状物131。
步骤S240，如图4D所示，形成一铸模化合物层140于承载板110上，铸模化合物层140完全覆盖承载板110的全部表面，使得铸模化合物层140包覆承载板110上所有的第一导线层120与导柱层130的金属柱状物131，以作为第一导线层120与第二导线层150之间的绝缘层。铸模化合物层140可藉由封装胶体的压缩铸模(CompressionMolding)技术来制作，如图5A～5B所示。首先，提供一铸模容器141，并放置一封装胶体142于铸模容器141中；再适当地对应铸模容器141与承载板110，使第一导线层120、金属柱状物131及封装胶体142位于铸模容器141与承载板110之间，如图5A所示；接着，上下压合铸模容器141与承载板110，并同时进行封装胶体142的固化，藉以形成铸模化合物层140，如图5B所示；最后再将铸模容器141移除。此外，铸模化合物层140的压缩成型亦可以如下方式来实施：首先，提供一铸模容器141及一粉状或片状的封装胶体142；以例如加热方式，将封装胶体142变成流体，并注入铸模容器141中，如图5A所示；适当地对应铸模容器141与承载板110，使第一导线层120、金属柱状物131及封装胶体142位于铸模容器141与承载板110之间；接着，上下压合铸模容器141与承载板110，并同时进行封装胶体142的固化，藉以形成铸模化合物层140，如图5B所示；最后再将铸模容器141移除。其中，封装胶体142可以是酚醛基树脂(Novolac-BasedResin)、环氧基树脂(Epoxy-BasedResin)、或硅基树脂(Silicone-BasedResin)等绝缘材料所组成，但不以此为限。
相较于如图1A～1C所示的现有封装基板技术，本实施例的铸模化合物层140以单次步骤(S240)而同时形成于承载板110的全部表面上，而非重复以相同步骤S240形成于承载板110的各个区域上而终至覆盖承载板110的全部表面；因此，将不会有间隙形成于不同区域的铸模化合物层140之间，而能有效防止多次铸模铸模化合物方式所造成的缺点。
步骤S250，如图4E所示，移除部分的铸模化合物层140，以露出金属柱状物131。铸模化合物层140虽包覆承载板110上所有的第一导线层120与金属柱状物131，但它只作为第一导线层120与第二导线层150之间的绝缘层，为了使金属柱状物131得以连接第一导线层120与第二导线层150，必须移除铸模化合物层140的上半部，以露出金属柱状物131的上端面。本实施例藉由研磨(Polishing)或磨削(Grinding)方式，自上而下磨去铸模化合物层140的上半部，直到金属柱状物131的上端面露出，即可停止研磨。但不以此为限；在另一实施例中，可在铸模化合物层240形成时，恰好露出金属柱状物131的上端面，则无需进行此部份铸模化合物层移除的步骤。
步骤S260，如图4F所示，形成一第二导线层150于铸模化合物层140与金属柱状物131的露出端面上，并图案化成封装基板100的另一导电走线。第二导线层150可藉由金属的电镀(ElectrolyticPlating)或蒸镀(Evaporation)技术来制作，例如，铜或铝，而其导电走线的图案化可藉由光微影蚀刻(Photolithography)技术来制作。例如，旋转涂布一第三光阻层(未图示)于该铸模化合物层140上，并以曝光显影的方式图案化该第三光阻层；形成一第三金属层(未图示)于该图案化后的第三光阻层上；藉由剥离法(Lift-off)，在移除该图案化后的第三光阻层的同时，一并将位于该图案化后的第三光阻层上的该第三金属层移除，而非位于该图案化后的第三光阻层上的该第三金属层则被保留下来，藉以达成该第三金属层的图案化而形成该第二导线层150。
步骤S270，如图2所示，形成一防焊层160于第二导线层150及铸模化合物层140上，其具有绝缘第二导线层150的各走线之间电性的功效，并可用以保护第二导线层150不受外部物或后续工艺的伤害。此外，本实施例的封装基板100可进一步制作成封装电路元件；例如，可适当地藉由光微影蚀刻技术图案化防焊层160，已使部分的第二导线层150露出，藉以连接外部电路(未图示)；又例如，可进行封装基板100的背端工艺(Backendprocessing)，也就是适当地藉由光微影蚀刻技术来移除承载板110下半部的部分区域，藉以形成一可使第一导线层120与铸模化合物层140露出的窗口(未图示)，使得一外接电子元件(未图示)可设置于该窗口中，并电性连结第一导线层120。
唯以上所述者，仅为本发明的较佳实施例，当不能以之限制本发明的范围。即大凡依本发明申请专利范围所做的均等变化及修饰，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围，故都应视为本发明的进一步实施状况。
Claims (14)
1.一种封装基板，其特征在于其包括：
一承载板；
一第一导线层，形成于该承载板上；
一导柱层，包含数个金属柱状物，并形成于该第一导线层上；
一铸模化合物层，形成于该第一导线层上，包覆该承载板上所有的该第一导线层与该些金属柱状物，只露出该些金属柱状物的一端面；
一第二导线层，形成于该铸模化合物层与该些金属柱状物的露出端面上；以及
一防焊层，形成于该第二导线层上。
2.如权利要求1所述的封装基板，其中该封装基板为晶片尺寸封装的覆晶基板。
3.如权利要求1所述的封装基板，其中该第一导线层包含至少一金属走线。
4.如权利要求1所述的封装基板，其中该第二导线层包含至少一金属走线。
5.如权利要求1所述的封装基板，其中该些金属柱状物为铜柱。
6.如权利要求1所述的封装基板，其中该铸模化合物层的材料包含酚醛基树脂、环氧基树脂、或硅基树脂中的一种或两种以上任意比例混合的混合物。
7.一种封装基板的制作方法，其特征在于其包括下列步骤：
(A)提供一承载板；
(B)形成一第一导线层于该承载板上；
(C)形成一导柱层于该第一导线层上，该导柱层包含数个金属柱状物；
(D)形成一铸模化合物层于该承载板上，该铸模化合物层包覆该承载板上所有的该第一导线层与该些金属柱状物；
(E)移除部分的该铸模化合物层，以露出所述金属柱状物；
(F)形成一第二导线层于该铸模化合物层与所述金属柱状物的露出部分上；以及
(G)形成一防焊层于该第二导线层上。
8.如权利要求7所述的封装基板的制作方法，其中的步骤(B)包括：
形成一第一光阻层于该承载板上，并图案化该第一光阻层；
形成一第一金属层于该第一光阻层上；以及
移除该第一光阻层，并同时进行该第一金属层的图案化，藉以形成该第一导线层。
9.如权利要求7所述的封装基板的制作方法，其中的步骤(C)包括：
形成一第二光阻层于该承载板上，并图案化该第二光阻层；
形成一第二金属层于该第二光阻层上；以及
移除该第二光阻层，并同时进行该第二金属层的图案化，藉以形成该等金属柱状物。
10.如权利要求7所述的封装基板的制作方法，其中的步骤(D)包括：
提供一铸模容器，并放置一铸模化合物于该铸模容器中；以及
压合该铸模容器与该承载板，并同时进行该铸模化合物的固化，藉以形成该铸模化合物层。
11.如权利要求7所述的封装基板的制作方法，其中的步骤(D)包括：
提供一铸模容器及一粉状或片状的铸模化合物；
使该铸模化合物变成流体，并注入该铸模容器中；以及
压合该铸模容器与该承载板，并同时进行该铸模化合物的固化，藉以形成该铸模化合物层。
12.如权利要求10或11所述的封装基板的制作方法，其中该铸模化合物的材料包含酚醛基树脂、环氧基树脂、或硅基树脂中的一种或两种以上任意比例混合的混合物。
13.如权利要求7所述的封装基板的制作方法，其中的步骤(E)包括：自上而下研磨该铸模化合物层，直到该些金属柱状物的上端面露出。
14.如权利要求7所述的封装基板的制作方法，其中的步骤(F)包括：
形成一第三光阻层于该第一铸模化合物层上，并图案化该第三光阻层；
形成一第三金属层于该第三光阻层上；以及
移除该第三光阻层，并同时进行该第三金属层的图案化，藉以形成该第二导线层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW103118993A TWI541963B (zh) | 2014-05-30 | 2014-05-30 | 封裝基板及其製作方法 |
| TW103118993 | 2014-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105226042A true CN105226042A (zh) | 2016-01-06 |
| CN105226042B CN105226042B (zh) | 2018-07-27 |
Family
ID=54994898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410283854.5A Active CN105226042B (zh) | 2014-05-30 | 2014-06-23 | 封装基板及其制作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9741646B2 (zh) |
| CN (1) | CN105226042B (zh) |
| TW (1) | TWI541963B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101534610A (zh) * | 2008-03-12 | 2009-09-16 | 欣兴电子股份有限公司 | 埋入式电容元件电路板及其制造方法 |
| CN103137570A (zh) * | 2011-11-29 | 2013-06-05 | 先进封装技术私人有限公司 | 基板结构、半导体封装元件及基板结构的制造方法 |
| CN103208429A (zh) * | 2012-01-12 | 2013-07-17 | 联致科技股份有限公司 | 封装基板的制法 |
| WO2013147706A1 (en) * | 2012-03-26 | 2013-10-03 | Advanpack Solutions Pte Ltd | Multi-layer substrate for semiconductor packaging |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4831495A (en) * | 1987-07-20 | 1989-05-16 | Harding Ade Yemi S K | Unitized packaging arrangement for an energy dissipating device |
| KR100199261B1 (ko) * | 1990-04-27 | 1999-06-15 | 가나이 쓰도무 | 반도체장치 및 그 제조방법 그리고 그것에 사용되는 성형장치 |
| JP3457348B2 (ja) * | 1993-01-15 | 2003-10-14 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3961537B2 (ja) * | 2004-07-07 | 2007-08-22 | 日本電気株式会社 | 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法 |
| TWI637467B (zh) * | 2012-05-24 | 2018-10-01 | 欣興電子股份有限公司 | 中介基材及其製作方法 |
| US9282646B2 (en) * | 2012-05-24 | 2016-03-08 | Unimicron Technology Corp. | Interposed substrate and manufacturing method thereof |
| KR101419597B1 (ko) * | 2012-11-06 | 2014-07-14 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
| US9318464B2 (en) * | 2013-05-21 | 2016-04-19 | Advanced Micro Devices, Inc. | Variable temperature solders for multi-chip module packaging and repackaging |
-
2014
- 2014-05-30 TW TW103118993A patent/TWI541963B/zh active
- 2014-06-23 CN CN201410283854.5A patent/CN105226042B/zh active Active
- 2014-08-05 US US14/451,892 patent/US9741646B2/en active Active
-
2017
- 2017-07-11 US US15/646,175 patent/US20170309557A1/en not_active Abandoned
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101534610A (zh) * | 2008-03-12 | 2009-09-16 | 欣兴电子股份有限公司 | 埋入式电容元件电路板及其制造方法 |
| CN103137570A (zh) * | 2011-11-29 | 2013-06-05 | 先进封装技术私人有限公司 | 基板结构、半导体封装元件及基板结构的制造方法 |
| CN103208429A (zh) * | 2012-01-12 | 2013-07-17 | 联致科技股份有限公司 | 封装基板的制法 |
| WO2013147706A1 (en) * | 2012-03-26 | 2013-10-03 | Advanpack Solutions Pte Ltd | Multi-layer substrate for semiconductor packaging |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160043025A1 (en) | 2016-02-11 |
| US9741646B2 (en) | 2017-08-22 |
| TWI541963B (zh) | 2016-07-11 |
| US20170309557A1 (en) | 2017-10-26 |
| CN105226042B (zh) | 2018-07-27 |
| TW201545293A (zh) | 2015-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104465542A (zh) | 具有模塑通孔的叠层封装结构 | |
| US9536864B2 (en) | Package structure and its fabrication method | |
| US7659617B2 (en) | Substrate for a flexible microelectronic assembly and a method of fabricating thereof | |
| CN103779235A (zh) | 扇出晶圆级封装结构 | |
| US20220013421A1 (en) | Shielded fan-out packaged semiconductor device and method of manufacturing | |
| CN105321828B (zh) | 封装方法 | |
| CN105321926A (zh) | 封装装置及其制作方法 | |
| CN110600440A (zh) | 一种埋入式封装结构及其制备方法、终端 | |
| CN105990268B (zh) | 电子封装结构及其制法 | |
| CN109378276B (zh) | 电子封装模块的制造方法以及电子封装模块 | |
| CN103021890A (zh) | 一种qfn封装器件的制造方法 | |
| CN105489565A (zh) | 嵌埋元件的封装结构及其制法 | |
| US10014242B2 (en) | Interposer substrate and method of fabricating the same | |
| CN107845610B (zh) | 基板结构及其制作方法 | |
| US20180122734A1 (en) | Package substrate and flip-chip package circuit including the same | |
| CN211125635U (zh) | 半导体设备和电子设备 | |
| CN105633052A (zh) | 封装结构及其制法 | |
| CN106356351B (zh) | 基板结构及其制作方法 | |
| CN105659379A (zh) | 具有嵌入式管芯的模制引线框架封装 | |
| US20190221528A1 (en) | Semiconductor package structure and method for forming the same | |
| CN105226042A (zh) | 封装基板及其制作方法 | |
| CN105244340A (zh) | 封装基板、覆晶封装电路及其制作方法 | |
| CN103489790A (zh) | 芯片扇出封装结构的封装方法 | |
| CN106803487B (zh) | 封装装置及其导线架及导线架的制作方法 | |
| CN105810659A (zh) | 封装装置及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |