CN115547847A - 一种基板及其制作方法 - Google Patents

一种基板及其制作方法 Download PDF

Info

Publication number
CN115547847A
CN115547847A CN202211338850.3A CN202211338850A CN115547847A CN 115547847 A CN115547847 A CN 115547847A CN 202211338850 A CN202211338850 A CN 202211338850A CN 115547847 A CN115547847 A CN 115547847A
Authority
CN
China
Prior art keywords
conductive
layer
dielectric layer
substrate
conductive pillar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211338850.3A
Other languages
English (en)
Inventor
杜玲玲
李君红
张军
彭增
王建彬
查晓刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Meadville Science and Technology Co Ltd
Original Assignee
Shanghai Meadville Science and Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Meadville Science and Technology Co Ltd filed Critical Shanghai Meadville Science and Technology Co Ltd
Priority to CN202211338850.3A priority Critical patent/CN115547847A/zh
Publication of CN115547847A publication Critical patent/CN115547847A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout

Abstract

本发明提供一种基板及其制作方法，该基板的制作方法包括：提供一上表面设有解离膜的承载板；于解离膜上形成第一导电柱；形成上表面低于第一导电柱上表面的第一介电层；形成位于第一介电层上的第一线路层及覆盖第一导电柱显露表面的第一导电盘；于第一布线层的上表面形成第二布线层，第二布线层包括至少一布线层单元，布线层单元包括位于第一导电盘上表面的第二导电柱、填充于第二导电柱周围的第二介电层、形成于第二介电层上表面的第二线路层及覆盖第二导电柱显露表面的第二导电盘；去除解离膜，并对第一导电柱的底面进行防氧化处理。本发明通过3D打印法或注入法形成第一介电层及第二介电层，简化了工艺流程，降低了生产成本，提高了工艺精度。

Description

一种基板及其制作方法
技术领域
本发明涉及半导体制造领域，特别涉及一种基板及其制作方法。
背景技术
随着电子产品向着轻、薄、短、小的方向发展，在印制电路板(PCB基板)及集成电路封装基板(IC封装基板)的发展过程中，半导体封装基板的厚度越来越薄，含有芯板的封装基板已经难以满足封装基板轻薄的要求。因此，封装基板逐渐从原来的有芯封装基板转成无芯封装基板，目前无芯封装基板越来越多。其中，关于QTA(Quick Turn Around，快速运转)无芯封装基板的制作，通常通过提升设备的性能，使得工厂快速生产，比如一些曝光设备进行了更新换代，通过降低现有紫外线功率的要求，改变光阻成像速度慢和成本昂贵的现状，增加了产品的产量。
目前，对于QTA无芯封装基板的制作方法通常采用化学电镀的方式进行，需要繁琐的电镀及图形转移等工艺步骤，并且在制作过程中铜柱无法直接暴露出顶端，还需进行化学机械抛光等步骤来去除覆盖铜柱顶端的介电层，以暴露出铜柱顶端，对位难度高且工艺复杂，且制作基板需要的药水、设备及电力等大大增加了成本。另外，传统的湿法电镀在制作基板的过程中还会产生大量的废水、废液及废料，不仅会造成环境污染，还造成了原材料大量浪费。
鉴于以上，急需一种制备工艺简单、成本低、工艺精度高及环保的基板的制作方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基板及其制作方法，用于解决现有技术中基板制备工艺复杂、成本高、工艺精度不高及污染严重的问题。
为实现上述目的及其他相关目的，本发明提供一种基板的其制作方法，包括以下步骤：
提供一承载板，所述承载板的上表面设有解离膜；
于所述解离膜的上表面形成预设高度的第一导电柱；
于所述第一导电柱周围填充第一介电层，所述第一介电层上表面低于所述第一导电柱上表面第一预设距离；
于所述第一介电层上表面形成第一线路层及覆盖所述第一导电柱显露表面的第一导电盘，以得到位于所述解离膜上表面的第一布线层；
于所述第一布线层的上表面形成第二布线层，所述第二布线层包括至少一层布线层单元，位于底层的所述布线层单元包括第二导电柱、第二介电层、第二线路层及第二导电盘，所述第二导电柱形成于所述第一导电盘的上表面，所述第二介电层填充于所述第二导电柱的周围，所述第二介电层的上表面低于所述第二导电柱的上表面第二预设距离，所述第二线路层形成于所述第二介电层的上表面，所述第二导电盘覆盖所述第二导电柱的显露表面；
去除所述解离膜以显露出所述第一导电柱的底面，并对所述第一导电柱的底面依次进行表面处理及防氧化处理。
可选地，形成所述第一导电柱之后，形成所述第一介电层之前，还包括于所述承载板的边缘形成挡板的步骤。
可选地，所述第一导电柱的直径尺寸大于等于10μm，高度大于等于5μm。
可选地，所述第一导电柱的形成方法包括3D打印法；所述第一导电盘的形成方法包括3D打印法；所述第一线路层的形成方法包括3D打印法。
可选地，所述第一介电层的形成方法包括3D打印法、注入法。
可选地，形成所述第一介电层之后，形成所述第一线路层之前还包括对所述第一介电层进行固化处理的步骤。
可选地，所述第一预设距离的范围为2～5μm；所述第二预设距离的范围为2～5μm。
可选地，形成所述第一介电层之后，形成所述第一导电盘之前，还包括对所述第一导电柱的显露表面进行表面处理的步骤。
可选地，对所述第一导电柱的显露表面进行表面处理的方法包括等离子体表面处理、化学表面处理。
可选地，所述第二布线层中的所述布线层单元不少于一层时，位于底层的所述布线层单元的上方的所述布线层单元与底层的所述布线层单元的结构相同。
可选地，去除所述解离膜之后，对所述第一导电柱的底面进行防氧化处理之前，还包括对所述第二线路层及所述第二导电盘的显露表面进行防氧化处理的步骤。
可选地，所述第一导电柱的底面进行防氧化处理的方法包括沉锡、化锡。
本发明还提供了一种基板，所述基板是采用如上述所述的基板的制作方法制作得到。
可选地，所述基板包括PCB基板、IC封装基板。
如上所述，本发明的基板及其制作方法，具有以下有益效果：本发明的基板的制作的过程中所述承载板的使用，能有效地避免在所述基板的制作过程中产生的翘曲、卡板的问题，改善由于所述基板变形、卡板造成的良率低下的问题。本发明利用3D打印法形成所述第一布线层中的所述第一导电柱、所述第一线路层及所述第一导电盘，且采用3D打印法或注入法形成所述第一介电层，可以精准控制形成的所述第一介电层上表面低于所述第一导电柱上表面；于所述第一布线层的上表面形成包括至少一个所述布线层单元的所述第二布线层，位于底层的所述布线层单元包括所述第二导电柱、所述第二介电层、所述第二线路层及所述第二导电盘，采用3D打印法或注入法形成的所述第二介电层的上表面低于所述第二导电柱的上表面第二预设距离，避免了去除覆盖所述第一导电柱及所述第二导电柱上表面的介电层的步骤，对位的工艺精度更高，简化了工艺流程，提升了所述基板的良率，省去了电镀及图形转移等繁琐的工艺步骤，提升了QTA无芯封装基板的制作效率，减少废料的产生，避免了环境的污染，提高了材料的利用率，减少了原材料的浪费，节省了成本。另外，在所述基板的制作过程中，分离后的所述承载板可重复利用，减少了成本的浪费，且于形成所述第一介电层及所述第二介电层之后，分别对所述第一导电柱及所述第二导电柱的显露表面进行表面处理，去除所述解离膜之后对所述第一导电柱的底面进行表面处理，增加了导电柱与导电盘及所述第一导电柱与防氧化层之间的结合力，提升了所述基板的性能及良率。且在所述第一导电柱的底面形成一所述化锡层，避免所述第一导电柱被氧化，而且相比于焊盘，所述化锡层间距更小，可接受的芯片的凸块间距更小。
附图说明
图1显示为本发明的基板的制作方法的流程示意图。
图2显示为本发明的基板的制作方法的承载板及解离膜的结构示意图。
图3显示为本发明的基板的制作方法的形成第一导电柱后的结构示意图。
图4显示为本发明的基板的制作方法的形成第一介电层后的结构示意图。
图5显示为本发明的基板的制作方法的形成第一布线层后的结构示意图。
图6显示为本发明的基板的制作方法的形成第二布线层后的结构示意图。
图7显示为本发明的基板的制作方法的基板的结构示意图。
元件标号说明
1 承载板
2 解离膜
3 第一布线层
31 第一导电柱
32 第一介电层
33 第一线路层
34 第一导电盘
4 第二布线层
40 布线层单元
41 第二导电柱
42 第二介电层
43 第二线路层
44 第二导电盘
5 挡板
6 化锡层
S1～S6 步骤1～6
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
请参阅图1至图7。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
实施例一
本实施例提供一种基板的制作方法，如图1所示，为所述基板的制作方法的流程示意图，所述基板的制作方法包括以下步骤：
S1：提供一承载板，所述承载板的上表面设有解离膜；
S2：于所述解离膜的上表面形成预设高度的第一导电柱；
S3：于所述第一导电柱周围填充第一介电层，所述第一介电层上表面低于所述第一导电柱上表面第一预设距离；
S4：于所述第一介电层上表面形成第一线路层及覆盖所述第一导电柱显露表面的第一导电盘，以得到位于所述解离膜上表面的第一布线层；
S5：于所述第一布线层的上表面形成第二布线层，所述第二布线层包括至少一层布线层单元，位于底层的所述布线层单元包括第二导电柱、第二介电层、第二线路层及第二导电盘，所述第二导电柱形成于所述第一导电盘的上表面，所述第二介电层填充于所述第二导电柱的周围，所述第二介电层的上表面低于所述第二导电柱的上表面第二预设距离，所述第二线路层形成于所述第二介电层的上表面，所述第二导电盘覆盖所述第二导电柱的显露表面；
S6：去除所述解离膜以显露出所述第一导电柱的底面，并对所述第一导电柱的底面依次进行表面处理及防氧化处理。
请参阅图2，执行所述步骤S1，图2为所述承载板1和所述解离膜2的结构示意图，提供一承载板1，所述承载板1的上表面附有解离膜2。
具体的，所述承载板1具有一定的刚性，足够支撑在其表面形成的其他结构，所述承载板上表面附有所述解离膜2，用于在后续工艺的过程中方便去除所述承载板1。
具体的，所述承载板1的材质包括无机材料、有机高分子聚合物材料至少一种，也可以是其他适合的材料。
具体的，在满足能够支撑所述承载板1上表面形成的基板结构的情况下，所述承载板1的厚度及形状可根据实际需要进行选择，这里不做限制。在本实施例中，所述承载板1的厚度为2mm。
具体的，所述承载板1还能有效地避免了在所述基板的制作过程中产生的翘曲、卡板的问题，改善由于所述基板变形、卡板等带来的良率低下的问题。
具体的，所述解离膜2的材质包括PET(聚对苯二甲酸乙二醇酯)、PE(聚乙烯)及OPP(定向聚丙烯)中的一种，也可以是其他适合的粘附性材料。
具体的，在满足所述基板性能的情况下，所述解离膜2的厚度与形状可根据实际需要进行选择，这里不做限制。在本实施例中，所述解离膜2的形状与所述承载板1的形状保持一致，所述解离膜2的厚度为10μm。
具体的，所述解离膜2具有粘附性及易于剥离的性质，以便于去除所述承载板1。
请参阅图3，执行所述步骤S2，图3为形成所述第一导电柱31后的结构示意图，于所述解离膜2的上表面形成预设高度的第一导电柱31。其中，所述预设高度指的是所述第一导电柱31底面到所述第一导电柱31上表面的垂直距离。
作为示例，所述第一导电柱31的直径尺寸大于等于10μm，高度大于等于5μm。在本实施例中，所述第一导电柱31的直径尺寸为20μm，高度为35μm。
作为示例，所述第一导电柱31的形成方法包括3D打印法或其他适合的方法。
具体的，所述第一导电柱31的材质包括铜或其他适合的导电材料。
具体的，所述第一导电柱31的横向截面形状包括方形、圆形或其他适合的形状，这里的横向截面是指平行于所述承载板1上表面的截面。
请参阅图4，执行所述步骤S3，图4为形成所述第一介电层32后的结构示意图，于所述第一导电柱31周围填充第一介电层32，所述第一介电层32上表面低于所述第一导电柱31上表面第一预设距离。
作为示例，形成所述第一导电柱31之后，形成所述第一介电层32之前，还包括于所述承载板1的边缘形成挡板5的步骤。
具体的，所述挡板5的材质包括无机材料、有机高分子聚合物中的一种或者其他适合的材料。
具体的，在满足能够阻挡3D打印过程中的打印材料外溢的情况下，所述挡板5的形状、高度及厚度可根据实际需要进行选择，这里不再限制。
具体的，所述第一介电层32未固化处理之前，所述第一介电层32的所述挡板5可防止所述第一介电层32的材料外溢。
作为示例，所述第一介电层32的形成方法包括3D打印法、注入法或其他适合的方法。在本实施例中，所述第一介电层32的形成方法为注入法。
具体的，所述第一介电层32的材质包括环氧树脂、聚酰亚胺、聚马来酰亚胺三嗪树脂、聚苯醚或聚四氟乙烯或其他适合的介电材料。
具体的，所述第一介电层32的厚度不小于30μm。
具体的，在注入所述第一介电层32的材料的过程中，所述第一介电层32具有流动性，从而可以填充所述第一导电柱31周围的空间及间隙。
作为示例，所述第一预设距离的范围为2～5μm。
请参阅图5，执行所述步骤S4，图5为形成所述第一布线层3后的结构示意图，于所述第一介电层32上表面再形成第一线路层33及覆盖所述第一导电柱31显露表面的第一导电盘34，以得到位于所述解离膜2上表面的第一布线层3。
具体的，所述第一布线层3包括所述第一导电柱31、所述第一介电层32、所述第一线路层33及所述第一导电盘34。
作为示例，形成所述第一介电层32之后，形成所述第一线路层33之前还包括对所述第一介电层32进行固化处理的步骤。
具体的，对所述第一介电层32进行固化处理的方法包括烘烤、高温烧结或其他适合的固化方法。
具体的，采用烘烤这种低温固化处理方法时，可以使用烘箱、加热盘进行烘烤工艺，以对所述第一介电层32进行固化。在本实施例中，使用真空烘箱进行烘烤工艺，以对所述第一介电层32进行固化。
具体的，采用激光烧结这种高温固化处理方法时，可以同时进行3D打印及激光烧结，在3D打印同时对所述第一介电层32进行固化成型；也可先进行3D打印后，再进行激光烧结使所述第一介电层32固化成型。
作为示例，形成所述第一介电层32之后，形成所述第一导电盘34之前，还包括对所述第一导电柱31的显露表面进行表面处理的步骤。
作为示例，对所述第一导电柱31的显露表面进行表面处理的方法包括等离子体表面处理、化学表面处理或其他适合的表面处理方法。在本实施例中，对所述第一导电柱31的显露表面进行表面处理的方法为等离子体表面处理。
具体的，等离子体表面处理所使用的气体包括Ar、O2和Ar的混合气体或其他适合的气体。
具体的，对所述第一导电柱31的显露表面进行等离子体表面处理，可增加所述第一导电柱31的显露表面的粗糙度及清洁度，继而增加所述第一导电盘34与所述第一导电柱31显露表面的结合力。
作为示例，所述第一导电盘34的形成方法包括3D打印法或者其他适合的方法；所述第一线路层33的形成方法包括3D打印法或者其他适合的方法。
具体的，所述第一导电盘34的材质包括铜或其他适合的导电材料。
具体的，在满足所述第一导电盘34的横向截面尺寸大于所述第一导电柱31横向截面尺寸的情况下，所述第一导电盘34的横向截面尺寸可以根据实际情况进行选择，这里不再限制，这里的横向截面是指平行于所述承载板1上表面的截面。在本实施例中，所述第一导电盘34的横向截面尺寸为40μm。
具体的，在满足基板性能的情况下，所述第一导电盘的34的厚度可根据实际需要进行选择，这里不做限制。
具体的，所述第一导电盘34的形状包括圆形、方形或其他适合的形状。
具体的，所述第一线路层33的材质包括铜或其他适合的导电材料。
具体的，在满足所述基板性能的情况下，所述第一线路层33的厚度可根据实际情况进行选择，这里不做限制。在本实施例中，所述第一线路层33的厚度与所述第一导电盘34厚度保持一致。
具体的，在满足所述基板性能的情况下，所述第一线路层33的横向截面形状和宽度可以根据实际需要进行选择，这里不做限制，这里的横向截面是指平行于所述承载板1上表面的截面。
具体的，采用3D打印的方法形成所述第一导电柱31、第一线路层33及第一导电盘34，控制打印材料的用量更精准，可以直接控制形成的所述第一介电层32上表面低于所述第一导电柱31上表面第一预设距离，减少了采用化学机械研磨去除覆盖所述第一导电柱31上表面的介电层步骤，对位的工艺精度更高，简化了工艺流程，提升了所述基板的良率。
请参阅图6，执行所述步骤S5，图6为形成所述第二布线层4后的结构示意图，于所述第一布线层3的上表面形成第二布线层4，所述第二布线层4包括至少一层布线层单元40，位于底层的所述布线层单元40包括所述第二导电柱41、所述第二介电层42、所述第二线路层43及所述第二导电盘44，所述第二导电柱41形成于所述第一导电盘34的上表面，所述第二介电层42填充于所述第二导电柱41的周围，所述第二介电层42的上表面低于所述第二导电柱41的上表面第二预设距离，所述第二线路层43形成于所述第二介电层42的上表面，所述第二导电盘44覆盖所述第二导电柱41的显露表面。
具体的，所述第二导电柱41直径尺寸大于等于10μm，高度大于等于5μm。在本实施例中，所述第二导电柱41的直径尺寸为20μm，高度为35μm。
具体的，所述第二导电柱41的形成方法包括3D打印法或其他适合的方法。
具体的，所述第二导电柱41的材质包括铜或其他适合的导电材料。
具体的，所述第二导电柱41的截面形状包括方形、圆形或其他适合的形状。
具体的，所述第二介电层42的形成方法包括3D打印法、注入法或其他适合的方法。在本实施例中，所述第二介电层42的形成方法为注入法。
具体的，所述第二介电层42的材质包括环氧树脂、聚酰亚胺、聚马来酰亚胺三嗪树脂、聚苯醚或聚四氟乙烯或其他适合的介电材料。
具体的，所述第二介电层42的厚度不小于30μm。
具体的，在注入所述第二介电层42的材料的过程中，所述第二介电层42具有流动性，从而会填充所述第二导电柱41周围的空间及间隙。
作为示例，所述第二预设距离的范围为2～5μm。
具体的，形成所述第二介电层42之后，形成所述第二线路层43之前还包括对所述第二介电层42进行固化处理的步骤。
具体的，对所述第二介电层42进行固化处理的方法包括烘烤、高温烧结或其他适合的固化方法。
具体的，采用烘烤这种低温固化处理方法时，可以使用烘箱、加热盘进行烘烤工艺，以对所述第二介电层42进行固化。在本实施例中，使用真空烘箱进行烘烤工艺，以对所述第二介电层42进行固化。
具体的，采用激光烧结这种高温固化处理方法时，可以同时进行3D打印及激光烧结对所述第二介电层42进行固化成型，也可先进行3D打印后，再进行激光烧结使所述第二介电层42固化成型。
具体的，形成所述第二介电层42之后，形成所述第二导电盘44之前，还包括对所述第二导电柱41的显露表面进行表面处理的步骤。
具体的，对所述第二导电柱41的显露表面进行表面处理的方法包括等离子体表面处理、化学表面处理或其他适合的表面处理方法。在本实施例中，对所述第二导电柱41的显露表面进行表面处理的方法为等离子体表面处理。
具体的，等离子体表面处理所使用的气体包括Ar、O2和Ar的混合气体或其他适合的气体。
具体的，对所述第二导电柱41的显露表面进行等离子体表面处理，可增加所述第二导电柱41的显露表面的粗糙度及清洁度，继而增加所述第二导电盘44与所述第二导电柱41显露表面的结合力。
具体的，所述第二导电盘44的形成方法包括3D打印法或者其他适合的方法；所述第二线路层43的形成方法包括3D打印法或者其他适合的方法。
具体的，所述第二导电盘44的材质包括铜或其他适合的导电材料。
具体的，在满足所述第二导电盘44的横向截面尺寸大于所述第二导电柱41横向截面尺寸的情况下，所述第二导电盘44的截面尺寸可以根据实际情况进行选择，这里不再限制，这里的横向截面是指平行于所述承载板1上表面的截面。在本实施例中，所述第二导电盘44的横向截面尺寸为40μm。
具体的，在满足基板性能的情况下，所述第二导电盘的44的厚度可根据实际需要进行选择，这里不做限制。
具体的，所述第二导电盘44的形状包括圆形、方形或其他适合的形状。
具体的，所述第二线路层43的材质包括铜或其他适合的导电材料。
具体的，在满足所述基板性能的情况下，所述第二线路层43的厚度可根据实际情况进行选择，这里不做限制。在本实施例中，所述第二线路层43的厚度与所述第二导电盘44厚度保持一致。
具体的，在满足所述基板性能的情况下，所述第二线路层43的横向截面形状和宽度可以根据实际需要进行选择，这里不做限制，这里的横向截面是指平行于所述承载板1上表面的截面。
具体的，采用3D打印法形成所述第二导电柱41、第二线路层43及第二导电盘44，控制打印材料的用量更精准，可以直接控制3D打印法形成的所述第二介电层42上表面低于所述第二导电柱41上表面第一预设距离，减少了采用化学机械研磨去除覆盖所述第二导电柱41上表面介电层的步骤，对位的工艺精度更高，简化了工艺流程，提升了所述基板的良率。
作为示例，所述第二布线层4中的所述布线层单元40不少于一层时，位于底层的所述布线层单元40的上方的所述布线层单元40的结构与底层的所述布线层单元40的结构相同。
具体的，形成所述第二布线层4的方法包括3D打印法或其他适合的方法。
具体的，位于底层所述布线层单元40上方的所述布线层单元40包括第二介电层42、第二导电柱41、第二线路层43及第二导电盘44，其中，所述第二导电柱41形成于位于该层布线层单元40下方的所述第二导电盘44的上表面，所述第二介电层42覆盖位于该层所述布线层单元40下方的所述布线层单元40的上表面并填充所述第二导电柱41的周围，所述第二线路层43位于该层所述布线层单元40中的所述第二介电层42的上表面，所述第二导电盘44覆盖该层所述布线层单元40中所述第二导电柱41的显露表面。
具体的，重复形成位于底层的所述布线层单元40以得到预设的所述第二布线层4的层数，满足基板性能的情况下，所述第二布线层4中所述布线层单元40的层数可根据实际情况进行选择，这里不做限制。
具体的，利用3D打印法形成所述第一导电柱31、所述第二导电柱41、所述第一线路层33、所述第二线路层43、所述第一导电盘34及所述第二导电盘44，省去了电镀及图形转移等繁琐的工艺步骤，提升了QTA无芯封装基板的制作效率，减少废料的产生，避免了环境的污染，提高了材料的利用率，减少了原材料的浪费，还节省了大量的电力设备及物料成本，且3D打印法属于干法制成的一种，相比于湿法电镀更加绿色环保。
请参阅图7，执行所述步骤S6，图7为所述基板的结构示意图，去除所述解离膜2以显露出所述第一导电柱31的底面，并对所述第一导电柱31的底面依次进行表面处理及防氧化处理。
具体的，形成所述第二布线层4之后，还包括去除所述挡板5的步骤。
具体的，去除所述解离膜2的方法包括激光解离、手动或机械拆离或其他适合的物理解离方法。
具体的，从所述承载板1远离所述解离膜2的方向去除所述解离膜2，可实现所述承载板1及所述解离膜2与所述第一导电柱31及所述第一介电层32的分离。
具体的，所述承载板1及所述解离膜2与所述第一导电柱31分离之后，显露出所述第一导电柱31的底面。
具体的，去除所述挡板5的方法包括激光解离、手动或机械拆离或其他适合的物理解离方法。
作为示例，去除所述解离膜2之后，对所述第一导电柱31的底面进行防氧化处理之前，还包括对所述第二线路层43及所述第二导电盘44的显露表面进行防氧化处理的步骤。
具体的，所述第二线路层43及所述第二导电盘44的显露表面进行防氧化处理的方法包括阻焊或其他适合的防氧化处理方法。
具体的，对所述第二导电盘44及所述第二线路层43进行阻焊工艺，可保护其不被氧化，保证所述基板在使用前的性能。
具体的，对所述第二线路层43及所述第二导电盘44进行防氧化处理之后，对所述第一导电柱31的底面进行表面处理之前，还包括对所述基板进行翻转的步骤。
具体的，对所述基板进行翻转的角度为180度。
具体的，对所述基板进行翻转之后，更有利于所述基板的制作方法的后续进行。
具体的，在翻转所述基板之后，形成所述化锡层6之前，还包括对所述第一导电柱31的显露表面(即所述第一导电柱31的底面)进行表面处理的步骤。
具体的，所述对所述第一导电柱31的显露表面(即所述第一导电柱31的底面)进行表面处理的方法包括等离子体表面处理、化学表面处理或其他适合的表面处理方法。在本实施例中，对所述第一导电柱31的显露表面(即所述第一导电柱31的底面)进行表面处理的方法为等离子体表面处理。
具体的，等离子体表面处理所使用的气体包括Ar、O2和Ar的混合气体或其他适合的气体。
具体的，等离子体表面处理可增加所述第一导电柱31的显露表面(即所述第一导电柱31的底面)的粗糙度及清洁度，继而增加所述化锡层6与所述第一导电柱31显露表面的结合力。
作为示例，所述第一导电柱31的显露表面(即所述第一导电柱31的底面)进行防氧化处理的方法包括沉锡、化锡或其他适合的防氧化处理方法。在本实施例中，所述第一导电柱31的显露表面(即所述第一导电柱31的底面)进行防氧化处理的方法为化锡。
具体的，所述化锡层6可防止所述第一导电柱31的显露表面(即所述第一导电柱31的底面)被氧化，且所述化锡层6间距更小，可接受的芯片上的凸块间距更小，增加了所述基板的良率。
具体的，满足所述基板性能的情况下，所述化锡层6的厚度、大小与形状可根据实际需要进行选择，这里不再限制。在本实施例中，所述化锡层6的横截面尺寸与所述第一导电柱31的横截面尺寸保持一致。
本实施例的基板的制作方法通过使用所述承载板，有效地避免了所述基板制作过程中产生的翘曲、卡板的问题，改善由于所述基板变形、卡板造成的良率低下的问题。利用3D打印法形成所述第一布线层3中的第一导电柱31、所述第一线路层33及所述第一导电盘34，采用3D打印法或注入法形成所述第一介电层32，可以精准的控制所述第一介电层32上表面低于所述第一导电柱31上表面；于所述第一布线层3的上表面形成所述第二布线层4，所述第二布线层4包括至少一层布线层单元40，位于底层的所述布线层单元40包括所述第二导电柱41、所述第二介电层42、所述第二线路层43及所述第二导电盘44，采用3D打印法或注入法形成的所述第二介电层42的上表面低于所述第二导电柱41的上表面第二预设距离，避免了采用化学机械研磨去除覆盖所述第一导电柱31及第二导电柱41上表面的介电层的步骤，提高了对位的精度，简化了工艺流程，提升了所述基板的良率，省去了电镀及图形转移等繁琐的工艺步骤，提升了QTA无芯封装基板的制作效率，减少废料的产生，避免了环境的污染，提高了材料的利用率，减少了原材料的浪费，节省了成本。另外，分离后的所述承载板可重复利用，减少了成本的浪费，且于形成所述第一介电层32及所述第二介电层42之后，分别对所述第一导电柱31及所述第二导电柱41的显露表面进行表面处理，去除所述解离膜2之后对所述第一导电柱31的底面进行表面处理，增加了所述第一导电盘34与所述第一导电柱31、所述第二导电盘44与所述第二导电柱41及所述第一导电柱31底面与防氧化层之间的结合力，提升了所述基板的性能及良率。且在所述第一导电柱31的底面形成一所述化锡层6，避免了所述第一导电柱31的氧化，而且相比于焊盘，所述化锡层6间距更小，可接受的芯片上的凸块间距更小。
实施例二
本实施例提供一种基板，如图7所示，为所述基板的结构示意图，所述基板是通过实施例一的制备基板的方法得到。
作为示例，所述基板包括PCB基板、IC封装基板或其他适合的基板。
具体的，所述基板包括第一布线层3及第二布线层4，其中，所述第一布线层3包括第一导电柱31、第一介电层32、第一线路层33及第一导电盘34，所述第一介电层32填充于所述第一导电柱31周围，所述第一介电层32上表面低于所述第一导电柱31上表面所述第一预设距离，所述第一线路层33位于第一介电层41上表面，所述第一导电盘34覆盖于所述第一导电柱31显露表面；所述第二布线层4位于所述第一布线层3的上表面，所述第二布线层4包括至少一层布线层单元40，位于底层的所述布线层单元40包括第二导电柱41、第二介电层42、第二线路层43及第二导电盘44，所述第二导电柱41设于所述第一导电盘34的上表面，所述第二介电层42填充于所述第二导电柱41的周围，所述第二介电层42的上表面低于所述第二导电柱41的上表面第二预设距离，所述第二线路层43设于所述第二介电层42的上表面，所述第二导电盘44覆盖所述第二导电柱41的显露表面。
具体的，所述第二布线层4中的所述布线层单元40不少于一层时，位于底层的所述布线层单元40的上方的所述布线层单元40的结构与底层的所述布线层单元40的结构相同。
具体的，位于底层所述布线层单元40上方的所述布线层单元40包括第二导电柱41、第二介电层42、第二线路层43及第二导电盘44，其中，所述第二导电柱41形成于位于该层布线层单元40下方的所述第二导电盘44的上表面，所述第二介电层42覆盖位于该层所述布线层单元40下方的所述布线层单元40的上表面并填充所述第二导电柱41的周围，所述第二线路层43位于该层所述布线层单元40中的所述第二介电层42的上表面，所述第二导电盘44覆盖该层所述布线层单元40中所述第二导电柱41的显露表面。
具体的，所述基板还包括覆盖于第一导电柱31底面的化锡层6。本实施例中，只在第一导电柱31的底面设置有化锡层6，是为了便于在后续工艺中，对所述化锡层6暴露的一端进行连接芯片的工艺。
具体的，所述第一导电盘34的横截面大于所述第一导电柱31；所述第二导电盘44的横截面大于所述第二导电柱41。
具体的，在满足所述基板性能的情况下，所述基板的厚度可根据实际进行选择，这里不做限制。
本实施例的基板通过采用实施例一中所述的基板的制作方法得到，避免了环境的污染，提高了打印材料的利用率，减少了原材料的浪费，节省成本，提升了所述基板的良率及性能。
综上所述，本发明的基板及其制作方法中利用承载板有效地避免了基板的制作过程中产生的翘曲、卡板的问题，改善由于基板变形、卡板造成的良率低下的问题。利用3D打印法形成第一布线层中的第一导电柱、第一线路层及第一导电盘，且采用3D打印法或注入法形成第一介电层，可以精准控制形成的第一介电层上表面低于第一导电柱上表面；于第一布线层的上表面形成包括至少一个布线层单元的第二布线层，位于底层的布线层单元包括第二导电柱、第二介电层、第二线路层及第二导电盘，采用3D打印法或注入法形成的所述第二介电层的上表面低于所述第二导电柱的上表面第二预设距离，避免了去除覆盖第一导电柱及第二导电柱上表面的介电层的步骤，对位精度高，简化了工艺流程，提升了基板的良率，省去了电镀及图形转移等繁琐的工艺步骤，提升了QTA无芯封装基板的制作效率，减少废料的产生，避免了环境的污染，提高了材料的利用率，减少了原材料的浪费，节省了成本。另外，解离后的承载板可重复利用，减少了成本的浪费，且于形成第一介电层及第二介电层之后，分别对第一导电柱及第二导电柱的显露表面进行表面处理，去除解离膜之后对第一导电柱的底面进行表面处理，增加了第一导电柱与第一导电盘、第二导电柱与第二导电盘及第一导电柱底面与防氧化层之间的结合力，提升了基板的性能及良率。且在第一导电柱的底面形成一化锡层，避免了第一导电柱的氧化，而且相比于焊盘，化锡层间距更小，可接受的芯片的凸块间距更小。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种基板的制作方法，其特征在于，包括以下步骤：
提供一承载板，所述承载板的上表面设有解离膜；
于所述解离膜的上表面形成预设高度的第一导电柱；
于所述第一导电柱周围填充第一介电层，所述第一介电层上表面低于所述第一导电柱上表面第一预设距离；
于所述第一介电层上表面形成第一线路层及覆盖所述第一导电柱显露表面的第一导电盘，以得到位于所述解离膜上表面的第一布线层；
于所述第一布线层的上表面形成第二布线层，所述第二布线层包括至少一层布线层单元，位于底层的所述布线层单元包括第二导电柱、第二介电层、第二线路层及第二导电盘，所述第二导电柱形成于所述第一导电盘的上表面，所述第二介电层填充于所述第二导电柱的周围，所述第二介电层的上表面低于所述第二导电柱的上表面第二预设距离，所述第二线路层形成于所述第二介电层的上表面，所述第二导电盘覆盖所述第二导电柱的显露表面；
去除所述解离膜以显露出所述第一导电柱的底面，并对所述第一导电柱的底面依次进行表面处理及防氧化处理。
2.根据权利要求1所述的基板的制作方法，其特征在于：形成所述第一导电柱之后，形成所述第一介电层之前，还包括于所述承载板的边缘形成挡板的步骤。
3.根据权利要求1所述的基板的制作方法，其特征在于：所述第一导电柱的直径尺寸大于等于10μm，高度大于等于5μm。
4.根据权利要求1所述的基板的制作方法，其特征在于：所述第一导电柱的形成方法包括3D打印法；所述第一导电盘的形成方法包括3D打印法；所述第一线路层的形成方法包括3D打印法。
5.根据权利要求1所述的基板的制作方法，其特征在于：所述第一介电层的形成方法包括3D打印法、注入法。
6.根据权利要求1所述的基板的制作方法，其特征在于：形成所述第一介电层之后，形成所述第一线路层之前还包括对所述第一介电层进行固化处理的步骤。
7.根据权利要求1所述的基板的制作方法，其特征在于：所述第一预设距离的范围为2～5μm；所述第二预设距离的范围为2～5μm。
8.根据权利要求1所述的基板的制作方法，其特征在于：形成所述第一介电层之后，形成所述第一导电盘之前，还包括对所述第一导电柱的显露表面进行表面处理的步骤。
9.根据权利要求8所述的基板的制作方法，其特征在于：对所述第一导电柱的显露表面进行表面处理的方法包括等离子体表面处理、化学表面处理。
10.根据权利要求1所述的基板的制作方法，其特征在于：所述第二布线层中的所述布线层单元不少于一层时，位于底层的所述布线层单元的上方的所述布线层单元与底层的所述布线层单元的结构相同。
11.根据权利要求1所述的基板的制作方法，其特征在于：去除所述解离膜之后，对所述第一导电柱的底面进行防氧化处理之前，还包括对所述第二线路层及所述第二导电盘的显露表面进行防氧化处理的步骤。
12.根据权利要求1所述的基板的制作方法，其特征在于：所述第一导电柱的底面进行防氧化处理的方法包括沉锡、化锡。
13.一种基板，其特征在于：所述基板是采用如权利要求1-12任意一项所述的基板的制作方法制作得到。
14.根据权利要求13所述的基板，其特征在于：所述基板包括PCB基板、IC封装基板。
CN202211338850.3A 2022-10-28 2022-10-28 一种基板及其制作方法 Pending CN115547847A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211338850.3A CN115547847A (zh) 2022-10-28 2022-10-28 一种基板及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211338850.3A CN115547847A (zh) 2022-10-28 2022-10-28 一种基板及其制作方法

Publications (1)

Publication Number Publication Date
CN115547847A true CN115547847A (zh) 2022-12-30

Family

ID=84719368

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211338850.3A Pending CN115547847A (zh) 2022-10-28 2022-10-28 一种基板及其制作方法

Country Status (1)

Country Link
CN (1) CN115547847A (zh)

Similar Documents

Publication Publication Date Title
US9117682B2 (en) Methods of packaging semiconductor devices and structures thereof
CN105321828B (zh) 封装方法
US10796975B2 (en) Semiconductor package with supported stacked die
TWI830726B (zh) 創新的扇出型板層級封裝(foplp)翹曲控制技術
US20170098589A1 (en) Fan-out wafer level package structure
TWI728924B (zh) 封裝結構及其製造方法
US10096542B2 (en) Substrate, semiconductor package structure and manufacturing process
US20150061149A1 (en) Packages, Packaging Methods, and Packaged Semiconductor Devices
US20230369193A1 (en) Package Substrate Insulation Opening Design
US20230386950A1 (en) 3d fan-out packaging structure of interconnection system with ultra-high density and method for manufacturing the same
CN115547847A (zh) 一种基板及其制作方法
TWI569368B (zh) 封裝基板、包含該封裝基板的封裝結構及其製作方法
US20210298184A1 (en) Method of manufacturing circuit board structure
CN115332214B (zh) 一种用于芯片封装的中介层及制作方法
CN112243317B (zh) 线路板结构及其制造方法
CN115332215B (zh) 一种用于芯片封装的中介层及制作方法
CN215496631U (zh) 半导体结构
CN115513068A (zh) 板级rdl封装结构及其制备方法
US20220336341A1 (en) Lithographically defined electrical interconnects from conductive pastes
US20240136728A1 (en) Antenna module, antenna supporting substrate and manufacturing method thereof
CN115472508A (zh) 无芯封装基板及其制备方法
CN111653493A (zh) 扇出型封装结构及其制作方法
TWI541963B (zh) 封裝基板及其製作方法
CN113571435A (zh) 芯片封装结构的形成方法
CN115732336A (zh) 半导体结构及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination