TWI830726B - 創新的扇出型板層級封裝(foplp)翹曲控制技術 - Google Patents

創新的扇出型板層級封裝(foplp)翹曲控制技術 Download PDF

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TWI830726B
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鄭恩永
張文英
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美商英特爾公司
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Abstract

說明包含翹曲控制結構之扇出型板層級封裝(FOPLP)、以及形成技巧。一FOPLP可包含一或多個重新分布層；位在該一或多個重新分布層上之一半導體晶粒；在該半導體晶粒旁邊相鄰而置之一或多個翹曲控制結構；以及將該一或多個重新分布層上之該半導體晶粒及該一或多個翹曲控制結構包封之一模製化合物。該FOPLP可耦合至一板材(例如：一印刷電路板等)。該等翹曲控制結構可協助最小化或消除不需要的翹曲，該翹曲可出現在形成一FOPLP或一已封裝系統期間或之後。依此作法，該等翹曲控制結構可協助降低與半導體封裝及/或製造一FOPLP或一已封裝系統相關聯之成本。

Description

創新的扇出型板層級封裝(FOPLP)翹曲控制技術
本文中所述之實施例係有關於半導體封裝。更特別的是，實施例係有關於扇出型板層級封裝(FOPLP)技術。
來自封裝技術進步之壓力導致半導體晶粒具有更高之I/O數量。另外，縮小電子裝置尺寸及增加效能要求正為封裝技術帶來挑戰。FOPLP技術及扇出型晶圓級封裝技術(FOWLP)是一些可協助降低製造成本、縮減形狀因子(例如：封裝基材、半導體封裝、及電子裝置等)尺寸、以及提升形狀因子效能(例如：電氣效能、熱效能等)之封裝技術。
FOWLP已被廣泛應用，然而，其在晶圓級之利用率及生產率隨著封裝尺寸增加而降低。由於此缺點，FOPLP會比FOWLP更令人期望。這至少是因為FOPLP包括使用可協助提高生產率(與FOWLP相比)之一基材級板格式，這進而降低與半導體封裝及/或製造相關聯之成本。
儘管有其效益，FOPLP仍有一或多個缺點。 舉例而言，用於包封一或多個半導體晶粒之一模製化合物會在形成一FOPLP期間或之後促進不需要的翹曲產生。舉這項實例而言，翹曲可導因於模製化合物之化學收縮。舉另一實例而言，翹曲可導因於模製化合物、用於形成封裝基材之一或多種材料、及/或板之諸熱機械性質之間的不匹配。
提出之解決方案可協助減少一FOPLP在形成期間或之後的翹曲，該等解決方案包括使用呈現低化學收縮率、可在低溫下固化、以及使模製化合物、用於形成封裝基材之一或多種材料、及/或板之諸熱機械性質之間的不匹配達到最小之材料。然而，這些解決方案需要研究及實驗以確定適當之固化溫度、以及呈現低化學收縮率、可在低溫下固化、以及使模製化合物、用於形成封裝基材之一或多種材料、及/或板之諸熱機械性質之間的不匹配達到最小之適當材料。此類研究及實驗可增加與FOPLP相關聯之成本。
依據本發明之一實施例，係特地提出一種扇出型板層級封裝(FOPLP)，其包含：一或多個重新分布層；位在該一或多個重新分布層上之一半導體晶粒；在該半導體晶粒旁邊相鄰而置之一或多個翹曲控制結構；以及將該一或多個重新分布層上之該半導體晶粒及該一或多個翹曲控制結構包封之一模製化合物。
100:半導體封裝
101、501、601:封裝基材
103、317、565、665、729:模製化合物
105、571、671:晶粒
117、503:介電層
119A、119B:通孔
121A、121B、693:接墊
123、319A、383、561A、563、661A、663、713:互連
125、225、399:板層級堆疊
127、227:翹曲
200:半導體封裝
201、313、573、673、725:翹曲控制結構
301、591、691、701:載體基材
303、597、697、703:黏附層
305、719:晶種層
315、727:半導體晶粒
319、561、661、709、715、717:重新分布層
319B、561B、569、661B、669:鈍化層
321、559、659:傳導凸塊
325、567、593、667:接觸墊
327、555、755、803:FOPLP
381、603、705:絕緣層
505:金屬箔
575、589、675、689、707、723:開口
577、677:微影技巧
579、679:光
581、681:光罩
583、683、721:阻劑層
585、685、711:金屬材料
599:底料層
687:傳導通孔
800:已封裝系統
801:印刷電路板
805:焊料凸塊
900:電腦系統
910、911:積體電路
912:處理器
913:雙處理器
914:通訊電路
915:雙通訊電路
917、919:晶粒上記憶體
920:系統匯流排
930:電壓源
940:外部記憶體
942:主記憶體
944:硬碟機
948:嵌埋式記憶體
949:卸除式媒體
950:顯示裝置
970:控制器
990:電子系統
本文中所述之實施例係以舉例方式說明，並且不受限於附圖之圖式，其中相似的參考表示類似的特徵。
圖1A繪示一目前可用半導體封裝的一截面側視圖。
圖1B繪示根據一或多種目前可用FOPLP技術所形成之一板層級堆疊的一截面側視圖。
圖2A根據一項實施例，繪示一半導體封裝的一截面側視圖。
圖2B繪示根據FOPLP技術之一或多項實施例所形成之一板層級堆疊的一截面側視圖。
圖3A至3I根據一實施例，係包含翹曲控制結構之一FOPLP之一形成方法的截面側視圖。
圖4繪示根據圖3A至3I之方法所形成之諸單一化FOPLP之一。
圖5A至5M繪示截面側視圖，其根據一實施例，展示包含翹曲控制結構之一FOPLP之一形成方法。
圖6A至6L繪示截面側視圖，其根據另一實施例，展示包含翹曲控制結構之一FOPLP之一形成方法。
圖7A至7M繪示截面側視圖，其根據又另一實施例，展示包含翹曲控制結構之一FOPLP之一形成方法。
圖8根據一實施例，係一已封裝系統的一截面圖。
圖9根據一實施例，繪示電腦系統的一示意 圖。
實施例說明扇出型板層級封裝(FOPLP)，其包含翹曲控制結構及製作該等FOPLP之技巧。幾個優點可歸因於本文中所述之實施例。一個優點是本文中所述之實施例可藉由最小化或消除在一模製化合物固化期間發生之化學收縮來控制翹曲。舉一項實施例而言，可透過使用由模製化合物所包封之一或多個翹曲控制結構，藉由組配模具體積並使其達到平衡來控制翹曲。舉一項實施例而言，翹曲控制結構係由一適合的材料(例如：銅、任何其他適合的金屬、適合的金屬之任何其他組合、任何其他適合的非金屬材料、適合的非金屬材料之任何其他組合等)所形成。再者、以及舉一項實施例而言，一翹曲控制結構可以是一柱狀物、一凸塊、或任何其他適合的三維結構。使用本文中所述實施例控制翹曲之一個優點在於，一FOPLP中之(諸)金屬結構可協助增大良率損失，同時提高半導體封裝及/或製造期間之生產率。這些優點中一或多者可協助降低與半導體封裝及/或製造相關聯之成本。
舉一項實施例而言，一FOPLP可包含一或多個重新分布層；位在該一或多個重新分布層上之一半導體晶粒；在該半導體晶粒旁邊相鄰而置之一或多個翹曲控制結構；以及將該一或多個重新分布層上之該半導體晶粒及該一或多個翹曲控制結構包封之一模製化合物。舉一項實施例而言，FOPLP係耦合至一板材(例如：一印刷電路板 等)以形成一已封裝系統。翹曲控制結構可協助最小化或消除不需要的翹曲，並不需要研究及實驗來確定呈現低化學收縮率、可在低溫下固化、以及使用於形成一FOPLP或包含該FOPLP之一已封裝系統之材料之諸熱機械性質之間的不匹配達到最小之材料。依此作法，本文中所述翹曲控制結構之一或多項實施例可協助降低與半導體封裝及/或製造相關聯之成本。
現請參照圖1A，其繪示一目前可用半導體封裝100的一截面側視圖。如所示，半導體封裝100包括多個半導體晶粒105、一介電層117、一封裝基材101、以及一模製化合物103。半導體封裝100可根據一目前可用FOPLP技術來形成。半導體封裝100中可包括任何數量之晶粒105。
如圖1A所示，半導體封裝100包括位在介電層117上之多個半導體晶粒105。諸晶粒105中之至少一者可包括形成於其中或其上之一或多個特徵。特徵之實例包括、但不限於主動電子裝置(例如：電晶體、整流器、所屬技術領域中已知之任何其他主動電子裝置、以上的任何組合等)、被動電子裝置(例如：電阻器、電容器、電感器、變壓器、二極體、所屬技術領域中已知之任何其他被動電子裝置、以上的任何組合等)、以及隔離結構。一「隔離結構」於本文中使用時，包含用於使彼此相鄰之一第二特徵與一第三特徵隔離之一第一特徵。一隔離結構可使這兩個其他相鄰特徵之間的電流洩漏及/或閂鎖效應達到最小或 加以防止。隔離結構之實例包括、但不限於一溝槽(例如：一三維(3D)溝槽、一二維(2D)溝槽、一淺溝槽、一深溝槽、所屬技術領域中已知之任何其他溝槽等)、以及使用一局部矽氧化(LOCOS)技巧所形成之一局部氧化矽結構。
介電層117包括形成於其中或其上之至少一個互連123，用於將諸半導體晶粒105彼此耦合(例如，電氣耦合、光學耦合等)、或耦合至封裝基材101中或上形成之其他特徵。一互連能夠在二或更多個晶粒、二或更多個特徵、或一特定晶粒與非於該特定晶粒中或上形成之一特徵之間進行信號通訊。互連之實例包括、但不限於導線(其在本文中亦可稱為跡線)、垂直互連通路(通孔)、接墊、傳導結構(例如：傳導柱狀物、傳導凸塊等)、以及以上的任何組合。舉例而言、以及如圖1A所示，介電層117包括至少一個通孔123。介電層117可由任何適合的介電材料或介電材料組合所形成。介電材料可由任何適合的電氣絕緣材料所形成。介電材料包括、但不限於味素堆積膜(ABF)、液晶聚合物、苯環丁烯(BCB)、聚亞醯胺、預浸材(「預浸」到一環氧化物基質內之一編織纖維網路)、環氧化物、環氧化物積層材料(例如：FR4、G10、G11、FR4、FR5、FR6等)、或以上的任何組合。
介電層117位在一封裝基材101上，封裝基材101本身包含一或多個層件。舉例而言，可將介電層層壓在封裝基材101上。層件之實例包括、但不限於以下一或多種：(i)一金屬層；(ii)一介電層；(iii)一阻劑層；(iv) 半導體封裝領域、半導體製作領域(「所屬技術領域中」)中已知之任何其他層件；以及(iv)以上的一組合。該等層件中之至少一者包含形成於其中之一或多個互連。舉例而言、以及如圖1A所示，封裝基材101包括通孔119A至119B及接墊121A至121B。
如圖所示，一模製化合物103包封多個半導體晶粒105。模製化合物可呈膜形式、液體形式、膏狀物形式、或所屬技術領域中已知之任何其它適合的形式。舉一特定實施例而言，模製化合物可以是一光成像膜。「包封」於本文中使用時，不需要將所有表面都包裝在一模製化合物內。舉例而言、以及如圖1所示，將晶粒105之側面及頂面包裝在模製化合物103中。然而，其他實施例並不如此受限。例如，可將晶粒105之側面包裝在模製化合物103中，而晶粒105之頂面上方則未形成模具化合物103。舉一些實施例而言，模製化合物103之高度可對半導體封裝100之總體z高度作出貢獻。因此、以及舉一些實施例而言，控制一定量之模製化合物103以達到一指定高度(例如：一z高度等)。控制一定量之模製化合物103以達到一指定高度(例如：一z高度等)可使用任何適合的技巧(例如：機械平坦化、化學平坦化、選擇性沉積等)來進行。替代地，一定量之模製化合物110可在塗敷之後才予以移除，以便達到一特定高度(例如：一z高度等)或使晶粒105之一或多面曝露。可使用任何適合的移除技巧(例如：蝕刻、雷射剝蝕等)。再者，隨後可進行附加處理操作，以便 為晶粒108及/或模製化合物103提供化學與機械性保護。模製化合物103可由用於使所屬技術領域中已知之模製化合物形成之任何適合的材料或材料組合所形成。
現請參照圖1B，其繪示根據一或多種目前可用FOPLP技術所形成之一板層級堆疊125的一截面側視圖。上文搭配圖1A所述之半導體封裝100可在將圖1B所示板層級堆疊125單一化成數個半導體封裝之後形成。板層級堆疊125包括與上文搭配圖1A所示半導體封裝100所述之組件或元件類似或相同之組件或元件。為求簡短，下面搭配圖1B僅說明圖1B所示板層級堆疊125與圖1A所示半導體封裝100之間的差異。
如圖1B所示，用於包封多個半導體晶粒105之模製化合物103會促進產生不需要的翹曲127。舉例而言，翹曲127可導因於模製化合物103固化期間或之後模製化合物103之化學收縮。舉另一實例而言，翹曲127可導因於模製化合物103及/或板125之諸熱機械性質之間的不匹配。
現請參照圖2A，其根據一項實施例，繪示一半導體封裝200的一截面側視圖。根據如本文中所述之一FOPLP技術之一或多項實施例形成半導體封裝200。圖2A所示之半導體封裝200包括與上文搭配圖1A所示半導體封裝100所述之組件或元件類似或相同之組件或元件。為求簡短，下面搭配圖2A僅說明半導體封裝100與200之間的差異。
半導體封裝100與200之間的一個差異在於半導體封裝200中包括一或多個翹曲控制結構201，而半導體封裝100中則不包括此類結構。舉一項實施例而言，翹曲控制結構201係於半導體晶粒105旁邊相鄰而置。舉例而言，一翹曲控制結構201係於諸半導體晶粒105其中一者旁邊相鄰而置。舉另一實例而言，一翹曲控制結構201係於二或更多個半導體晶粒105之間相鄰而置。舉一項實施例而言，(諸)翹曲控制結構201係由一適合的材料(例如：銅、任何其他適合的金屬、適合的金屬之任何其他組合、任何其他適合的非金屬材料、適合的非金屬材料之任何其他組合等)所形成。舉一特定實施例而言，(諸)翹曲控制結構201係由銅或包含銅之一合金所形成。再者、以及舉一項實施例而言，翹曲控制結構201中之至少一者可以是一柱狀物、一凸塊、或任何其他三維結構。(諸)翹曲控制結構201可協助減少可能影響半導體封裝200之翹曲，下文搭配圖2B有進一步詳細說明。(諸)翹曲控制結構201可以或可不與一或多個半導體晶粒105共面。(諸)翹曲控制結構201可以或可不與模製化合物103共面。
現請參照圖2B，其繪示根據FOPLP技術之一或多項實施例所形成之一板層級堆疊225的一截面側視圖，如本文中所述。上文搭配圖2A所述之半導體封裝200可在將圖2B所示板層級堆疊225單一化成數個半導體封裝之後形成。圖2B所示之板層級堆疊225包括與上文搭配圖2A所示半導體封裝200所述之組件或元件類似或相同之組 件或元件。為求簡短，下面搭配圖2B僅說明圖2B所示板層級堆疊225與圖1B所示板層級堆疊125之間的差異。
如圖2B所示，用於包封多個半導體晶粒105之模製化合物103會促進產生不需要的翹曲227。舉例而言，翹曲227可導因於模製化合物103固化期間或之後模製化合物103之化學收縮。舉另一實例而言，翹曲227可導因於模製化合物103及/或板125之諸熱機械性質之間的不匹配。圖2B之板層級堆疊225與圖1B之板層級堆疊125之間的一個差異在於，(諸)翹曲控制結構201之存在可協助減少翹曲。舉例而言，圖2B之板層級堆疊225與圖1B之板層級堆疊125之一比較展示一定量之翹曲127少於一定量之翹曲227。這種翹曲減少有所助益，因為其相較於從圖1B之板層級堆疊125單一化之諸半導體之良率(例如：數量等)，可協助提升從圖2B之板層級堆疊225單一化之諸半導體封裝之良率(例如：數量等)。依此作法，可降低與半導體製造及封裝相關聯之成本。
現請參照圖3A至3I，根據一實施例，提供截面側視圖以繪示包含翹曲控制結構之一FOPLP之一形成方法。圖3A至3I所示之方法為了簡便起見、以及避免混淆及/或扭曲本文中所述之一或多個發明概念，省略了所屬技術領域中已知之一或多個組件及/或結構。
請參照圖3A，形成一FOPLP之方法可始於一載體基材301。基材301舉例而言，可以是一矽晶圓、一玻璃晶圓、一金屬載體、一包銅積層(CCL)等。請繼續參 照圖3B，載體基材301上塗敷一黏附層303。舉例而言，黏附層303為一暫時黏附劑，例如一聚亞醯胺黏附劑、一聚合接合劑、黏附帶等。而且，如圖3B所示，黏附層303上沉積一晶種層305。晶種層305可由用於形成一晶種層之一材料(例如：銅等)或適合的材料之一組合所形成。晶種層305可經由任何適合的沉積技巧來沉積，例如一化學鍍覆、濺鍍、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、任何其他適合的沉積、塗敷、生長、或鍍覆晶種層技巧、或以上的組合。再者、以及如圖3B所示，一阻劑層係沉積在晶種層305上，並且使用一或多種微影技巧來圖型化以形成一圖型化阻劑層309。如所示，圖型化阻劑層309包括開口。
其次，在圖3C中，於圖型化阻劑層309之開口中沉積、塗覆、鍍覆、或生長由一金屬材料(例如：銅、任何其他傳導金屬、傳導金屬之任何組合等)所形成之一或多個層件311。舉一項實施例而言，一鍍覆操作係用於將(諸)金屬層311鍍覆在或到圖型化阻劑層309之開口中之晶種層112之頂端表面上。因此，圖型化之阻劑層309之開口(至少部分地)填充有一或多個金屬層。舉一項實施例而言，控制(諸)金屬層311以達到一指定z高度及/或重量。
現請參照圖3D，可移除圖型化阻劑層309之任何剩餘部分以使晶種層305之一或多個部分露出或顯露。舉一項實施例而言，晶種層305之(諸)露出部分上沒有金屬層311。此移除操作是在沉積(諸)金屬層311之後進 行。圖型化阻劑層309可藉由習知技巧來移除或剝離，諸如藉由使用所屬技術領域中已知之一或多種阻劑剝離技巧、所屬技術領域中已知用於移除阻劑層之任何其他適合的技巧、或所屬技術領域中已知用於移除阻劑層之適合的技巧之任何組合來移除或剝離。「一層件之露出部分」及其變化於本文中使用時，意味著該露出部分之一頂端表面是因為該露出部分上無組件或層件而顯露。「一層件之一受覆蓋部分」及其變化意味著該受覆蓋部分之一頂端表面是因為露出部分上有一或多個組件或層件而未顯露。一層件之一受覆蓋部分之側表面可以或可不受任何組件、層件、特徵、或材料覆蓋。
移除圖型化阻劑層309之後，形成複數個翹曲控制結構313。如上述，可控制(諸)金屬層311以達到一指定z高度。依此作法，可將複數個翹曲控制結構313中之至少一者製作成具有一指定z高度。
其次，在圖3E中，可移除晶種層305之(諸)露出頂端部分以使黏附層之一或多個頂端部分露出或顯露。可使用任何適合的移除或蝕刻技巧。
請繼續參照圖3F，半導體晶粒315係裝配在諸翹曲控制結構313之間的開口中之黏附層303上。複數個晶粒315可使用諸如一拾取與置放機器之一適合的技巧轉移至黏附層303。如所示，在圖3F中，諸半導體晶粒315各包括一鈍化層323及已曝露接觸墊325。舉一項實施例而言，晶粒315之頂面可與翹曲控制結構313之頂面共面。舉 另一實施例而言，晶粒315之頂面不與翹曲控制結構313之頂面共面。舉例而言，晶粒315可具有比翹曲控制結構313之一z高度更大或更小之一z高度。
現請參照圖3G，將半導體晶粒315及翹曲控制結構313包封在黏附層303上之一模製化合物317中。如上述，包封不必將半導體晶粒315及/或翹曲控制結構313之所有側面都包封。再者，可控制或移除一定量之模製化合物317以達到一指定z高度及/或重量。另外，可將平坦化或任何適合的移除技巧(例如：蝕刻、剝離等)用於使模製化合物317達到一指定z高度。舉一項實施例而言，晶粒315、模製化合物317與翹曲控制結構313中二或更多者之諸頂面可彼此共面。舉另一實施例而言，晶粒315、模製化合物317與翹曲控制結構313中二或更多者之諸頂面可彼此不共面。舉例而言，模製化合物317可具有比翹曲控制結構313之一z高度及/或晶粒315之一z高度相等、更大、或更小之一z高度。
請繼續參照圖3I，可在塗敷模製化合物317之後移除暫時黏附層303及載體基材301，這導致複數個嵌埋式晶粒315具有已曝露接觸墊325。再者、以及如圖3I所示，可在半導體晶粒315(具有接觸墊325)、翹曲控制結構313、及模製化合物317之諸底面上沉積(例如，層壓等)一絕緣層381(例如：一介電層等)。可處理絕緣層381(例如，使用雷射鑽孔技巧、任何其他適合的技巧等)以在接觸墊325底下形成互連383(例如：通孔、接墊等)。
請再參照圖3I，在接觸墊325底下具有互連383(例如：通孔、接墊等)之絕緣層381之一底面上可形成一或多個重新分布層319。舉例而言，絕緣層381之一底面上形成三個重新分布層319。
舉一項實施例而言，(諸)重新分布層319包括一或多個互連319A及鈍化層319B。互連319A之材料可由一金屬材料所形成，例如：銅(Cu)；鈦(Ti)；鎳(Ni)；金(Au)；Ti、Ni、Au或Cu其中至少一者之一組合；或其他適合的金屬、合金、或金屬及/或合金之組合。一鈍化層可由任何適合的絕緣材料所形成，例如一氧化物、或聚合物(例如：聚亞醯胺)。舉一實施例而言，重新分布層319之一互連319A是在接觸墊106上形成(例如，直接在接觸墊上形成等)，方式是使用諸如濺鍍之一適合的技巧，然後進行蝕刻使互連319A形成。包括多個互連319A及鈍化層319B之諸重新分布層319其中一或多者可使用一系列沉積及圖型化形成，從而產生圖3I所示之結構。
請再參照圖3I，形成包含多個FOPLP 327之一板層級堆疊399。如圖3I所示，諸FOPLP 327各包括一或多個翹曲控制結構313。再者、以及如圖3I所示，根據一實施例，可在(諸)重新分布層319之一底面上形成傳導凸塊321(例如：焊球等)，然後沿著虛線將板層級堆疊399單一化以取得個別FOPLP 327。舉一項實施例而言，諸FOPLP 327中之至少一者與上文搭配圖2A所述之半導體封裝200類似或相同。舉一項實施例而言，板層級堆疊399 與上文搭配圖2B所述之板層級堆疊225類似或相同。
圖4繪示上文搭配圖3A至3I所述之諸單一化FOPLP 327之一。可進行附加操作以將FOPLP 327包括在一已封裝系統中。下文搭配以下一或多個圖式說明一例示性已封裝系統。
圖5A至5M繪示截面側視圖，其根據一實施例，展示包含翹曲控制結構之一FOPLP之一形成方法。圖5A至5M所示之方法為了簡便起見、以及避免混淆及/或扭曲本文中所述之一或多個發明概念，省略了所屬技術領域中已知之一或多個組件及/或結構。再者，圖5A至5M所示之方法可包括與上文搭配圖3A至3I所述操作類似或相同之一些操作。為求簡短，下文搭配圖5A至5M詳細說明這些類似/相同之操作，除非需要此類說明才能避免混淆本文中所述之發明概念。
圖5A至5M所示之方法係基於一半加性程序(SAP)。一SAP與減性及加性程序形成對比。
一減性程序始於一封裝基材之一或多個其他層件上、或一載體基材(例如：一黏附層、一絕緣層、任何其他適合的層件等)上由一金屬材料(例如：銅等)所形成之一金屬層。該金屬層可使用任何適合的沉積技巧(例如：鍍覆、ALD等)來沉積。其次，可在金屬層、其他(諸)層件、以及封裝/載體基材中形成穿孔。金屬層上塗敷一保護遮罩(例如：由一抗蝕刻材料形成之一遮罩等)，其包含金屬結構之一所欲圖型。金屬結構之圖型舉例而言，可包括互連 (例如：包含通孔、導線、跡線、接墊、凸塊、柱狀物等之一電路)。其次，金屬層之未受保護遮罩保護之任何部分係經由任何適合的移除技巧或移除技巧之組合來移除。保護遮罩可接著經由適合的技巧來移除。依此作法，減性程序需要將一些金屬材料從金屬層移除，以產生包含一或多個金屬結構(例如：一電路等)之一所欲金屬圖型。
與減性程序形成對比，一加性程序始於一封裝基材之、或位在一載體基材(例如：一黏附層、一絕緣層(其在本文中亦可稱為一介電層)、一阻劑層、任何其他適合的層件等)上之一或多個非金屬層。一加性程序之一項實例包括在一封裝或載體基材上塗敷一介電層(例如：一積層膜、一ABF等)。介電層上塗敷一保護材料(例如：一抗蝕刻材料等)，該保護材料包含一所欲圖型之諸區域，金屬結構將不在該等區域形成。其次，介電層之不受保護遮罩保護之任何部分中沉積金屬材料。隨後，保護遮罩係經由任何適合的移除技巧或移除技巧之組合來移除。依此作法，加性程序需要將金屬材料添加到介電層上以產生包含一或多個金屬結構(例如：一電路等)之一所欲金屬圖型。加性程序勝過減性程序之一個優點在於形成所欲金屬圖型所需要之金屬材料較少，這進而協助使浪費達到最小。
SAP正日益普及，因為其可在多層封裝基材中用於促進金屬材料之沉積以供形成通孔。下文搭配圖5A至5M說明一SAP之一項實例。
現在參考圖5A，提供一封裝基材501。封裝 基材501中可包含一或多個層件(例如：一金屬層、一介電層503等)、互連、及/或其他特徵或組件。舉例而言、以及如圖5A所示，封裝基材501包括形成於其中之一接墊593。
封裝基材501位在一載體基材591上，載體基材591可以是一圍包核心或分板基材。載體基材591可與上文搭配圖3A至3I所述之載體基材101類似或相同。舉一項實施例而言，黏附層597將載體基材591附接至封裝基材501。更具體而言、以及舉這項實施例而言，黏附層597將載體基材591附接至封裝基材501之絕緣層503。下文說明關於絕緣層503之附加細節。黏附層597可由所屬技術領域中已知之任何適合的黏附劑所形成。黏附層597可呈膜形式、液體形式、膏狀物形式、所屬技術領域中已知之任何其它適合的形式、或以上的任何組合。舉一項實施例而言，黏附層597與上文搭配圖3A至3I所述之黏附層303類似或相同。
封裝基材501可由所屬技術領域中已知之任何適合的材料所形成(例如：金屬、金屬合金、矽、環氧樹脂、有機材料、無機材料、以上的任何組合等)。封裝基材501可包含一半導體基材。半導體基材可以是使用一塊體矽或一矽絕緣體子結構所形成之一結晶基材。在其他實作態樣中，半導體基材可使用替用材料來形成，其可以或可不與矽組合，包括但不限於鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或三五族或四族材料之其他組合。雖然可如本文中所述而形成封裝基材501 及/或上有駐留封裝基材501之載體基材591的一些材料實例，可當作一基礎而可於其上建置被動及主動電子裝置(例如：電晶體、記憶體、電容器、電感器、電阻器、開關、積體電路、放大器、光電裝置、或任何其他電子裝置)之任何材料仍落入本文中所述實施例之精神及範疇內。
舉一項實施例而言，封裝基材501包含一有機基材。舉一項實施例而言，封裝基材501包含一環氧化物介電材料(例如：一味素堆積膜(ABF)、任何其他適合的環氧化物介電材料等)、液晶聚合物、苯環丁烯(BCB)、聚亞醯胺、預浸材(「預浸」到一環氧化物基質內之一編織纖維網路)、環氧化物、或以上的任何組合。舉一項實施例而言，封裝基材501包含無機填料，諸如矽土。舉一項實施例而言，封裝基材501係一多晶片封裝基材。舉一項實施例而言，封裝基材501係一系統級封裝(SiP)基材。舉另一實施例而言，封裝基材501係一中介層基材。
舉一項實施例而言，封裝基材501包括金屬層，該等金屬層包含用於積體電路(IC)之導線、接墊、及/或電子裝置。這些電子裝置之實例包括、但不限於電晶體、記憶體、電容器、電感器、電阻器、光電裝置、開關、以及藉由一絕緣層分開之任何其他主動及被動電子裝置，該絕緣層例如為一層間介電質、一溝槽絕緣層、或半導體製造及/或封裝領域中已知之任何其他絕緣層。舉一或多項實施例而言，封裝基材501包括被組配用以連接金屬層之互連，例如通孔。
請再參照圖5A，舉一些實施例而言，封裝基材501可包含多個層件，如下文搭配以下一或多個圖式所述。這些層件之實例包括、但不限於下列一或多者：(i)至少一個絕緣層；(ii)至少一個金屬層；以及(iii)所屬技術領域中已知之一或多個其他層件(例如：阻劑層、鈍化層、保護層等)。
封裝基材501可使用SAP技術來製造。舉一項實施例而言，用於封裝基材501之SAP程序流程包括沉積一絕緣層503。該絕緣層可包含任何適合的材料，舉例如一聚合物。用於絕緣層503之一適合的材料之一項實例係一環氧化物介電材料(例如：一ABF、任何其他適合的環氧化物介電材料等)。絕緣層503可使用所屬技術領域中具有通常知識者已知之一或多種適合的介電質沉積技巧來沉積。舉例而言，絕緣層503可經由所屬技術領域中已知之一或多種層壓技巧來沉積。舉一項實施例而言，用於封裝基材501之SAP程序流程包括使用所屬技術領域中已知之一或多種表面粗糙化技巧來處理絕緣層503。舉一項實施例而言，絕緣層503受層壓於封裝基材501中，使得封裝基材501中之一或多個層件及/或特徵(例如：(諸)金屬層、互連等)與絕緣層503上形成之後續層件及/或特徵電氣隔離。舉一項實施例而言，絕緣層503具有小於或等於100微米(μm或微米)之一厚度(例如：一z高度等)。舉一項實施例而言，絕緣層503具有大於或等於10μm之一厚度(例如：一z高度等)。
請再參照圖5A，SAP程序流程可包括在絕緣層503上沉積(例如，層壓等)一底料層599。底料層599可由任何適合的介電材料所形成。舉一項實施例而言，底料層599係使用所屬技術領域中已知之一適合的表面粗糙化技巧來處理。此技巧可包括對底料層599之一頂端表面(採用機械方式、化學方式或兩方式都採用)進行研磨以使封裝基材591與隨後所形成層件及特徵(例如：(諸)金屬層、介電層、黏附層、互連等)之黏附改善之一程序。舉一項實施例而言，底料層599具有小於或等於五(5)μm之一厚度(例如：一z高度等)。舉一項實施例而言，底料層599具有大於或等於二(2)μm之一厚度(例如：一z高度等)。
請再參照圖5A，SAP程序流程可包括一或多個金屬層在底料層599上之形成。舉一項實施例而言，絕緣層503之一頂端表面上沉積(例如，鍍覆等)一金屬箔505。金屬箔505可由銅、或用於使所屬技術領域中已知之箔體形成之任何其他適合的材料或材料組合所形成。金屬箔505可經由任何適合的沉積技巧來沉積，例如一化學鍍覆、濺鍍、化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、任何其他適合的沉積晶種層技巧、或以上的組合。
現請參照圖5B，可(例如，使用雷射鑽孔技巧、任何其他適合的技巧等)處理金屬箔505、底料層599、及絕緣層503以產生使接觸墊593之一頂面顯露之一開口589。再者、以及舉一項實施例而言，可進行一去污操作 以在開口589形成之後才移除其中之任何殘餘物。
請繼續參照圖5C，移除金屬箔505。可使用任何適合的移除技巧(例如：蝕刻、剝離等)。
在圖5D中，將金屬材料585沉積在底料層599上及開口589中。將金屬材料585沉積在開口589中產生一傳導通孔587。可使用任何適合的沉積技巧或沉積技巧組合(例如：無電鍍覆等)。
請繼續參照圖5E，在沉積金屬材料585之後，將一阻劑層583沉積在底料層599上及傳導通孔587中。舉一實施例而言，阻劑層583係由一光敏材料(例如：阻劑、光阻、光可成像介電質(PID)、所屬技術領域中已知之任何其它適合的光敏材料、所屬技術領域中已知之適合的光敏材料之任何組合等)所形成。用於形成阻劑層583之光敏材料可藉由蝕刻技巧或(諸)任何其他適合的移除技巧來處理。用於形成阻劑層583之光敏材料可呈膜形式、膏狀物形式、液體形式、任何其他適合的形式、或以上的任何組合。用於形成阻劑層583之光敏材料可包含一正色調光敏材料、一負色調光敏材料、或以上的組合。
現請參照圖5F，阻劑層583係使用一或多種微影技巧577來圖型化。舉例而言、以及如圖5F所示，(諸)微影技巧577可包含藉由施加光579(例如：紫外線(UV)等)通過一光罩581至阻劑層583來使阻劑層583之一或多個部分曝露。(諸)微影技巧577在阻劑層583中形成一或多個圖型。可使用所屬技術領域中已知之任何微影技巧或微 影技巧組合。
請繼續參照圖5G，上述已曝露阻劑層583可使用至少一種移除技巧來處理，其舉例而言，可包括將阻劑層583之已(未)曝露部分移除、剝離、蝕刻、或溶解掉以使包含開口575之一圖型顯露。舉一些實施例而言，當阻劑層583係由一正色調光敏材料所形成時，阻劑層583之已曝露部分是在其變為可溶於稱為一阻劑顯影劑之一溶劑之後才遭由該阻劑顯影劑移除，而阻劑層583之未曝露部分則因為其維持不溶於該阻劑顯影劑而未遭受移除。舉一些實施例而言，當阻劑層583係由一負色調光敏材料所形成時，阻劑層583之未曝露部分是在其變為可溶於一阻劑顯影劑之後才遭由該阻劑顯影劑移除，而阻劑層583之已曝露部分則因為其維持不溶於該阻劑顯影劑而未遭受移除。轉移之圖型可包括、但不限於用於一或多個翹曲控制結構573之一圖型。翹曲控制結構提供與上文搭配圖2A至3I所述翹曲結構類似或相同之功能及/或優點。
請再參照圖5H，翹曲控制結構573可在圖型化阻劑層583之開口575中形成。舉一或多項實施例而言，形成翹曲控制結構573可包括將一或多種金屬材料沉積到未遭由阻劑層575覆蓋之金屬材料585之表面上，以便(至少部分地)填充開口575。舉一項實施例而言，形成翹曲控制結構573包含進行一電解金屬鍍覆操作，以將一或多種金屬材料鍍覆到未遭由阻劑層575覆蓋之金屬材料585之表面上，以便(至少部分地)填充開口575。可控制用於填充 (至少部分地)開口575之金屬材料以達到一指定z高度及/或重量。如圖5H所示，各翹曲控制結構573相鄰於已(未)曝露阻劑層583之一或多個柱狀物。翹曲控制結構573之頂端表面可以或可不與已(未)曝露阻劑層583之頂端表面共面。用於形成翹曲控制結構573之一或多種金屬材料可經由任何適合的沉積技巧來沉積，例如一鍍覆技巧、任何適合的沉積金屬層技巧、適合的技巧之任何組合等。用於形成翹曲控制結構573之一或多種金屬材料可由銅、任何適合的金屬(例如：一傳導金屬等)、任何適合的金屬合金(例如：一傳導金屬等)、以及適合的金屬或金屬合金之任何組合所形成。
現請參照圖5I，可移除已(未)曝露阻劑層583之任何剩餘部分以使諸翹曲控制結構573隔離。另外，移除晶種層585不在翹曲控制結構573底下之任何部分。可使用任何適合的移除技巧或技巧組合(例如：蝕刻、剝離等)。
請繼續參照圖5J，半導體晶粒571係裝配在介於諸翹曲控制結構573之間的開口中之底料層599(其可包含作為其頂層之一黏附層)上。複數個晶粒571可使用諸如一拾取與置放機器之一適合的技巧轉移至底料層599。如所示，在圖5J中，諸半導體晶粒571各包括一鈍化層569及已曝露接觸墊567。舉一項實施例而言，晶粒571之頂面可以或可不與翹曲控制結構573之頂面共面。舉例而言，晶粒571可具有比翹曲控制結構573之一z高度相等、更大、或更小之一z高度。
現請參照圖5K，將半導體晶粒571及翹曲控制結構573包封在底料層599上之一模製化合物565中。如上述，包封不必將半導體晶粒571及/或翹曲控制結構573之所有側面都包封。再者，可控制或移除一定量之模製化合物565以達到一指定z高度。另外，可將平坦化或任何適合的移除技巧(例如：蝕刻、剝離等)用於使模製化合物565達到一指定z高度。舉一項實施例而言，晶粒571、模製化合物565與翹曲控制結構573中二或更多者之諸頂面可彼此共面。舉另一實施例而言，晶粒571、模製化合物565與翹曲控制結構573中二或更多者之諸頂面可彼此不共面。舉例而言，模製化合物565可具有比翹曲控制結構571之一z高度及/或晶粒571之一z高度相等、更大、或更小之一z高度。
請繼續參照圖5L，載體基材591係藉由移除黏附層597而與封裝基材501分開。載體基材591之分開可在塗敷模製化合物565之前、期間、或之後進行。舉一項實施例而言，載體基材591及黏附層597之移除使接觸墊593之一底面顯露。舉一項實施例而言，使接觸墊593之底面顯露允許在載體基材591分開後才附接一互連架構。互連架構之實例包括、但不限於焊料凸塊、打線、所屬技術領域中已知之任何其他適合的互連架構、或以上的任何組合。
再者、以及如圖5L所示，可(例如，使用雷射鑽孔技巧、任何其他適合的技巧等)處理封裝基材501及 底料層599以產生一或多個互連563(例如：傳導通孔、接墊等)，導致複數個嵌埋式晶粒571具有連至接觸墊567之互連563(例如：傳導通孔、接墊等)。
現請參照圖5M，在接觸墊567底下具有互連563之封裝基材501及底料層599之底面上方形成一或多個重新分布層561。舉例而言，具有互連563之封裝基材501及底料層599之底面上形成三個重新分布層561。
舉一項實施例而言，(諸)重新分布層561包括一或多個互連561A及鈍化層561B。互連561A之材料可由一金屬材料所形成，例如：銅(Cu)；鈦(Ti)；鎳(Ni)；金(Au)；Ti、Ni、Au或Cu其中至少一者之一組合；或其他適合的金屬、合金、或金屬及/或合金之組合。一鈍化層可以是任何適合的絕緣材料，例如一氧化物、或聚合物(例如聚亞醯胺)。舉一實施例而言，在耦合至接觸墊567之互連563上形成(諸)重新分布層561之一互連561A，方式是使用諸如濺射之一適合的技巧，然後進行蝕刻使互連561A形成。包括多個互連561A及鈍化層561B之諸重新分布層561其中一或多者可使用一系列沉積及圖型化形成，從而產生圖5M所示之結構。
請再參照圖5M，一FOPLP 555是在進行上文搭配圖5A至5M所述操作之後形成。FOPLP 555包括一或多個翹曲控制結構573。再者、以及如圖5M所示，在(諸)重新分布層561之一底面上形成傳導凸塊559(例如：焊球等)。舉一項實施例而言，FOPLP 555與上文搭配圖2A所 述之半導體封裝200類似或相同。
圖6A至6L繪示截面側視圖，其根據另一實施例，展示包含翹曲控制結構之一FOPLP之一形成方法。圖6A至6L所示之方法為了簡便起見、以及避免混淆及/或扭曲本文中所述之一或多個發明概念，省略了所屬技術領域中已知之一或多個組件及/或結構。再者，圖6A至6L所示之方法可包括與上文搭配圖3A至3I所述操作類似或相同之一些操作。為求簡短，下文並未搭配圖6A至6L詳細說明這些類似/相同之操作，除非需要此類說明才能避免混淆本文中所述之發明概念。
圖6A至6L中所示之方法係一SAP之一項實例。現在參考圖6A，提供一封裝基材601。封裝基材601與上文搭配圖5A至5M所述之封裝基材501類似或相同。舉例而言、以及如圖6A所示，封裝基材601包括形成於其中之一接墊693。
封裝基材601位在一載體基材691上，載體基材691與上文搭配圖5A至5M所述之載體基材591類似或相同。可使用一黏附層697將載體基材691附接至封裝基材601。黏附層697可與上文搭配圖2A至5M所述之一或多個黏附層類似或相同。舉一項實施例而言，用於封裝基材601之SAP程序流程包括沉積一絕緣層603。絕緣層603可包含任何適合的材料，舉例如一聚合物。用於絕緣層603之一適合的材料之一項實例係一環氧化物介電材料(例如：一ABF、任何其他適合的環氧化物介電材料等)。絕緣層603 可與上文搭配圖5A至5M所述之絕緣層503類似或相同。
請再參照圖6A，SAP程序流程可包括使用所屬技術領域中已知之一適合的表面粗糙化技巧來處理絕緣層603。此技巧可包括研磨絕緣層503之一頂端表面(採用機械方式、化學方式或兩方式都採用)以改善絕緣層603與隨後所形成層件及特徵(例如：(諸)金屬層、介電層、黏附層、互連等)之黏附。
現請參照圖6B，SAP程序流程可包括(例如，使用雷射鑽孔技巧、任何其他適合的技巧等)處理絕緣層603以在接觸墊693之一頂面上方形成一開口689。舉一項實施例而言，可進行去污操作以在開口689形成之後才移除其中之任何殘餘物。
請繼續參照圖6C，將一金屬材料685沉積在絕緣層603上及開口689中。將金屬材料685沉積在開口689中產生一傳導通孔687。可使用任何適合的沉積技巧或沉積技巧組合(例如：無電鍍覆等)。
請繼續參照圖6D，將一阻劑層683沉積在金屬材料685上及傳導通孔587中。舉一項實施例而言，阻劑層683與上文搭配圖5A至5M所述之阻劑層583類似或相同。
現請參照圖6E，阻劑層683係使用一或多種微影技巧677來圖型化。舉例而言、以及如圖6E所示，(諸)微影技巧677可包含使用光679(例如：紫外線(UV)等)通過一光罩681以使阻劑層683之一或多個部分曝露。可使用 所屬技術領域中已知之任何微影技巧或微影技巧組合。
現請參照圖6F，上述已曝露阻劑層683可使用一移除技巧來處理，其舉例而言，可包括將阻劑層683之已(未)曝露部分移除、剝離、蝕刻、或溶解掉以使包含開口675之一圖型顯露。轉移之圖型可包括、但不限於用於一或多個翹曲控制結構673之一圖型。翹曲控制結構673提供與上文搭配圖2A至5M所述翹曲結構類似或相同之功能及/或優點。
現請參照圖6G，翹曲控制結構673可在圖型化阻劑層683之開口675中形成。舉一或多項實施例而言，形成翹曲控制結構673可包括將一或多種金屬材料沉積到未遭由阻劑層675覆蓋之金屬材料685之表面上。依此作法，開口675係至少部分地填充有(諸)金屬材料。舉一項實施例而言，形成翹曲控制結構673係根據上文至少搭配圖5A至5M所述翹曲控制結構573之形成來進行。
現請參照圖6H，可移除已(未)曝露阻劑層683之任何剩餘部分以使諸翹曲控制結構673隔離。另外，移除晶種層685不在翹曲控制結構573底下之任何部分。可使用任何適合的移除技巧或技巧組合(例如：蝕刻等)。
請繼續參照圖6I，半導體晶粒671係裝配在介於諸翹曲控制結構673之間的開口中之絕緣層603(其可包含作為其頂層之一黏附層)上。複數個晶粒671可使用諸如一拾取與置放機器之一適合的技巧來轉移。如所示，在圖6I中，諸半導體晶粒671各包括一鈍化層669及已曝露接 觸墊667。舉一項實施例而言，晶粒671之頂面可以或可不與翹曲控制結構673之頂面共面。舉例而言，晶粒671可具有比翹曲控制結構673之一z高度相等、更大、或更小之一z高度。
現請參照圖6J，將半導體晶粒671及翹曲控制結構673包封在絕緣層603上之一模製化合物665中。如上述，包封不必將半導體晶粒671及/或翹曲控制結構673之所有側面都包封。再者，可控制或移除一定量之模製化合物665以達到一指定z高度，如上文搭配圖5A至5M所述。
請繼續參照圖6K，可在塗敷模製化合物665之前、期間或之後，移除用於將載體基材691附接至封裝基材601之載體基材691及黏附層697。再者、以及如圖6K所示，可(例如，使用雷射鑽孔技巧、任何其他適合的技巧等)處理封裝基材601及絕緣層603以產生一或多個互連663(例如：傳導通孔、接墊等)。依此作法，形成複數個嵌埋式晶粒671，其具有連至接觸墊567之互連663(例如：傳導通孔、接墊等)。
現請參照圖6L，在接觸墊667底下具有互連663之封裝基材601及絕緣層603之底面上方形成一或多個重新分布層661。舉例而言，具有互連663之封裝基材601及絕緣層603之底面上形成三個重新分布層661。
舉一項實施例而言，(諸)重新分布層661包括一或多個互連661A及鈍化層661B。(諸)重新分布層661可與上文搭配圖5A至5M所述之(諸)重新分布層561類似 或相同。
請再參照圖6L，一FOPLP 655是在進行上文搭配圖6A至6L所述操作之後形成。FOPLP 655包括一或多個翹曲控制結構673。再者、以及如圖6L所示，在(諸)重新分布層661之一底面上形成傳導凸塊659(例如：焊球等)。舉一項實施例而言，FOPLP 655與上文搭配圖2A所述之半導體封裝200類似或相同。
圖7A至7M繪示截面側視圖，其根據又另一實施例，展示包含翹曲控制結構之一FOPLP之一形成方法。圖7A至7M所示之方法為了簡便起見、以及避免混淆及/或扭曲本文中所述之一或多個發明概念，省略了所屬技術領域中已知之一或多個組件及/或結構。再者，圖7A至7M所示之方法可包括與上文搭配圖3A至6L所述操作類似或相同之一些操作。為求簡短，下文搭配圖7A至7M詳細說明這些類似/相同之操作，除非需要此類說明才能避免混淆本文中所述之發明概念。
圖7A至7M中所示之方法係一SAP之一項實例。現請參照圖7A，提供一載體基材701，其與上文搭配圖5A至5M所述之載體基材591類似或相同。舉一項實施例而言，SAP程序流程包括在載體基材701上沉積黏附層703。再者，在黏附層703上沉積(例如，層壓等)絕緣層705。絕緣層705可包含任何適合的材料，舉例如一聚合物。用於絕緣層705之一適合的材料之一項實例係一環氧化物介電材料(例如：一ABF、任何其他適合的環氧化物介 電材料等)。絕緣層703可與上文搭配圖5A至5M所述之絕緣層503類似或相同。舉一項實施例而言，絕緣層705可由一或多種光可成像介電質(PID)材料所形成。
現請參照圖7B，SAP程序流程可包括(例如，使用雷射鑽孔技巧、微影技巧、任何其他適合的技巧等)處理絕緣層705以產生使黏附層703之部分顯露之開口707。再者、可進行一去污操作以在形成該等開口707之後移除在該開口707中之任何殘餘物。
請繼續參照圖7C，SAP程序流程可包括藉由在黏附層703上及開口707中沉積一金屬材料711來形成一第一重新分布層709。將金屬材料711沉積在開口707中產生互連713(例如：傳導通孔、接墊等)。可使用任何適合的沉積技巧或沉積技巧組合(例如：無電鍍覆等)。
請繼續參照圖7D，一第二重新分布層715係由另一絕緣層所形成。第二重新分布層715可包含絕緣層之開口中所形成之互連。第二重新分布層715中之絕緣層、互連、及開口與上文搭配圖7A至7C所述之絕緣層、互連、及開口類似或相同。
現請參照圖7E，一第三重新分布層717係由又另一絕緣層所形成。第三重新分布層717可包含絕緣層之開口中所形成之互連。第三重新分布層717中之絕緣層、互連、及開口與上文搭配圖7A至7D所述之絕緣層、互連、及開口類似或相同。
現請參照圖7F，第三重新分布層717上沉積 一晶種層719。晶種層719可使用任何適合的技巧(例如：無電鍍覆等)來沉積。舉一項實施例而言，晶種層719具有大約等於或大於0.4μm之一厚度(例如：一z高度等)。舉一項實施例而言，晶種層719具有大約等於或小於0.8μm之一厚度(例如：一z高度等)。
請繼續參照圖7G，晶種層719上沉積一阻劑層721。舉一項實施例而言，阻劑層721與上文搭配圖5A至5M所述之阻劑層583類似或相同。
現請參照圖7H，阻劑層721係使用一或多種微影技巧(圖7A至7M中未展示)來圖型化。舉例而言，該(等)微影技巧可包含使用光(例如：紫外線(UV)等)通過一光罩以使阻劑層721之一或多個部分曝露。可使用所屬技術領域中已知之任何微影技巧或微影技巧組合(舉例如上文搭配一或多個前述圖式所述)。舉一項實施例而言，阻劑層721具有大約等於或大於15μm之一厚度(例如：一z高度等)。舉一項實施例而言，阻劑層721具有大約等於或小於300μm之一厚度(例如：一z高度等)。
請再參照圖7H，上述已曝露阻劑層721可使用一移除技巧來處理，其舉例而言，可包括將阻劑層721之已(未)曝露部分移除、剝離、蝕刻、或溶解掉以使包含開口723之一圖型顯露。轉移之圖型可包括、但不限於用於一或多個翹曲控制結構之一圖型。翹曲控制結構提供與上文至少搭配圖2A至6L所述翹曲結構類似或相同之功能及/或優點。
現請參照圖7I，翹曲控制結構725可在圖型化阻劑層721之開口723中形成。舉一或多項實施例而言，形成翹曲控制結構725可包括將一或多種金屬材料沉積到未遭由阻劑層721覆蓋之晶種層719之表面上，以便(至少部分地)填充開口723。舉一項實施例而言，形成翹曲控制結構725係根據上文搭配圖5A至5M所述翹曲控制結構573之形成來進行。
請再參照圖7I，可移除已(未)曝露阻劑層721之任何剩餘部分以使諸翹曲控制結構725隔離。在圖7J中，移除晶種層719不在一翹曲控制結構725底下之任何部分以使第三重新分布層717之頂端部分顯露。可使用任何適合的移除技巧或技巧組合(例如：蝕刻等)。
請繼續參照圖7K，半導體晶粒727係裝配在介於諸翹曲控制結構725之間的開口中之第三重新分布層717之頂端部分上。複數個晶粒727可使用諸如一拾取與置放機器之一適合的技巧來轉移。諸半導體晶粒727各包括一鈍化層(圖未示)及已曝露接觸墊(圖未示)。舉一項實施例而言，晶粒727之頂面可以或可不與翹曲控制結構725之頂面共面。舉例而言，晶粒727可具有比翹曲控制結構725之一z高度相等、更大、或更小之一z高度。
現請參照圖7L，將半導體晶粒727及翹曲控制結構725包封在第三重新分布層717上之一模製化合物729中。如上述，包封不必將半導體晶粒727及/或翹曲控制結構725之所有側面都包封。再者，可控制或移除一定 量之模製化合物729以達到一指定厚度(例如：一z高度等)，如上文搭配圖5A至5M所述。
請繼續參照圖7M，可在塗敷模製化合物729之後，移除載體基材701及黏附層703。一FOPLP 755是在進行上文搭配圖7A至7M所述操作之後形成。FOPLP 755包括一或多個翹曲控制結構725。再者，圖7M中未展示之傳導凸塊(例如：焊球等)可在重新分布層709之一底面上形成。舉一項實施例而言，FOPLP 755與上文搭配圖2A所述之半導體封裝200類似或相同。
現請參照圖8，根據一實施例，展示一已封裝系統800的一截面圖。舉一實施例而言，已封裝系統800可包括一FOPLP 803(例如：上文至少搭配圖1至3I所述之諸FOPLP之一等)。FOPLP 803可利用焊料凸塊805、及/或利用任何適合的互連架構，諸如打線或類似者，予以電氣耦合至板材，諸如一印刷電路板(PCB)801。
可將基於上述一或多項實施例形成之一或多個特徵整合到下列一或多者：(i)FOPLP 803；以及(ii)板材801。實施例包括形成到FOPLP 803及/或板材801內之任何數量之一或多個特徵。
圖9根據一實施例繪示電腦系統900的一示意圖。電腦系統900(亦稱為一電子系統900)可包括根據如本揭露中所提之任何實施例及其均等論述內有形成翹曲控制結構之一FOPLP。電腦系統900可以是一行動裝置、一迷你筆記型電腦、一無線智慧型手機、一桌上型電腦、一 手持式讀取器、一伺服器系統、一超級電腦、或一高效能運算系統。
系統900可以是包括一系統匯流排920之一電腦系統，系統匯流排920電氣耦合電子系統900之各種組件。系統匯流排920根據各項實施例，係一單一匯流排或任何匯流排組合。電子系統900包括供電給積體電路910之一電壓源930。舉一項實施例而言，電壓源930透過系統匯流排920供應電流至積體電路910。
積體電路910根據一實施例，係電氣耦合至系統匯流排920，並且包括任何電路、或電路組合。舉一實施例而言，積體電路910包括一處理器912。處理器912於本文中使用時，可意味著任何類型之電路，諸如、但不限於一微處理器、一微控制器、一圖形處理器、一數位信號處理器、或另一處理器。舉一實施例而言，處理器912包括根據任何實施例及其均等論述包含翹曲控制結構之一FOPLP或與之耦合，如前述說明書中所述。舉一實施例而言，SRAM實施例係建於該處理器之記憶體快取中。積體電路910中可包括之其他電路類型係一自訂電路或一特定應用積體電路(ASIC)，例如用在諸如蜂巢式電話、智慧型手機、呼叫器、可攜式電腦、雙向無線電、以及類似電子系統等無線裝置中使用的一通訊電路914、或用於伺服器之一通訊電路。舉一實施例而言，積體電路910包括晶粒上記憶體919，諸如靜態隨機存取記憶體(SRAM)。舉一實施例而言，積體電路910包括嵌埋式晶粒上記憶體919，諸 如嵌埋式動態隨機存取記憶體(eDRAM)。舉一項實施例而言，晶粒上記憶體919可根據任何實施例及其均等論述用一程序來封裝，如前述說明書中所述。
舉一實施例而言，積體電路910係補充有一後續積體電路911。有用的實施例包括一雙處理器913與一雙通訊電路915及諸如SRAM之雙晶粒上記憶體917。舉一實施例而言，雙積體電路910包括諸如eDRAM之嵌埋式晶粒上記憶體917。
舉一實施例而言，電子系統900亦包括一外部記憶體940，其進而可包括一或多個適用於特定應用的記憶體元件，例如形式為RAM之一主記憶體942、一或多個硬碟機944、及/或一或多個處理諸如碟片、光碟(CD)、數位可變碟片(DVD)、快閃記憶體驅動機、及所屬技術領域中已知之其他卸除式媒體等卸除式媒體949的驅動機。外部記憶體940根據一實施例，也可以是嵌埋式記憶體948，例如一晶粒堆疊中之第一晶粒。
舉一實施例而言，電子系統900亦包括一顯示裝置950及一音訊輸出990。舉一實施例而言，電子系統900包括諸如一控制器970之一輸入裝置，其可以是一鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或將資訊輸入到電子系統900之任何其他輸入裝置。舉一實施例而言，一輸入裝置970係一相機。舉一實施例而言，一輸入裝置970係一數位錄音機。舉一實施例而言，一輸入裝置970係一相機與一數位錄音機。
根據本文中所提之任何所揭示實施例及其所屬技術領域認知之均等論述，積體電路910或911中之至少一者可予以在若干不同實施例中實施，包括如本文中所述包含翹曲控制結構之一FOPLP、一電子系統、一電腦系統、製作一積體電路之一或多種方法、以及將包含翹曲控制結構之一FOPLP包括之一電子總成之一或多種製作方法。該等元件、材料、幾何形狀、尺寸、以及操作序列全都可改變以符合特定I/O耦合要求，包括嵌埋於一處理器裝配基材中之一微電子晶粒用之陣列接點數、陣列接點組態，該處理器裝配基材包含、附接至、或耦合至一FOPLP，該FOPLP根據如本文中所提任何所揭示實施例及其所屬技術領域認知之均等論述包含翹曲控制結構。如圖9之虛線所表示，可包括一基礎基材。亦如圖9所示，還可包括被動裝置。
本說明書各處對「一項實施例」、「一項實施例」、「另一實施例」及其變例之參照意味著至少一項實施例中包括搭配該實施例所述之一特定特徵、結構、組態、或特性。因此，本說明書各處之「舉一項實施例而言」、「舉一實施例而言」、「舉另一實施例而言」、「在一項實施例中」、「在一實施例中」、「在另一實施例中」、或其變例不必然意指為相同的實施例。再者，該等特定特徵、結構、組態、或特性可在一或多項實施例中以任何適合的方式來組合。
「上方」、「至」、「間」、「到...上」及 「上」等詞於前述說明書中使用時，意指為一個層件相對其他層件的一相對定位。位在另一層件「上方」或「上」或接合「至」另一層件或與之「接觸」的一個層件可與該另一層件直接接觸或可具有一或多個中介層。介於諸層件「間」的一個層件可與此等層件直接接觸或可具有一或多個中介層。
上文搭配作為形成半導體封裝(例如：FOPLP等)之一程序之部分所包括之本文中所述之一或多項實施例所提供之說明亦可用於其他類型之IC封裝及混合型邏輯-記憶體封裝堆疊。另外，該等處理序列可與兩晶圓級封裝(WLP)相容，以及與表面黏著基材整合，例如LGA、QFN、以及陶瓷基材。
在前述說明書、摘要、及/或圖式中，提出諸如特定材料及處理操作等許多特定細節，以便可透徹理解本文中所述之實施例。然而，將會證實的是，不用這些特定細節也可實踐本文中所述實施例中任何一者。在其他例子中，諸如半導電晶粒之積體電路系統等眾所周知的特徵並未詳細說明，以免非必要地混淆本文中所述之實施例。再者，要瞭解的是，圖式中所示及搭配此等圖式所述之各項實施例為說明性表示型態，而且不必然按照比例繪示。因此，可施作各種修改及/或變更，但不會脫離搭配前述說明書、摘要、及/或圖式所述實施例之更廣義精神與範疇。「A或B」、「A及/或B」、「A及B中一或多者」、以及「A或B中之至少一者」等詞於本文中使用時，意味著 (A)、(B)、或(A及B)。
導線之實例包括、但不限於微帶導線及帶線導線。微帶導線之實例包括、但不限於規律性微帶導線、邊緣耦合微帶導線、及嵌埋式微帶導線。帶線導線之實例包括、但不限於對稱或規律性帶線導電、不對稱帶線導線、邊緣耦合帶線導線、及寬邊耦合帶線。金屬材料於本文中使用時，可由任何適合的導電及/或磁感應材料所形成。
本文中所述之實施例包括一種扇出型板層級封裝(FOPLP)，該FOPLP包含：一或多個重新分布層；位在該一或多個重新分布層上之一半導體晶粒；在該半導體晶粒旁邊相鄰而置之一或多個翹曲控制結構；以及將該一或多個重新分布層上之該半導體晶粒及該一或多個翹曲結構包封之一模製化合物。
本文中所述之附加實施例包括一種FOPLP，其中該一或多個翹曲控制結構中之至少一者係由金屬所形成。
本文中所述之附加實施例包括一種FOPLP，其中該金屬包含銅。
本文中所述之附加實施例包括一種FOPLP，其更包含介於該一或多個重新分布層與該半導體晶粒之間的一絕緣層。
本文中所述之附加實施例包括一種FOPLP，其中該絕緣層包含一介電材料。
本文中所述之附加實施例包括一種 FOPLP，其中該一或多個重新分布層之一互連係接合至該半導體晶粒之一接觸墊。
本文中所述之實施例包括一種形成一扇出型板層級封裝(FOPLP)之方法，其包含：在一黏附層上形成一翹曲控制結構，其中該黏附層位在一載體基材上；在該黏附層上轉移一半導體晶粒，該半導體晶粒位於該翹曲控制結構相鄰處；在該黏附層上之一模製化合物中將該半導體晶粒及該翹曲控制結構包封；移除該黏附層及該載體基材；在該半導體晶粒、該翹曲結構、及該模製化合物之底面上沉積一絕緣層；以及在該絕緣層上形成一或多個重新分布層。
本文中所述之附加實施例包括一種方法，其中形成一翹曲控制結構包含：在該黏附層上沉積一晶種層；在該晶種層上沉積一阻劑層；將該阻劑層圖型化以形成一開口；在該開口中鍍覆一或多個金屬層；以及回應於該鍍覆，移除該晶種層上該阻劑層之剩餘部分。
本文中所述之附加實施例包括一種方法，其更包含回應於移除該阻劑層之該剩餘部分而移除該晶種層。
本文中所述之附加實施例包括一種方法，其更包含平坦化該模製化合物之一頂面。
本文中所述之附加實施例包括一種方法，其中該絕緣層係由一介電材料所形成。
本文中所述之附加實施例包括一種方法，其 更包含穿過該絕緣層在該半導體晶粒之接觸墊上形成一或多個通孔。
本文中所述之附加實施例包括一種方法，其中穿過該絕緣層在該半導體晶粒之接觸墊底下形成一或多個通孔包含使用一雷射鑽孔技巧形成該一或多個通孔。
本文中所述之實施例包括一種系統，其包含：一印刷電路板(PCB)、位在該PCB上之一扇出型板層級封裝(FOPLP)、該FOPLP包含：一或多個重新分布層；位在該一或多個重新分布層上之一半導體晶粒；在該半導體晶粒旁邊相鄰而置之一或多個翹曲控制結構；以及在該重新分布層上包封該半導體晶粒及該一或多個翹曲控制結構之一模製化合物。
本文中所述之附加實施例包括一種系統，其中傳導凸塊將該FOPLP耦合至該PCB。
本文中所述之附加實施例包括一種系統，其中該一或多個翹曲控制結構中之至少一者係由金屬所形成。
本文中所述之附加實施例包括一種系統，其中該金屬包含銅。
本文中所述之附加實施例包括一種系統，其更包含介於該一或多個重新分布層與該半導體晶粒之間的一絕緣層。
本文中所述之附加實施例包括一種系統，其中該絕緣層包含一介電材料。
本文中所述之附加實施例包括一種系統，其中該一或多個重新分布層之一互連係接合至該半導體晶粒之一接觸墊。
本文中所述之實施例包括一種扇出型板層級封裝(FOPLP)，其包含：一或多個重新分布層；位在該一或多個重新分布層上之一底料層；位在該底料層上之一半導體晶粒；在該半導體晶粒旁邊相鄰而置之一或多個翹曲控制結構；以及將該底料層上之該半導體晶粒及該一或多個翹曲結構包封之一模製化合物。
本文中所述之附加實施例包括一種FOPLP，其中該一或多個翹曲控制結構中之至少一者係由金屬所形成。
本文中所述之附加實施例包括一種FOPLP，其中該金屬包含銅。
本文中所述之附加實施例包括一種FOPLP，其更包含介於該一或多個重新分布層與該底料層之間的一絕緣層。
本文中所述之附加實施例包括一種FOPLP，其中該底料層及該絕緣層中一或多者包含一或多種介電材料。
本文中所述之附加實施例包括一種FOPLP，其中該一或多個重新分布層之一互連係接合至該半導體晶粒之一接觸墊。
本文中所述之實施例包括一種形成一扇出 型板層級封裝(FOPLP)之方法，其包含：在一底料層上形成一翹曲控制結構，其中該底料層位在一絕緣層上，並且其中該絕緣層位在一載體基材上；在該底料層上轉移一半導體晶粒，該半導體晶粒位於該翹曲控制結構相鄰處；將該半導體晶粒及該翹曲控制結構包封在該底料層上之一模製化合物中；移除該載體基材；穿過該絕緣層及該底料層至該半導體晶粒之底面形成一或多個互連；以及在該一或多個互連、該絕緣層、及該底料層上形成一重新分布層。
本文中所述之附加實施例包括一種方法，其中形成一翹曲控制結構包含：在該底料層上沉積一晶種層；在該晶種層上沉積一阻劑層；將該阻劑層圖型化以形成一開口；在該開口中鍍覆一或多個金屬層；以及回應於該鍍覆，移除該晶種層上該阻劑層之剩餘部分。
本文中所述之附加實施例包括一種方法，其更包含回應於移除該阻劑層之該剩餘部分而移除該晶種層。
本文中所述之附加實施例包括一種方法，其更包含平坦化該模製化合物之一頂面。
本文中所述之附加實施例包括一種方法，其中該底料層及該絕緣層中一或多者包含一或多種介電材料。
本文中所述之實施例包括一種已封裝系統，其包含：一印刷電路板(PCB)及耦合至該PCB之一扇出型板層級封裝(FOPLP)，該FOPLP包含：一或多個重新 分布層；位在該一或多個重新分布層上之一底料層；位在該底料層上之一半導體晶粒；在該半導體晶粒旁邊相鄰而置之一或多個翹曲控制結構；以及將該底料層上之該半導體晶粒及該一或多個翹曲結構包封之一模製化合物。
本文中所述之附加實施例包括一種系統，其中傳導凸塊將該FOPLP耦合至該PCB。
本文中所述之附加實施例包括一種已封裝系統，其中該一或多個翹曲控制結構中之至少一者係由金屬所形成。
本文中所述之附加實施例包括一種已封裝系統，其中該金屬包含銅。
本文中所述之附加實施例包括一種已封裝系統，其更包含介於該一或多個重新分布層與該底料層之間的一絕緣層。
本文中所述之附加實施例包括一種已封裝系統，其中該絕緣層包含一介電材料。
本文中所述之附加實施例包括一種已封裝系統，其中該一或多個重新分布層之一互連係接合至該半導體晶粒之一接觸墊。
313‧‧‧翹曲控制結構
315‧‧‧半導體晶粒
317‧‧‧模製化合物
319‧‧‧重新分布層
319A‧‧‧互連
319B‧‧‧鈍化層
321‧‧‧傳導凸塊
327‧‧‧FOPLP
381‧‧‧絕緣層

Claims (25)

  1. 一種扇出型板層級封裝(FOPLP)，其包含：一或多個重新分布層；位在該一或多個重新分布層上之一第一半導體晶粒及一第二半導體晶粒；在該第一半導體晶粒及該第二半導體晶粒之間相鄰而置之一或多個翹曲控制結構；以及將該一或多個重新分布層上之該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構包封之一模製化合物，該模製化合物橫向地相鄰於該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構，並且在該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構上。
  2. 如請求項1之FOPLP，其中該一或多個翹曲控制結構中之至少一者係由金屬所形成。
  3. 如請求項2之FOPLP，其中該金屬包含銅。
  4. 如請求項1、2或3之FOPLP，其更包含介於該一或多個重新分布層與該第一及第二半導體晶粒之間的一絕緣層。
  5. 如請求項4之FOPLP，其中該絕緣層包含一介電材料。
  6. 如請求項1、2或3之FOPLP，其中該一或多個重新分布層之一互連係接合至該第一半導體晶粒及該 第二半導體晶粒之接觸墊。
  7. 一種形成一扇出型板層級封裝(FOPLP)之方法，其包含：在一黏附層上形成一或多個翹曲控制結構，其中該黏附層位在一載體基材上；轉移一第一半導體晶粒及一第二半導體晶粒於該黏附層上，該一或多個翹曲控制結構相鄰地置於該第一半導體晶粒及該第二半導體晶粒之間；將該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構包封在該黏附層上之一模製化合物中，該模製化合物橫向地相鄰於該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構，並且在該第一半導體晶粒及該第二半導體晶粒以及該翹曲控制結構上；移除該黏附層及該載體基材；在該第一半導體晶粒、該第二半導體晶粒、該一或多個翹曲控制結構、及該模製化合物之底面上沉積一絕緣層；以及在該絕緣層上形成一重新分布層。
  8. 如請求項7之方法，其中形成該一或多個翹曲控制結構包含：在該黏附層上沉積一晶種層；在該晶種層上沉積一阻劑層；將該阻劑層圖型化以形成一或多個開口； 在該一或多個開口中鍍覆一或多個金屬層；以及回應於該鍍覆，移除該晶種層上之該阻劑層之剩餘部分。
  9. 如請求項8之方法，其更包含回應於移除該阻劑層之該剩餘部分而移除該晶種層。
  10. 如請求項7、8或9之方法，其更包含平坦化該模製化合物之一頂面。
  11. 如請求項7、8或9之方法，其中該絕緣層係由一介電材料所形成。
  12. 如請求項7、8或9之方法，其更包含穿過該絕緣層在該第一半導體晶粒及該第二半導體晶粒之接觸墊底下形成一或多個通孔。
  13. 如請求項12之方法，其中穿過該絕緣層在該第一半導體晶粒及該第二半導體晶粒之接觸墊底下形成一或多個通孔包含使用一雷射鑽孔技術形成該一或多個通孔。
  14. 一種電子系統，其包含：一印刷電路板(PCB)，位在該PCB上之一扇出型板層級封裝(FOPLP)，該FOPLP包含：一或多個重新分布層；位在該一或多個重新分布層上之一第一半導體晶粒及一第二半導體晶粒；在該第一半導體晶粒及該第二半導體晶粒之間 相鄰而置之一或多個翹曲控制結構；以及將於該一或多個重新分布層上之該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構包封之一模製化合物，該模製化合物橫向地相鄰於該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構，並且在該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構上。
  15. 如請求項14之電子系統，其中傳導凸塊將該FOPLP耦合至該PCB。
  16. 如請求項14或15之電子系統，其中該一或多個翹曲控制結構中之至少一者係由金屬所形成。
  17. 如請求項16之電子系統，其中該金屬包含銅。
  18. 如請求項14或15之電子系統，其更包含介於該一或多個重新分布層與該第一及第二半導體晶粒之間的一絕緣層。
  19. 如請求項18之電子系統，其中該絕緣層包含一介電材料。
  20. 如請求項14或15之電子系統，其中該一或多個重新分布層之一互連係接合至該第一半導體晶粒及該第二半導體晶粒之接觸墊。
  21. 一種扇出型板層級封裝(FOPLP)，其包含：一或多個重新分布層； 位在該一或多個重新分布層上之一底料層；位在該底料層上之一第一半導體晶粒及一第二半導體晶粒；在該第一半導體晶粒及該第二半導體晶粒之間相鄰而置之一或多個翹曲控制結構；以及將於該底料層上之該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構包封之一模製化合物，該模製化合物橫向地相鄰於該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構，並且在該第一半導體晶粒及該第二半導體晶粒以及該一或多個翹曲控制結構上。
  22. 如請求項21之FOPLP，其中該一或多個重新分布層之一互連係接合至該第一半導體晶粒及該第二半導體晶粒之接觸墊。
  23. 如請求項21或22之FOPLP，其中該一或多個翹曲控制結構中之至少一者係由金屬所形成。
  24. 如請求項21或22之FOPLP，其更包含介於該一或多個重新分布層與該底料層之間的一絕緣層。
  25. 如請求項24之FOPLP，其中該底料層及該絕緣層中一或多者包含一或多種介電材料。
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