CN113571435A - 芯片封装结构的形成方法 - Google Patents

芯片封装结构的形成方法 Download PDF

Info

Publication number
CN113571435A
CN113571435A CN202110751186.4A CN202110751186A CN113571435A CN 113571435 A CN113571435 A CN 113571435A CN 202110751186 A CN202110751186 A CN 202110751186A CN 113571435 A CN113571435 A CN 113571435A
Authority
CN
China
Prior art keywords
layer
conductive
forming
die
molded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110751186.4A
Other languages
English (en)
Other versions
CN113571435B (zh
Inventor
谭富耀
王鑫璐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SIPLP Microelectronics Chongqing Ltd filed Critical SIPLP Microelectronics Chongqing Ltd
Priority to CN202110751186.4A priority Critical patent/CN113571435B/zh
Publication of CN113571435A publication Critical patent/CN113571435A/zh
Application granted granted Critical
Publication of CN113571435B publication Critical patent/CN113571435B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供了一种芯片封装结构的形成方法，包括：第一再布线层形成完后，在包覆第一再布线层的第一介电层上设置第一支撑板，第一支撑板的承载面与电镀第一再布线层用第一电镀用夹点之间具有填充层。填充层可以避免高度断差，使压合过程中，芯片各处受力均匀，防止介电层断裂、感光膜贴合不牢或破裂，不会影响反面布线层制作时的对位精准度，进而提高产品良率。

Description

芯片封装结构的形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种芯片封装结构的形成方法。
背景技术
近年来，随着电路集成技术的不断发展，电子产品越来越向小型化、智能化、高集成度、高性能以及高可靠性方向发展。
双面布线工艺，通过在芯片正反两面进行电路布线，相对于仅在芯片正面进行布线的单面布线工艺，可提高产品集成度。然而，实际双面布线工艺中，发现封装产品的良率较低。
发明内容
本发明的发明目的是提供一种芯片封装结构的形成方法，以提高产品良率。
为实现上述目的，本发明提供一芯片封装结构的形成方法，包括：
提供载板与承载于所述载板的多组待塑封件，每组所述待塑封件包括至少一个裸片，所述裸片包括相对的第一表面与第二表面，所述第一表面朝向所述载板；在所述载板上形成第一塑封层，以包覆所述多组待塑封件，所述第一塑封层包括相对的正面与背面，所述正面与所述裸片的第一表面朝向相同，所述背面与所述裸片的第二表面朝向相同；
自所述第一塑封层的背面减薄所述第一塑封层，直至露出每个所述裸片的所述第二表面；在所述第一塑封层的背面上形成第一电镀用夹点，通过所述第一电镀用夹点在各个所述裸片的第二表面与所述第一塑封层的背面上形成第一再布线层；形成包覆所述第一再布线层的第一介电层；
去除所述载板，暴露所述第一塑封层的正面与每个所述裸片的所述第一表面；在所述第一介电层上设置第一支撑板，所述第一支撑板的承载面与所述第一电镀用夹点之间具有填充层；在所述第一塑封层的正面上形成第二电镀用夹点，通过所述第二电镀用夹点在各个所述裸片的第一表面与所述第一塑封层的正面上形成第二再布线层；形成包覆所述第二再布线层的第二介电层；
去除所述第一支撑板；切割形成多个芯片封装结构，每个所述芯片封装结构包括一组所述待塑封件。
可选地，所述第一支撑板的承载面上具有第一粘性层，所述第一粘性层包括第一凸起部与第一凹陷部，所述第一凸起部用于贴附所述第一电镀用夹点，所述第一凹陷部用于贴附所述第一介电层；所述第一粘性层为所述填充层。
可选地，所述第一粘性层的材料为热分离胶或UV分离胶。
可选地，所述第一支撑板的承载面上具有受力缓冲层，所述受力缓冲层上具有第二粘性层；
将所述第一介电层压在所述第二粘性层上，所述受力缓冲层挤压变形形成第二凸起部与第二凹陷部，所述第二凸起部上的所述第二粘性层用于贴附所述第一电镀用夹点，所述第二凹陷部上的所述第二粘性层用于贴附所述第一介电层；所述受力缓冲层与所述第二粘性层为所述填充层。
可选地，所述受力缓冲层的材料为聚氟酯、聚丙烯和聚酰胺中的至少一种；和/或所述第二粘性层的材料为热分离胶或UV分离胶。
可选地，在所述载板上形成第一塑封层前，所述载板上布置有所述第二电镀用夹点。
可选地，所述裸片包括背电极与若干焊盘，所述焊盘位于所述第一表面，所述背电极位于所述第二表面；
每组所述待塑封件还包括若干第一导电柱，所述第一导电柱位于所述裸片的侧边，所述第一导电柱的第一端朝向所述载板；
减薄所述第一塑封层步骤中，还露出所述第一导电柱的第二端；
所述第一再布线层形成在所述背电极与所述第一导电柱的第二端，所述第二再布线层形成在所述焊盘与所述第一导电柱的第一端，用于通过每组所述待塑封件的所述第一导电柱将同组所述待塑封件的所述裸片的背电极电引至所述裸片的第一表面，或将同组所述待塑封件的所述裸片的焊盘电引至所述裸片的第二表面。
可选地，所述裸片包括背电极与若干焊盘，所述焊盘位于所述第一表面，所述背电极位于所述第二表面；
所述第一再布线层形成在所述背电极上；
所述形成第二再布线层步骤前，还包括：
经所述第一塑封层的正面在所述第一塑封层内形成多个第一导电插塞，所述第一导电插塞位于所述裸片的侧边；所述第一导电插塞的第一端连接所述第一再布线层，所述第一导电插塞的第二端暴露在所述第一塑封层的正面；
且，所述第二再布线层形成在所述焊盘与所述第一导电插塞的第二端，用于通过所述第一导电插塞将每组所述待塑封件的所述裸片的背电极电引至所述裸片的第一表面，或将每组所述待塑封件的所述裸片的焊盘电引至所述裸片的第二表面。
可选地，每组所述待塑封件包括裸片堆叠件，所述裸片堆叠件包括背靠背设置的第一裸片与第二裸片，所述第一裸片包括若干第一焊盘，所述第一焊盘位于所述第一表面，所述第二裸片包括若干第二焊盘，所述第二焊盘位于所述第二表面；
每组所述待塑封件还包括若干第二导电柱，所述第二导电柱位于所述裸片堆叠件的侧边，所述第二导电柱的第一端朝向所述载板；
减薄所述第一塑封层步骤中，还露出所述第二导电柱的第二端；
所述第一再布线层形成在所述第二焊盘与所述第二导电柱的第二端，所述第二再布线层形成在所述第一焊盘与所述第二导电柱的第一端，用于通过每组所述待塑封件的所述第二导电柱实现同组所述待塑封件的所述第一裸片与所述第二裸片的电连接。
可选地，每组所述待塑封件包括裸片堆叠件，所述裸片堆叠件包括背靠背设置的第一裸片与第二裸片，所述第一裸片包括若干第一焊盘，所述第一焊盘位于所述第一表面，所述第二裸片包括若干第二焊盘，所述第二焊盘位于所述第二表面；
所述第一再布线层形成在所述第二焊盘上；
所述形成第二再布线层步骤前，还包括：
经所述第一塑封层的正面在所述第一塑封层内形成多个第二导电插塞，所述第二导电插塞位于所述裸片堆叠件的侧边；所述第二导电插塞的第一端连接所述第一再布线层，所述第二导电插塞的第二端暴露在所述第一塑封层的正面；
且，所述第二再布线层形成在所述第一焊盘与所述第二导电插塞的第二端，用于通过所述第二导电插塞实现同组所述待塑封件的所述第一裸片与所述第二裸片的电连接。
可选地，所述形成第一介电层前，在所述第一再布线层上形成导电凸块，所述形成的第一介电层包覆所述第一再布线层与所述导电凸块，使所述导电凸块暴露在所述第一介电层外；或所述形成第一介电层后，在所述第一介电层内形成导电凸块，所述导电凸块与所述第一再布线层连接；或所述形成第二介电层前，在所述第二再布线层上形成导电凸块，所述形成的第二介电层包覆所述第二再布线层与所述导电凸块，使所述导电凸块暴露在所述第二介电层外；或所述形成第二介电层后，在所述第二介电层内形成导电凸块，所述导电凸块与所述第二再布线层连接。
经发明人分析，芯片正面的布线层由于为了实现复杂功能，因而具有多层，每层电镀都需将电镀设备夹持在共用的正面电镀用夹点，因而，正面电镀用夹点与正面布线层之间存在高度断差。1)正面布线层朝向支撑板，将芯片转置真空压合至支撑板时，正面布线层中的介电材料容易出现裂缝，导致芯片封装结构出现断路等可靠性问题。2)反面布线层制作时若采用感光膜进行图形化，感光膜压合过程中容易出现贴合不牢或破裂，电镀液沿裂缝渗漏，会造成渗镀，出现短路。3)渗镀若出现在反面对位靶点处，会造成后续的反面布线层制作时出现对位偏差，出现短路或断路等可靠性问题。上述三点都会导致相关技术中产品良率低。
基于上述分析，本发明在正面布线层朝向支撑板，将芯片转置压合至支撑板时，支撑板的承载面与正面电镀用夹点之间设置填充层。
与现有技术相比，本发明的有益效果在于：填充层可以避免高度断差，使压合过程中，芯片各处受力均匀，防止介电层断裂、感光膜贴合不牢或破裂，不会影响反面布线层制作时的对位精准度，进而提高产品良率。
附图说明
图1是本发明第一实施例的芯片封装结构的形成方法的流程图；
图2至图7、图9是图1中的流程对应的中间结构示意图；
图8是对照结构示意图；
图10与图11是本发明第二实施例的芯片封装结构的形成方法对应的中间结构示意图；
图12是本发明第三实施例的芯片封装结构的形成方法的流程图；
图13至图17是图12中的流程对应的中间结构示意图；
图18是本发明第四实施例的芯片封装结构的形成方法的流程图；
图19至图23是图18中的流程对应的中间结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
待塑封件1、2、3 载板20
裸片10 第一表面10a
第二表面10b 背电极101
焊盘102 第一导电柱11
第一导电柱的第一端11a 第一导电柱的第二端11b
第一塑封层12 第一塑封层的正面12a
第一塑封层的背面12b 保护层100
开口100a 第一电镀用夹点13
第一再布线层14 第一金属图案层14a
第二金属图案层14b 第一介电层15
第二电镀用夹点16 第二再布线层17
金属图案层17a 导电凸块18
第二介电层19 第一粘性层201
第一凸起部201a 第一凹陷部201b
感光膜171 第一支撑板30
受力缓冲层202 第二凸起部202a
第二凹陷部202b 第二粘性层203
第二凸起部202a 第二凹陷部202b
第一导电插塞22 第一导电插塞的第一端22a
第一导电插塞的第二端22b 芯片封装结构1a、1b、1c
裸片堆叠件31 第一裸片32
第一焊盘321 第二裸片33
第二焊盘331 第二导电柱34
第二导电柱的第一端34a 第二导电柱的第二端34b
第一保护层320 第二保护层330
高度断差H
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的芯片封装结构的形成方法的流程图；图2至图7、图9是图1中的流程对应的中间结构示意图。图8是对照结构示意图。
首先，参照图1中的步骤S11、图2与图3所示，提供载板20与承载于载板20的多组待塑封件1，每组待塑封件1包括一个裸片10与若干第一导电柱11，裸片10包括相对的第一表面10a与第二表面10b，第一导电柱11包括相对的第一端11a与第二端11b；裸片10的第一表面10a与第一导电柱11的第一端11a朝向载板20；参照图4所示，在载板20上形成第一塑封层12，以包覆多组待塑封件1，第一塑封层12包括相对的正面12a与背面12b，正面12a与裸片10的第一表面10a朝向相同，背面12b与裸片10的第二表面10b朝向相同。其中，图2是载板和多组待塑封件的俯视图；图3是沿着图2中的AA线的剖视图。
本实施例中，参照图2所示，裸片10包括背电极101与若干焊盘102，焊盘102位于第一表面10a，背电极101位于第二表面10b。
参照图2所示，裸片10包括相对的活性面与背面，第一表面10a为活性面，第二表面10b为背面。本实施例中，裸片10可以为IGBT集成其它功能的裸片，若干焊盘102中的两个可以分别为源极与栅极。背电极101可以为漏极。
其它实施例中，裸片10内可以包含形成于半导体衬底上的多种器件，以及与各个器件电连接的电互连结构。焊盘102与电互连结构连接，用于将各个器件的电信号输入/输出。
需要说明的是，本发明中，“/”表示“或”。
本实施例中，裸片10的活性面设置有保护层100。其它实施例中，裸片10的活性面也可以省略保护层100。
保护层100为绝缘材料，具体可以为有机高分子聚合物绝缘材料，也可以为无机绝缘材料或复合材料。有机高分子聚合物绝缘材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)、PBO(Polybenzoxazole)、有机聚合物膜或者其它具有类似绝缘性能的有机材料等。无机绝缘材料例如为二氧化硅、氮化硅中的至少一种。复合材料为无机-有机复合材料，可以为无机-有机聚合物复合材料，例如SiO2/树脂聚合物复合材料。
本实施例中，参照图2所示，保护层100内开设有暴露焊盘102的开口100a。
第一导电柱11的材料可以为铜等导电性优良的金属。
第一导电柱11的数目及位置可根据预设电路布局而定。
第一导电柱11的高度可以大于裸片10的厚度，至少第一导电柱11的高度等于裸片10的厚度。
载板20为硬质板件，可以包括塑料板、玻璃板、陶瓷板或金属板等。
裸片10的活性面、第一导电柱11的第一端11a分别与载板20之间可以设置粘结层，以此实现两者之间的固定。
粘结层可以采用易剥离的材料，以便将载板20剥离下来，例如可以采用通过加热能够使其失去粘性的热分离材料或通过紫外照射能够使其失去粘性的UV分离材料。
第一塑封层12的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。第一塑封层12的材料还可以为各种聚合物或者树脂与聚合物的复合材料。对应地，封装可以采用在各个裸片10与第一导电柱11之间填充液态塑封料、后经塑封模具高温固化进行。一些实施例中，第一塑封层12也可以采用热压成型、传递成型等塑性材料成型的方式成型。
第一塑封层12包括相对的正面12a与背面12b。本实施例中，第一塑封层12的正面12a暴露保护层100与焊盘102与第一导电柱11的第一端11a。
接着，参照图1中的步骤S12与图5所示，自第一塑封层12的背面12b减薄第一塑封层12，直至露出每个裸片10的第二表面10b与第一导电柱11的第二端11b；在第一塑封层12的背面12b上形成第一电镀用夹点13，通过第一电镀用夹点13在各个裸片10的背电极101、各个第一导电柱11的第二端11b以及第一塑封层12的背面12b上形成第一再布线层14；形成包覆第一再布线层14的第一介电层15。
减薄第一塑封层12可采用机械研磨例如采用砂轮研磨。
具体地，减薄第一塑封层12时，由于第一导电柱11的高度大于裸片10的厚度，裸片10的第二表面10b露出时，第一导电柱11已被去除部分高度。
第一电镀用夹点13的材料可以为铜或铝，可通过图形化金属层形成。第一电镀用夹点13优选设置在第一塑封层12的边角位置。
形成第一再布线层14包括如下步骤S121～S1210。
步骤S121：通过物理气相沉积法或化学气相沉积法在各个裸片10的背电极101、各个第一导电柱11的第二端11b以及第一塑封层12的背面12b上形成第一层籽晶层(SeedLayer)。第一籽晶层可以作为电镀铜或铝的供电层。
步骤S122：在第一籽晶层上形成光刻胶层。
本步骤S122中，一个可选方案中，形成的光刻胶层可为感光膜。感光膜可以从胶带上撕下，贴敷在第一籽晶层上。其它可选方案中，光刻胶层也可以采用先涂布液体光刻胶，后加热固化形成。
步骤S123：曝光显影光刻胶层，保留第一预定区域的光刻胶层，第一预定区域与待形成的第一再布线层14的第一金属图案层14a所在区域互补。
步骤S124：通过第一电镀用夹点13电镀，在第一预定区域的互补区域填充金属层以形成第一金属图案层14a。
电镀铜或铝的工艺较为成熟。
电镀可以包括电解电镀或无极电镀。电解电镀是将待电镀件作为阴极，对电解液进行电解，从而在待电镀件上形成一层金属。无极电镀是将溶液中的金属离子还原析出在待电镀件上形成金属层的方法。
步骤S125：灰化去除第一预定区域剩余的光刻胶层。
灰化完后，通过干法刻蚀或湿法刻蚀去除第一预定区域的第一籽晶层。
第一金属图案层14a可以通过抛光工艺，例如化学机械研磨法实现上表面平整。
步骤S126：通过物理气相沉积法或化学气相沉积法在第一金属图案层14a与未覆盖第一金属图案层14a的第一塑封层12的背面12b上形成第二籽晶层。
步骤S127：在第二籽晶层上形成光刻胶层。
本步骤S127中，一个可选方案中，形成的光刻胶层可为感光膜。感光膜可以从胶带上撕下，贴敷在第二籽晶层上。其它可选方案中，光刻胶层也可以采用先涂布液体光刻胶，后加热固化形成。
步骤S128：曝光显影光刻胶层，保留第二预定区域的光刻胶层，第二预定区域与待形成的第一再布线层14的第二金属图案层14b所在区域互补。
步骤S129：通过第一电镀用夹点13电镀，在第二预定区域的互补区域填充金属层以形成第二金属图案层14b。
形成第二金属图案层14b的电镀工艺可以参照形成第一金属图案层14a的电镀工艺。
步骤S1210：灰化去除第二预定区域剩余的光刻胶层。
灰化完后，通过干法刻蚀或湿法刻蚀去除第二预定区域的第二籽晶层。
第二金属图案层14b可以通过抛光工艺，例如化学机械研磨法实现上表面平整。
需要说明的是，本步骤S13中的第一再布线层14的第一金属图案层14a、第二金属图案层14b根据设计需要进行布置，不同组待塑封件1内的第一再布线层14的分布可以相同，也可以不同。
此外，一些实施例中，第一再布线层14还可以包括三层或三层以上，即具有三层或三层以上的金属图案层。
第一介电层15为绝缘材料，具体可以为有机高分子聚合物绝缘材料，也可以为无机绝缘材料。有机高分子聚合物绝缘材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomotobuildup film)、PBO(Polybenzoxazole)、有机聚合物膜、有机聚合物复合材料或者其它具有类似绝缘性能的有机材料等。
有机高分子聚合物绝缘材料可通过a)层压工艺压合在第一再布线层14以及第一塑封层12的背面12b上，或b)先涂布在第一再布线层14以及第一塑封层12的背面12b上、后固化，或c)通过注塑工艺固化在第一再布线层14以及第一塑封层12的背面12b上。
第一介电层15的材料为二氧化硅或氮化硅等无机绝缘材料时，可通过沉积工艺形成在第一再布线层14以及第一塑封层12的背面12b上。
相对于无机绝缘材料，有机高分子聚合物绝缘材料的张应力较小，可防止第一介电层15大面积形成时引发塑封体出现翘曲。
第一介电层15可以包括一层或多层。
参照图5所示，可以看出，第一电镀用夹点13与第一介电层15之间存在高度断差H。
之后，参照图1中的步骤S13、图6与图7所示，去除载板20，暴露第一塑封层12的正面12a与每个裸片10的第一表面10a；在第一介电层15上设置第一支撑板30，第一支撑板30的承载面与第一电镀用夹点13之间具有填充层；在第一塑封层12的正面12a上形成第二电镀用夹点16，通过第二电镀用夹点16在各个裸片10的焊盘102、各个第一导电柱11的第一端11a以及与第一塑封层12的正面12a上形成第二再布线层17；在第二再布线层17上形成导电凸块18与第二介电层19，导电凸块18暴露在第二介电层19外。
载板20的去除方式可以为激光剥离、UV照射等现有去除方式。
本实施例中，填充层为第一粘性层201。参照图6所示，将第一介电层15通过真空压合在第一支撑板30上前，第一支撑板30的承载面上具有第一粘性层201，第一粘性层201包括第一凸起部201a与第一凹陷部201b。
参照图7所示，真空压合后，第一凸起部201a贴附于第一电镀用夹点13，第一凹陷部201b贴附于第一介电层15。
第一粘性层201的材料可以为热分离胶或UV分离胶。
本实施例中，第一粘性层201的形状与第一介电层15、第一电镀用夹点13以及第一塑封层12的背面12b的形状互补。其它实施例中，第一粘性层201的第一凸起部201a的侧壁与第一介电层15的侧壁之间可以具有间隙。
第二电镀用夹点16的材料可以为铜或铝，可通过图形化金属层形成。第二电镀用夹点16优选设置在第一塑封层12的边角位置。第二电镀用夹点16也可以设置在载板20上，形成第一塑封层12时一并被塑封。
第二再布线层17与导电凸块18的形成方法可以参照第一再布线层14的形成方法。
图8为对照结构示意图。参照图8所示，若无填充层，1)将第一介电层15通过真空压合在第一支撑板30上后，高度断差H造成第一介电层15各处受力不均匀，第一介电层15容易出现裂缝，带动第一再布线层14脱落或出现裂缝，导致芯片封装结构出现断路等可靠性问题。2)第二再布线层17制作时若采用感光膜171进行图形化，感光膜171压合过程中容易出现贴合不牢或破裂，电镀液沿裂缝渗漏，会造成渗镀，出现短路。3)渗镀若出现在对位靶点处，会造成第二再布线层17制作时出现对位偏差，出现短路或断路等可靠性问题。上述三点都会导致相关技术中产品良率低。
本实施例中，第二再布线层17包括一层金属图案层17a。其它实施例中，第二再布线层17可以包括两层及两层以上的金属图案层。
第二介电层19的形成方法可以参照第一介电层15的形成方法。一个可选方案中，先在第二再布线层17上形成导电凸块18，再形成包覆第二再布线层17与导电凸块18的第二介电层19，之后可以通过化学机械研磨法(CMP)平坦化第二介电层19，使导电凸块18暴露在第二介电层19外。
另一个可选方案中，可以先在第二再布线层17上整面形成第二介电层19，再在第二介电层19内形成导电凸块18，导电凸块18连接第二再布线层17。例如在第二介电层19内形成暴露第二再布线层17的窗口，在窗口内填充金属层以形成导电凸块18。
本实施例中，导电凸块18作为芯片封装结构的外引脚，第一导电柱11至少实现了将同组待塑封件1的裸片的背电极101电引至裸片10的第一表面10a。
其它实施例中，导电凸块18也可以形成在第一再布线层14上，导电凸块18暴露第一介电层15外。对应地，第一导电柱11至少可以实现将同组待塑封件1的裸片10的焊盘102电引至裸片10的第二表面10b。
其它实施例中，也可以先进行步骤S13中的去除载板20，暴露第一塑封层12的正面12a与每个裸片10的第一表面10a；在第一塑封层12的正面12a上形成第二电镀用夹点16，通过第二电镀用夹点16在各个裸片10的焊盘102、各个第一导电柱11的第一端11a以及与第一塑封层12的正面12a上形成第二再布线层17；在第二再布线层17上形成导电凸块18与第二介电层19，导电凸块18暴露在第二介电层19外；
去除载板20后，可以在第一塑封层12的背面12b上设置第二支撑板，第二介电层19形成完后，去除第二支撑板。
第二支撑板的材料可以参照第一支撑板30的材料。第二支撑板的承载面可以设置第三粘性层。
第三粘性层的材料可以为热分离胶或UV分离胶。
第二支撑板的去除方式可以为激光剥离、UV照射等现有去除方式。
本实施例中，第一支撑板30设置在第二介电层19上，第一支撑板30的承载面与第二电镀用夹点16之间具有填充层；
之后，再进行步骤S12，自第一塑封层12的背面12b减薄第一塑封层12，直至露出每个裸片10的第二表面10b与第一导电柱11的第二端11b；在第一塑封层12的背面12b上形成第一电镀用夹点13，通过第一电镀用夹点13在各个裸片10的背电极101、各个第一导电柱11的第二端11b以及第一塑封层12的背面12b上形成第一再布线层14；形成包覆第一再布线层14的第一介电层15。
再接着，参照图1中的步骤S14与图9所示，去除第一支撑板30；切割形成多个芯片封装结构1a，每个芯片封装结构1a包括一组待塑封件1。
第一支撑板30的去除方式可以为激光剥离、UV照射等现有去除方式。
去除第一支撑板30时，第一粘性层201可以一并去除。
图10与图11是本发明第二实施例的芯片封装结构的形成方法对应的中间结构示意图。参照图10、图11、图6与图7所示，本实施例中的芯片封装结构的形成方法与图1所示实施例一的芯片封装结构的形成方法大致相同，区别仅在于：步骤S3中，参照图10所示，真空压合前，第一支撑板30的承载面上具有受力缓冲层202，受力缓冲层202上具有第二粘性层203；
参照图11所示，将第一介电层15真空压合压在第二粘性层203上，受力缓冲层202挤压变形形成第二凸起部202a与第二凹陷部202b，第二凸起部202a上的第二粘性层203贴附于第一电镀用夹点13，第二凹陷部202b上的第二粘性层203贴附于第一介电层15。换言之，本实施例的受力缓冲层202与第二粘性层203为填充层。
受力缓冲层202的材料可以为聚氟酯、聚丙烯和聚酰胺中的至少一种；第二粘性层203的材料可以为热分离胶或UV分离胶。
其它实施例中，也可以在第一介电层15、第一电镀用夹点13以及第一塑封层12的背面12b设置第二塑封层或第三介电层，第一介电层15暴露在第二塑封层与第三介电层外。此时，第二塑封层与第三介电层为填充层。
图12是本发明第三实施例的芯片封装结构的形成方法的流程图；图13至图17是图12中的流程对应的中间结构示意图。
首先，参照图12中的步骤S21、图13与图14所示，提供载板20与承载于载板20的多组待塑封件2，每组待塑封件2包括一个裸片10，裸片10包括相对的第一表面10a与第二表面10b；裸片10的第一表面10a朝向载板20；参照图15所示，在载板20上形成第一塑封层12，以包覆多组待塑封件2，第一塑封层12包括相对的正面12a与背面12b，正面12a与裸片10的第一表面10a朝向相同，背面12b与裸片10的第二表面10b朝向相同。其中，图13是载板和多组待塑封件的俯视图；图14是沿着图13中的BB线的剖视图。
参照图13、图14、图2与图3所示，步骤S21与步骤S11大致相同，区别仅在于：待塑封件2省略了第一导电柱11。
接着，参照图12中的步骤S22与图15所示，自第一塑封层12的背面12b减薄第一塑封层12，直至露出每个裸片10的第二表面10b；在第一塑封层12的背面12b上形成第一电镀用夹点13，通过第一电镀用夹点13在各个裸片10的背电极101与第一塑封层12的背面12b上形成第一再布线层14；形成包覆第一再布线层14的第一介电层15。
参照图15与图5所示，步骤S22与步骤S12大致相同。
之后，参照图12中的步骤S23与图16所示，去除载板20，暴露第一塑封层12的正面12a与每个裸片10的第一表面10a；在第一介电层15上设置第一支撑板30，第一支撑板30的承载面与第一电镀用夹点13之间具有填充层；经第一塑封层12的正面12a在第一塑封层12内形成多个第一导电插塞22，第一导电插塞22位于裸片10的侧边；第一导电插塞22的第一端22a连接第一再布线层14，第一导电插塞22的第二端22b暴露在第一塑封层12的正面12a；在第一塑封层12的正面12a上形成第二电镀用夹点16，通过第二电镀用夹点16在各个裸片10的焊盘102、各个第一导电插塞22的第二端22b以及第一塑封层12的正面12a上形成第二再布线层17；在第二再布线层17上形成导电凸块18与第二介电层19，导电凸块18暴露在第二介电层19外。
参照图16、图6与图7所示，步骤S23与步骤S13大致相同，区别仅在于：形成第二再布线层17前，还形成第一导电插塞22。
本实施例中，导电凸块18作为芯片封装结构的外引脚，第一导电插塞22至少实现了将同组待塑封件2的裸片的背电极101电引至裸片10的第一表面10a。
其它实施例中，导电凸块18也可以形成在第一再布线层14上。对应地，第一导电插塞22至少可以实现将同组待塑封件2的裸片10的焊盘102电引至裸片10的第二表面10b。
再接着，参照图12中的步骤S24与图17所示，去除第一支撑板30；切割形成多个芯片封装结构1b，每个芯片封装结构1b包括一组待塑封件2。
参照图17与图9所示，步骤S24与步骤S14大致相同。
图18是本发明第四实施例的芯片封装结构的形成方法的流程图；图19至图23是图18中的流程对应的中间结构示意图。
首先，参照图18中的步骤S31、图19与图20所示，提供载板20与承载于载板20的多组待塑封件3，每组待塑封件3包括裸片堆叠件31与若干第二导电柱34，裸片堆叠件31包括背靠背设置的第一裸片32与第二裸片33，第一裸片32包括若干第一焊盘321，第一焊盘321位于第一表面10a，第二裸片33包括若干第二焊盘331，第二焊盘331位于第二表面10b；第二导电柱34包括相对的第一端34a与第二端34b；第一裸片32的第一表面10a与第二导电柱34的第一端34a朝向载板20；参照图21所示，在载板20上形成第一塑封层12，以包覆多组待塑封件3，第一塑封层12包括相对的正面12a与背面12b，正面12a与第一裸片32的第一表面10a朝向相同，背面12b与第二裸片33的第二表面10b朝向相同。其中，图19是载板和多组待塑封件的俯视图；图20是沿着图19中的CC线的剖视图。
本实施例中，第一裸片32的活性面设置有第一保护层320。第一保护层320具有暴露第一焊盘321的开口。其它实施例中，第一裸片32的活性面也可以省略第一保护层320。第二裸片33的活性面设置有第二保护层330。第二保护层330具有暴露第二焊盘331的开口。其它实施例中，第二裸片33的活性面也可以省略第二保护层330。
参照图19、图20、图2与图3所示，步骤S31与步骤S11大致相同，区别仅在于：待塑封件3中，裸片10替换为裸片堆叠件31，第一导电柱11替换为第二导电柱34。
接着，参照图18中的步骤S32与图21所示，自第一塑封层12的背面12b减薄第一塑封层12，直至露出每个第二裸片33的第二表面10b与第二导电柱34的第二端34b；在第一塑封层12的背面12b上形成第一电镀用夹点13，通过第一电镀用夹点13在各个第二裸片33的第二焊盘331、各个第二导电柱34的第二端34b以及第一塑封层12的背面12b上形成第一再布线层14；形成包覆第一再布线层14的第一介电层15。
参照图21与图5所示，步骤S32与步骤S12大致相同。
之后，参照图18中的步骤S33与图22所示，去除载板20，暴露第一塑封层12的正面12a与各个第一裸片32的第一表面10a；在第一介电层15上设置第一支撑板30，第一支撑板30的承载面与第一电镀用夹点13之间具有填充层；在第一塑封层12的正面12a上形成第二电镀用夹点16，通过第二电镀用夹点16在各个第一裸片32的第一焊盘321、各个第二导电柱34的第一端34a以及第一塑封层12的正12a面上形成第二再布线层17；在第二再布线层17上形成导电凸块18与第二介电层19，导电凸块18暴露在第二介电层19外。
其它实施例中，导电凸块18也可以形成在第一再布线层14上。导电凸块18作为芯片封装结构的外引脚，第二导电柱34至少实现了同组待塑封件3的第一裸片32与第二裸片33的电连接。
参照图22、图6与图7所示，步骤S33与步骤S13大致相同。
再接着，参照图18中的步骤S34与图23所示，去除第一支撑板30；切割形成多个芯片封装结构1c，每个芯片封装结构1c包括一组待塑封件3。
参照图23与图9所示，步骤S24与步骤S14大致相同。
其它实施例中，待塑封件3也可以省略第二导电柱34；形成第二再布线层17前，还形成第二导电插塞。
导电凸块18可以形成在第二再布线层17上，也可以形成在第一再布线层14上。导电凸块18作为芯片封装结构的外引脚，第二导电插塞至少实现了同组待塑封件3的第一裸片32与第二裸片33的电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种芯片封装结构的形成方法，其特征在于，包括：
提供载板与承载于所述载板的多组待塑封件，每组所述待塑封件包括至少一个裸片，所述裸片包括相对的第一表面与第二表面，所述第一表面朝向所述载板；在所述载板上形成第一塑封层，以包覆所述多组待塑封件，所述第一塑封层包括相对的正面与背面，所述正面与所述裸片的第一表面朝向相同，所述背面与所述裸片的第二表面朝向相同；
自所述第一塑封层的背面减薄所述第一塑封层，直至露出每个所述裸片的所述第二表面；在所述第一塑封层的背面上形成第一电镀用夹点，通过所述第一电镀用夹点在各个所述裸片的第二表面与所述第一塑封层的背面上形成第一再布线层；形成包覆所述第一再布线层的第一介电层；
去除所述载板，暴露所述第一塑封层的正面与每个所述裸片的所述第一表面；在所述第一介电层上设置第一支撑板，所述第一支撑板的承载面与所述第一电镀用夹点之间具有填充层；在所述第一塑封层的正面上形成第二电镀用夹点，通过所述第二电镀用夹点在各个所述裸片的第一表面与所述第一塑封层的正面上形成第二再布线层；形成包覆所述第二再布线层的第二介电层；
去除所述第一支撑板；切割形成多个芯片封装结构，每个所述芯片封装结构包括一组所述待塑封件。
2.根据权利要求1所述的芯片封装结构的形成方法，其特征在于，所述第一支撑板的承载面上具有第一粘性层，所述第一粘性层包括第一凸起部与第一凹陷部，所述第一凸起部用于贴附所述第一电镀用夹点，所述第一凹陷部用于贴附所述第一介电层；所述第一粘性层为所述填充层。
3.根据权利要求2所述的芯片封装结构的形成方法，其特征在于，所述第一粘性层的材料为热分离胶或UV分离胶。
4.根据权利要求1所述的芯片封装结构的形成方法，其特征在于，所述第一支撑板的承载面上具有受力缓冲层，所述受力缓冲层上具有第二粘性层；
将所述第一介电层压在所述第二粘性层上，所述受力缓冲层挤压变形形成第二凸起部与第二凹陷部，所述第二凸起部上的所述第二粘性层用于贴附所述第一电镀用夹点，所述第二凹陷部上的所述第二粘性层用于贴附所述第一介电层；所述受力缓冲层与所述第二粘性层为所述填充层。
5.根据权利要求1所述的芯片封装结构的形成方法，其特征在于，在所述载板上形成第一塑封层前，所述载板上布置有所述第二电镀用夹点。
6.根据权利要求1所述的芯片封装结构的形成方法，其特征在于，所述裸片包括背电极与若干焊盘，所述焊盘位于所述第一表面，所述背电极位于所述第二表面；
每组所述待塑封件还包括若干第一导电柱，所述第一导电柱位于所述裸片的侧边，所述第一导电柱的第一端朝向所述载板；
减薄所述第一塑封层步骤中，还露出所述第一导电柱的第二端；
所述第一再布线层形成在所述背电极与所述第一导电柱的第二端，所述第二再布线层形成在所述焊盘与所述第一导电柱的第一端，用于通过每组所述待塑封件的所述第一导电柱将同组所述待塑封件的所述裸片的背电极电引至所述裸片的第一表面，或将同组所述待塑封件的所述裸片的焊盘电引至所述裸片的第二表面。
7.根据权利要求1所述的芯片封装结构的形成方法，其特征在于，所述裸片包括背电极与若干焊盘，所述焊盘位于所述第一表面，所述背电极位于所述第二表面；
所述第一再布线层形成在所述背电极上；
所述形成第二再布线层步骤前，还包括：
经所述第一塑封层的正面在所述第一塑封层内形成多个第一导电插塞，所述第一导电插塞位于所述裸片的侧边；所述第一导电插塞的第一端连接所述第一再布线层，所述第一导电插塞的第二端暴露在所述第一塑封层的正面；
且，所述第二再布线层形成在所述焊盘与所述第一导电插塞的第二端，用于通过所述第一导电插塞将每组所述待塑封件的所述裸片的背电极电引至所述裸片的第一表面，或将每组所述待塑封件的所述裸片的焊盘电引至所述裸片的第二表面。
8.根据权利要求1所述的芯片封装结构的形成方法，其特征在于，每组所述待塑封件包括裸片堆叠件，所述裸片堆叠件包括背靠背设置的第一裸片与第二裸片，所述第一裸片包括若干第一焊盘，所述第一焊盘位于所述第一表面，所述第二裸片包括若干第二焊盘，所述第二焊盘位于所述第二表面；
每组所述待塑封件还包括若干第二导电柱，所述第二导电柱位于所述裸片堆叠件的侧边，所述第二导电柱的第一端朝向所述载板；
减薄所述第一塑封层步骤中，还露出所述第二导电柱的第二端；
所述第一再布线层形成在所述第二焊盘与所述第二导电柱的第二端，所述第二再布线层形成在所述第一焊盘与所述第二导电柱的第一端，用于通过每组所述待塑封件的所述第二导电柱实现同组所述待塑封件的所述第一裸片与所述第二裸片的电连接。
9.根据权利要求1所述的芯片封装结构的形成方法，其特征在于，每组所述待塑封件包括裸片堆叠件，所述裸片堆叠件包括背靠背设置的第一裸片与第二裸片，所述第一裸片包括若干第一焊盘，所述第一焊盘位于所述第一表面，所述第二裸片包括若干第二焊盘，所述第二焊盘位于所述第二表面；
所述第一再布线层形成在所述第二焊盘上；
所述形成第二再布线层步骤前，还包括：
经所述第一塑封层的正面在所述第一塑封层内形成多个第二导电插塞，所述第二导电插塞位于所述裸片堆叠件的侧边；所述第二导电插塞的第一端连接所述第一再布线层，所述第二导电插塞的第二端暴露在所述第一塑封层的正面；
且，所述第二再布线层形成在所述第一焊盘与所述第二导电插塞的第二端，用于通过所述第二导电插塞实现同组所述待塑封件的所述第一裸片与所述第二裸片的电连接。
10.根据权利要求1所述的芯片封装结构的形成方法，其特征在于，所述形成第一介电层前，在所述第一再布线层上形成导电凸块，所述形成的第一介电层包覆所述第一再布线层与所述导电凸块，使所述导电凸块暴露在所述第一介电层外；或所述形成第一介电层后，在所述第一介电层内形成导电凸块，所述导电凸块与所述第一再布线层连接；或所述形成第二介电层前，在所述第二再布线层上形成导电凸块，所述形成的第二介电层包覆所述第二再布线层与所述导电凸块，使所述导电凸块暴露在所述第二介电层外；或所述形成第二介电层后，在所述第二介电层内形成导电凸块，所述导电凸块与所述第二再布线层连接。
11.一种芯片封装结构的形成方法，其特征在于，包括：
提供载板与承载于所述载板的多组待塑封件，每组所述待塑封件包括至少一个裸片，所述裸片包括相对的第一表面与第二表面，所述第一表面朝向所述载板；在所述载板上形成第一塑封层，以包覆所述多组待塑封件，所述第一塑封层包括相对的正面与背面，所述正面与所述裸片的第一表面朝向相同，所述背面与所述裸片的第二表面朝向相同；
去除所述载板，暴露所述第一塑封层的正面与每个所述裸片的所述第一表面；在所述第一塑封层的正面上形成第二电镀用夹点，通过所述第二电镀用夹点在各个所述裸片的第一表面与所述第一塑封层的正面上形成第二再布线层；形成包覆所述第二再布线层的第二介电层；
在所述第二介电层上设置第一支撑板，所述第一支撑板的承载面与所述第二电镀用夹点之间具有填充层；自所述第一塑封层的背面减薄所述第一塑封层，直至露出每个所述裸片的所述第二表面；在所述第一塑封层的背面上形成第一电镀用夹点，通过所述第一电镀用夹点在各个所述裸片的第二表面与所述第一塑封层的背面上形成第一再布线层；形成包覆所述第一再布线层的第一介电层；
去除所述第一支撑板；切割形成多个芯片封装结构，每个所述芯片封装结构包括一组所述待塑封件。
CN202110751186.4A 2021-07-02 2021-07-02 芯片封装结构的形成方法 Active CN113571435B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110751186.4A CN113571435B (zh) 2021-07-02 2021-07-02 芯片封装结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110751186.4A CN113571435B (zh) 2021-07-02 2021-07-02 芯片封装结构的形成方法

Publications (2)

Publication Number Publication Date
CN113571435A true CN113571435A (zh) 2021-10-29
CN113571435B CN113571435B (zh) 2024-02-27

Family

ID=78163490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110751186.4A Active CN113571435B (zh) 2021-07-02 2021-07-02 芯片封装结构的形成方法

Country Status (1)

Country Link
CN (1) CN113571435B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023663A (zh) * 2021-11-05 2022-02-08 华天科技（昆山）电子有限公司 一种三维板级扇出型封装结构及其制作方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101617564A (zh) * 2007-02-21 2009-12-30 株式会社爱发科 显示装置、用于制造显示装置的装置、以及显示装置的制造方法
CN101996896A (zh) * 2009-08-21 2011-03-30 新科金朋有限公司 半导体器件及其制造方法
CN106098899A (zh) * 2016-07-14 2016-11-09 映瑞光电科技(上海)有限公司 一种具有高可靠性的led芯片
CN107634049A (zh) * 2017-09-15 2018-01-26 中国电子科技集团公司第五十八研究所 Fc芯片系统堆叠扇出封装结构及其制备方法
CN108601206A (zh) * 2018-06-08 2018-09-28 深圳市景旺电子股份有限公司 一种嵌氮化铝pcb基板及其制作方法
CN109727945A (zh) * 2017-10-27 2019-05-07 日月光半导体制造股份有限公司 衬底结构及半导体封装元件的制造方法
CN110544679A (zh) * 2019-08-30 2019-12-06 颀中科技（苏州）有限公司 芯片重布线结构及其制备方法
CN110798988A (zh) * 2019-10-28 2020-02-14 武汉光谷创元电子有限公司 制作高频天线封装基板的加成法工艺和AiP封装天线结构
DE102019104259A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor-package und verfahren
CN111883521A (zh) * 2020-07-13 2020-11-03 矽磐微电子(重庆)有限公司 多芯片3d封装结构及其制作方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101617564A (zh) * 2007-02-21 2009-12-30 株式会社爱发科 显示装置、用于制造显示装置的装置、以及显示装置的制造方法
CN101996896A (zh) * 2009-08-21 2011-03-30 新科金朋有限公司 半导体器件及其制造方法
CN106098899A (zh) * 2016-07-14 2016-11-09 映瑞光电科技(上海)有限公司 一种具有高可靠性的led芯片
CN107634049A (zh) * 2017-09-15 2018-01-26 中国电子科技集团公司第五十八研究所 Fc芯片系统堆叠扇出封装结构及其制备方法
CN109727945A (zh) * 2017-10-27 2019-05-07 日月光半导体制造股份有限公司 衬底结构及半导体封装元件的制造方法
CN108601206A (zh) * 2018-06-08 2018-09-28 深圳市景旺电子股份有限公司 一种嵌氮化铝pcb基板及其制作方法
DE102019104259A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Sensor-package und verfahren
CN110544679A (zh) * 2019-08-30 2019-12-06 颀中科技（苏州）有限公司 芯片重布线结构及其制备方法
CN110798988A (zh) * 2019-10-28 2020-02-14 武汉光谷创元电子有限公司 制作高频天线封装基板的加成法工艺和AiP封装天线结构
CN111883521A (zh) * 2020-07-13 2020-11-03 矽磐微电子(重庆)有限公司 多芯片3d封装结构及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023663A (zh) * 2021-11-05 2022-02-08 华天科技（昆山）电子有限公司 一种三维板级扇出型封装结构及其制作方法

Also Published As

Publication number Publication date
CN113571435B (zh) 2024-02-27

Similar Documents

Publication Publication Date Title
CN111883521B (zh) 多芯片3d封装结构及其制作方法
US12080565B2 (en) Chip packaging method and package structure
US11232957B2 (en) Chip packaging method and package structure
CN113871307A (zh) Ipm封装结构及其制作方法
CN112151466A (zh) 芯片封装结构及其制作方法
CN114188316A (zh) 扇出式堆叠芯片的封装方法及封装结构
CN111029263A (zh) 晶圆级sip模组结构及其制备方法
CN113571435B (zh) 芯片封装结构的形成方法
CN215299231U (zh) 芯片封装结构
WO2023005307A1 (zh) Mcm封装结构及其制作方法
CN113327880B (zh) 靶点芯片及其制作方法、芯片封装结构的制作方法
CN112117250B (zh) 芯片封装结构及其制作方法
CN113611615A (zh) 芯片封装结构的制作方法
CN113471160A (zh) 芯片封装结构及其制作方法
US11610855B2 (en) Chip packaging method and package structure
CN114446918A (zh) Mcm封装结构及其制作方法
CN209804638U (zh) 扇出型天线封装结构
CN113571461A (zh) 芯片封装结构的形成方法
CN113725088A (zh) 芯片封装结构的制作方法
CN113725180A (zh) 芯片封装结构及其制作方法
CN211088268U (zh) 晶圆级sip模组结构
CN113725183B (zh) 芯片封装结构及其制作方法
WO2023005308A1 (zh) 芯片封装结构及其制作方法
WO2022012498A1 (zh) 芯片封装结构及其制作方法
CN112133695B (zh) 系统级封装结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant