DE102016100001B4 - Struktur und Herstellungsverfahren für ein Chip-Package - Google Patents

Struktur und Herstellungsverfahren für ein Chip-Package Download PDF

Info

Publication number
DE102016100001B4
DE102016100001B4 DE102016100001.9A DE102016100001A DE102016100001B4 DE 102016100001 B4 DE102016100001 B4 DE 102016100001B4 DE 102016100001 A DE102016100001 A DE 102016100001A DE 102016100001 B4 DE102016100001 B4 DE 102016100001B4
Authority
DE
Germany
Prior art keywords
layer
conductive structure
chip package
package
structure element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016100001.9A
Other languages
English (en)
Other versions
DE102016100001A1 (de
Inventor
Jui-Pin Hung
Cheng-Lin Huang
Hsien-Wen Liu
Shin-puu Jeng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102016100001A1 publication Critical patent/DE102016100001A1/de
Application granted granted Critical
Publication of DE102016100001B4 publication Critical patent/DE102016100001B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47F—SPECIAL FURNITURE, FITTINGS, OR ACCESSORIES FOR SHOPS, STOREHOUSES, BARS, RESTAURANTS OR THE LIKE; PAYING COUNTERS
    • A47F5/00—Show stands, hangers, or shelves characterised by their constructional features
    • A47F5/10—Adjustable or foldable or dismountable display stands
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47F—SPECIAL FURNITURE, FITTINGS, OR ACCESSORIES FOR SHOPS, STOREHOUSES, BARS, RESTAURANTS OR THE LIKE; PAYING COUNTERS
    • A47F5/00—Show stands, hangers, or shelves characterised by their constructional features
    • A47F5/0043—Show shelves
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47F—SPECIAL FURNITURE, FITTINGS, OR ACCESSORIES FOR SHOPS, STOREHOUSES, BARS, RESTAURANTS OR THE LIKE; PAYING COUNTERS
    • A47F7/00—Show stands, hangers, or shelves, adapted for particular articles or materials
    • A47F7/08—Show stands, hangers, or shelves, adapted for particular articles or materials for shoes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Chip-Package, das Folgendes aufweist:einen Halbleiter-Die (114);eine Package-Schicht (128), die den Halbleiter-Die (114) mindestens teilweise verkapselt;ein leitfähiges Strukturelement (112') in der Package-Schicht (128); undeine Grenzschicht (113) zwischen dem leitfähigen Strukturelement (112') und der Package-Schicht, wobei die Grenzschicht (113) aus einem Metalloxidmaterial besteht, und wobei die Seitenwand des leitfähigen Strukturelements (112') eine gewellte Morphologie mit einer Höhenvariation (R1) der gewellten Morphologie in einem Bereich von 10 nm bis 130 nm aufweist.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl verschiedener elektronischer Anwendungen verwendet, wie zum Beispiel Personalcomputer, Mobiltelefone, Digitalkameras und sonstige elektronische Ausrüstung. Diese Halbleitervorrichtungen werden hergestellt, indem man nacheinander isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten über einem Halbleitersubstrat abscheidet und die verschiedenen Materialschichten unter Verwendung von Lithografie- und Ätzprozessen strukturiert, um Schaltkreiskomponenten und - elemente auf dem Halbleitersubstrat zu bilden.
  • Die Halbleiterindustrie steigert fortlaufend die Integrationsdichte verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Reduzierung der kleinsten Strukturelementgröße, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Diese kleineren elektronischen Komponenten verwenden in einigen Anwendungen auch ein kleineres Package, das weniger Fläche oder eine geringere Höhe beansprucht.
  • Es werden neuere Packaging-Technologien entwickelt, wie zum Beispiel Package-on-Package (PoP), wobei ein oberes Package mit einem Bauelement-Die an ein unteres Package mit einem anderen Bauelement-Die gebondet wird. Durch die Verwendung der neuen Packaging-Technologien werden verschiedene Packages mit unterschiedlichen oder ähnlichen Funktionen miteinander integriert. Diese relativ neuen Arten von Packaging-Technologien für Halbleitervorrichtungen sehen sich Herausforderungen in der Fertigung gegenüber.
  • Die WO 2014 / 203 798 A1 beschreibt einen Halbleiterchip, der über Pfosten mit einer gedruckten Schaltungsplatte verbunden wird. Die Pfosten werden in unterschiedlichen Bereichen der Pfosten unterschiedlich behandelt, teilweise mit Material unterschiedlicher Leitfähigkeit beschichtet und teilweise mit einer Maske beschichtet, wobei die Oberfläche der Pfosten modifiziert wird, um die Ausbreitung von Lötzinn zu verhindern.
  • Die US 2003 / 0 228 767 A1 beschreibt einen Halbleiterchip mit einer Anzahl von Kupferpfosten, die zunächst einem Veraschungsverfahren ohne Oxidbildung, und anschließend einem Anneal-Prozess ausgesetzt wird, so dass die Kupferpfosten leicht oxidieren, um einen Oxidfilm auszubilden.
  • Weiterer Stand der Technik ist aus der US 2011 / 0285 015 A1 und der US 2015 / 0 130 070 A1 bekannt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den begleitenden Figuren gelesen wird. Es ist anzumerken, dass, gemäß der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Strukturelemente können im Interesse der Klarheit der Darstellung beliebig vergrößert oder verkleinert werden.
    • Die 1A-1N sind Querschnittansichten von verschiedenen Stufen eines Prozesses zum Bilden eines Chip-Package gemäß einigen Ausführungsformen.
    • 2 ist eine Draufsicht eines leitfähigen Strukturelements in einem Chip-Package gemäß einigen Ausführungsformen.
    • Die 3A-3C sind Querschnittansichten von verschiedenen Stufen eines Prozesses zum Bilden eines Chip-Package gemäß einigen Ausführungsformen.
    • 4 ist eine Querschnittsansicht eines Abschnitts eines Chip-Package gemäß einigen Ausführungsformen.
    • 5 ist eine Querschnittsansicht eines Abschnitts eines Chip-Package gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Es werden einige Ausführungsformen der Offenbarung beschrieben. Die 1A-1N sind Querschnittsansichten von verschiedenen Stufen eines Prozesses zum Bilden eines Chip-Package gemäß einigen Ausführungsformen. Zusätzliche Arbeitsschritte können vor, während und/oder nach den in den 1A-1N beschriebenen Stufen vorgesehen werden. Einige der beschriebenen Stufen können für verschiedene Ausführungsformen ersetzt oder weggelassen werden. Der Halbleitervorrichtungsstruktur können weitere Strukturelemente hinzugefügt werden. Einige der unten beschriebenen Strukturelemente können für verschiedene Ausführungsformen ersetzt oder weggelassen werden. Obgleich einige Ausführungsformen so besprochen werden, dass Arbeitsschritte in einer bestimmten Reihenfolge ausgeführt werden, können diese Arbeitsschritte auch in einer anderen logischen Reihenfolge ausgeführt werden.
  • Wie in 1A gezeigt, werden gemäß einigen Ausführungsformen eine Klebstoffschicht 102 und eine Basisschicht 104 nacheinander über einem Trägersubstrat 100 abgeschieden oder laminiert. In einigen Ausführungsformen wird das Trägersubstrat 100 als ein temporäres Stützsubstrat verwendet. Das Trägersubstrat 100 kann aus einem Halbleitermaterial, einem Keramikmaterial, einem Polymermaterial, einem Metallmaterial, einem anderen geeigneten Material oder einer Kombination davon bestehen. In einigen Ausführungsformen ist das Trägersubstrat 100 ein Glassubstrat. In einigen anderen Ausführungsformen ist das Trägersubstrat 100 ein Halbleitersubstrat, wie zum Beispiel ein Siliziumwafer.
  • Die Klebstoffschicht 102 kann aus Leim bestehen oder kann ein Laminierungsmaterial sein, wie zum Beispiel eine Folie. In einigen Ausführungsformen ist die Klebstoffschicht 102 lichtempfindlich und lässt sich durch Bestrahlung mit Licht leicht von dem Trägersubstrat 100 ablösen. Zum Beispiel wird ein Beleuchten des Trägersubstrats 100 mit ultraviolettem (UV-) Licht oder Laserlicht verwendet, um die Klebstoffschicht 102 abzulösen. In einigen Ausführungsformen ist die Klebstoffschicht 102 eine Licht-zu-Wärme-Konvertierungs (LTHC)-Beschichtung. In einigen anderen Ausführungsformen ist die Klebstoffschicht 102 wärmeempfindlich.
  • In einigen Ausführungsformen ist die Basisschicht 104 eine Polymerschicht oder einen polymerhaltige Schicht. Die Basisschicht 104 kann eine Poly-p-phenylenbenzobisthiazol (PBO)-Schicht, eine Polyimid (PI)-Schicht, eine Lötresist (SR)-Schicht, ein Ajinomoto-Buildup-Film (ABF), ein Die-Attach-Film (DAF), eine andere geeignete Schicht oder eine Kombination davon sein.
  • Anschließend wird gemäß einigen Ausführungsformen eine Keimschicht 106 über der Basisschicht 104 abgeschieden, wie in 1B gezeigt. In einigen Ausführungsformen besteht die Keimschicht 106 aus Kupfer. In einigen Ausführungsformen wird die Keimschicht 106 unter Verwendung eines physikalischen Aufdampf- (PVD)-Prozesses, eines chemischen Aufdampf (CVD)-Prozesses, eines anderen geeigneten Prozesses oder einer Kombination davon abgeschieden. Jedoch sind Ausführungsformen der Offenbarung nicht darauf beschränkt. Es können auch andere leitfähige Film als die Keimschicht 106 verwendet werden. Zum Beispiel kann die Keimschicht 106 aus Ti, Ti-Legierung, Cu, Cu-Legierung oder einer Kombination davon bestehen. Die Ti-Legierung oder die Cu-Legierung kann Silber, Chrom, Nickel, Zinn, Gold, Wolfram, ein anderes geeignetes Element oder eine Kombination davon enthalten.
  • Wie in 1C gezeigt, wird gemäß einigen Ausführungsformen eine Maskenschicht 108 über der Keimschicht 106 ausgebildet. Die Maskenschicht 108 hat eine oder mehrere Öffnungen 110, die einen Abschnitt der Keimschicht 106 frei legen. Die Öffnungen der Maskenschicht 108 definieren die Positionen, wo leitfähige Strukturelemente, wie zum Beispiel Package-Durchkontaktierungen, ausgebildet werden sollen. In einigen Ausführungsformen besteht die Maskenschicht 108 aus einem Photoresistmaterial. Die Öffnungen der Maskenschicht 108 können durch einen Photolithografieprozess gebildet werden. Der Photolithografieprozess kann Belichtungs- und Entwicklungsprozesse enthalten.
  • Anschließend werden leitfähige Strukturelemente 112 ausgebildet, die Maskenschicht 108 wird entfernt, und die Keimschicht 106 wird strukturiert, um Keimelemente 106a zu bilden, wie in 1D gezeigt. In einigen Ausführungsformen wird ein leitfähiges Material über den frei liegenden Abschnitten der Keimschicht 106 abgeschieden, um die Öffnungen 110 vollständig oder teilweise auszufüllen. Das leitfähige Material kann Kupfer enthalten. Anschließend wird die Maskenschicht 108 entfernt, und das abgeschiedene leitfähige Material bildet mehrere leitfähige Strukturelemente 112 (oder leitfähige Pföstchen), wie in 1D gezeigt. Die leitfähigen Strukturelemente 112 können während eines anschließenden Ätzens der Keimschicht 106 als Maskenelemente verwendet werden. Infolge dessen wird die Keimschicht 106 strukturiert, um die Keimelemente 106 zu bilden.
  • Wie in 1E gezeigt, werden Halbleiter-Dies 114 an der Basisschicht 104 angebracht. In einigen Ausführungsformen weisen die Rückseiten der Halbleiter-Dies 114 zu der Basisschicht 104, während die Vorderseiten der Halbleiter-Dies 114 nach oben weisen. Jeder der Halbleiter-Dies 114 kann ein Halbleitersubstrat 116, eine Passivierungsschicht 118, leitfähige Kontaktinseln 122, eine Schutzschicht 120 und Anschlüsse 124 auf der Vorderseite des Halbleiter-Dies enthalten. Eine Vielzahl verschiedener Vorrichtungselemente kann in oder über dem Halbleitersubstrat 116 gebildet werden. Die Vorrichtungselemente können aktive Bauelemente und/oder passive Bauelemente enthalten. Ein Klebstofffilm, wie zum Beispiel ein Die-Attach-Film (DAF) (nicht gezeigt), kann zwischen den Halbleiter-Dies 114 und der Basisschicht 104 verwendet werden.
  • Wie in 1F gezeigt, werden die leitfähigen Strukturelemente 112 gemäß einigen Ausführungsformen erwärmt, um leitfähige Strukturelemente 112' zu bilden. In einigen Ausführungsformen induziert der Erwärmungsvorgang ein Kornwachstum der Körner in den leitfähigen Strukturelementen 112, wodurch die Bildung der leitfähigen Strukturelemente 112' veranlasst wird. In einigen Ausführungsformen liegt die durchschnittliche Korngröße des leitfähigen Strukturelements 112 in einem Bereich von etwa 220 µm bis etwa 240 µm. In einigen Ausführungsformen wird die durchschnittliche Korngröße der leitfähigen Strukturelemente 112' in einen Bereich von etwa 270 µm bis etwa 290 µm erhöht. In einigen Ausführungsformen wird die durchschnittliche Korngröße der leitfähigen Strukturelemente 112' in einen Bereich von etwa 250 µm bis etwa 320 µm erhöht.
  • In einigen Ausführungsformen wird der Erwärmungsvorgang bei einer Temperatur in einem Bereich von etwa 200°C bis etwa 250°C ausgeführt. In einigen anderen Ausführungsformen wird der Erwärmungsvorgang bei einer Temperatur in einem Bereich von etwa 200°C bis etwa 400°C ausgeführt. Die Betriebsdauer kann in einem Bereich von etwa 30 Minuten bis etwa 2 Stunden liegen. In einigen Ausführungsformen wird die Struktur, wie in 1F gezeigt, in einen Behälter eingebracht, der hauptsächlich mit Stickstoff oder einem sonstigen inerten Gas und einer niedrigen Konzentration von Sauerstoff, wie zum Beispiel etwa 20 bis etwa 100 ppm, gefüllt ist. Der Erwärmungsvorgang kann die Erwärmung der leitfähigen Strukturelemente unter Verwendung eines Ofens, einer Lampe, eines Lasers, einer anderen geeigneten Wärmequelle oder einer Kombination davon enthalten.
  • In einigen Ausführungsformen ist der spezifische Widerstand der leitfähigen Strukturelemente 112' geringer als der der leitfähigen Strukturelemente 112. Es ist möglich, dass das durch den Erwärmungsvorgang verursachte Kornwachstum die Anzahl der Korngrenzen reduziert. In einigen Ausführungsformen unterscheiden sich die Oberflächenmorphologien der leitfähigen Strukturelemente 112' von jenen der leitfähigen Strukturelemente 112. Die Morphologiedifferenz kann durch das Kornwachstum verursacht werden. Zum Beispiel können sich die Seitenwände der leitfähigen Strukturelemente 112' aufgrund des Kornwachstums nach dem Erwärmungsvorgang wellen. Die Morphologien der leitfähigen Strukturelemente 112' werden später noch ausführlicher beschrieben.
  • In einigen Ausführungsformen werden gemäß einigen Ausführungsformen während des Erwärmungsvorgangs Grenzschichten 113 ausgebildet, die die leitfähigen Strukturelemente 112' umgeben, wie in 1F gezeigt. In einigen Ausführungsformen besteht die Grenzschicht 113 aus einem Metalloxidmaterial. Die Grenzschichten 113 entstehen aufgrund der Oxidationsreaktion während des Erwärmungsvorgangs.
  • In einigen Ausführungsformen enthalten die leitfähigen Strukturelemente 112' ein Metallmaterial, und die Grenzschichten 113 enthalten ebenfalls das gleiche Metallmaterial der leitfähigen Strukturelemente 112'. In einigen Ausführungsformen enthalten die leitfähigen Strukturelemente 112' Kupfer, und die Grenzschichten 113 enthalten Kupferoxid.
  • In einigen Ausführungsformen steht jede der Grenzschichten 113 mit dem entsprechenden der leitfähigen Strukturelemente 112' in direktem Kontakt. In einigen Ausführungsformen hat jede der Grenzschichten 113 eine Dicke, die in einem Bereich von etwa 5 nm bis etwa 30 nm (etwa 50 Ä bis etwa 300 Ä) liegt. In einigen Ausführungsformen hat die Grenzschicht eine Dicke von etwa 10 nm bis etwa 20 nm (etwa 100 Ä bis etwa 200 Å).
  • In einigen Ausführungsformen umgibt jede der Grenzschichten 113 durchgängig das entsprechende der leitfähigen Strukturelemente 112'. 2 ist eine Draufsicht eines leitfähigen Strukturelements in einem Chip-Package gemäß einigen Ausführungsformen. Das leitfähige Strukturelement 112' ist durchgängig von der Grenzschicht 113 umgeben. Obgleich das in 2 gezeigte leitfähige Strukturelement 112' eine kreisförmige Draufsicht hat, sind Ausführungsformen der Offenbarung nicht darauf beschränkt. Die Form der Draufsicht des leitfähigen Strukturelements 112' kann eine Kreisform, eine ovale Form, eine quadratische Form, eine rechteckige Form oder eine andere geeignete Form enthalten.
  • Wie in 1G gezeigt, wird eine Package-Schicht 128 über der Basisschicht 104, den leitfähigen Strukturelementen 112' und den Halbleiter-Dies 114 ausgebildet. In einigen Ausführungsformen enthält die Package-Schicht 128 ein Polymermaterial. In einigen Ausführungsformen enthält die Package-Schicht 128 eine Vergussmasse. In einigen Ausführungsformen verkapselt die Package-Schicht 128 die Halbleiter-Dies 114, einschließlich des Bedeckens ihrer Oberseiten und Seitenwände. In einigen anderen Ausführungsformen verkapselt die Package-Schicht 128 teilweise die Halbleiter-Dies 114. Zum Beispiel ragen obere Abschnitte der Halbleiter-Dies 114 von der Oberseite der Package-Schicht 128 hervor. In einigen Ausführungsformen steht die Package-Schicht 128 in direktem Kontakt mit den Grenzschichten 113. In einigen Ausführungsformen trennen die Grenzschichten 113 die leitfähigen Strukturelemente 112' der Package-Schicht 128, wie in 1G gezeigt.
  • In einigen Ausführungsformen wird ein flüssiges Vergussmassenmaterial über der Basisschicht 104, den leitfähigen Strukturelementen 112' und den Halbleiter-Dies 114 aufgebracht, um die leitfähigen Strukturelemente 112' und die Halbleiter-Dies 114 zu verkapseln. In einigen Ausführungsformen wird dann ein thermischer Prozess angewendet, um das Vergussmassenmaterial zu härten und es in die Package-Schicht 128 umzuwandeln. In einigen Ausführungsformen wird der thermische Prozess bei einer Temperatur in einem Bereich von etwa 200°C bis etwa 230°C ausgeführt. Die Betriebsdauer des thermischen Prozesses kann in einem Bereich von etwa 1 Stunde bis etwa 3 Stunden liegen.
  • Die leitfähigen Strukturelemente 112' wurden erwärmt, um ein Kornwachstum vor der Bildung der Package-Schicht 128 zu induzieren. Da die Korngröße der leitfähigen Strukturelemente 112' nach dem vorherigen Erwärmungsvorgang erhöht wurde, braucht der anschließende thermische Prozess zum Bilden der Package-Schicht 128 kein weiteres Kornwachstum der leitfähigen Strukturelemente 112' zu induzieren. Selbst wenn ein Kornwachstum der leitfähigen Strukturelemente 112' stattfindet, ist das weitere Kornwachstum der leitfähigen Strukturelemente 112' begrenzt. Darum können die Morphologien der leitfähigen Strukturelemente 112' im Wesentlichen auf dem gleichen Stand gehalten werden wie jene der leitfähigen Strukturelemente 112' vor dem thermischen Prozess. Es wird kein hohe Spannungsbelastung zwischen den leitfähigen Strukturelementen 112' und der Package-Schicht 128 induziert. Die Adhäsion zwischen den leitfähigen Strukturelementen 112' und der Package-Schicht 128 kann sichergestellt werden.
  • In einigen anderen Fällen werden die leitfähigen Strukturelemente nicht erwärmt, um ein Kornwachstum vor der Bildung der Package-Schicht zu induzieren. Der thermische Prozess zum Bilden der Package-Schicht kann das Kornwachstum der leitfähigen Strukturelemente induzieren. Infolge dessen können die Oberflächenmorphologien der leitfähigen Strukturelemente verändert werden, was sich die negativ auf die Adhäsion zwischen den leitfähigen Strukturelementen und der Package-Schicht auswirkt. Zuverlässigkeit und Leistung des Chip-Package können darum vermindert werden.
  • Gemäß einigen Ausführungsformen der Offenbarung werden die leitfähigen Strukturelemente 112' vor der Bildung der Package-Schicht 128 erwärmt. Es entsteht im Wesentlichen keine Spannungs- oder Dehnungsbelastung in der Package-Schicht 128 und der Grenzschicht 113, die die leitfähigen Strukturelemente 112' umgeben, da Morphologieveränderungen der leitfähigen Strukturelemente 112' reduziert oder vermieden werden. Dementsprechend wird die Grenzflächenqualität zwischen der Package-Schicht 128 und der Grenzschicht 113, die die leitfähigen Strukturelemente 112' umgeben, verbessert. Zuverlässigkeit und Leistung des Chip-Package werden darum verbessert.
  • Wie in 1H gezeigt, wird die Package-Schicht 128 gemäß einigen Ausführungsformen ausgedünnt, um die Anschlüsse 124 der Halbleiter-Dies 114 und der leitfähigen Strukturelemente 112' freizulegen. Ein Planarisierungsprozesses kann zum Ausdünnen der Package-Schicht 128 verwendet werden. Der Planarisierungsprozess kann einen Schleifprozess, einen chemischmechanischen Polier (CMP)-Prozess, einen Ätzprozess, einen sonstigen geeigneten Prozess oder eine Kombination davon enthalten. In einigen Ausführungsformen werden während des Planarisierungsprozesses Abschnitte der Grenzschichten 113 auf den Oberseiten der leitfähigen Strukturelemente 112' entfernt, wie in 1H gezeigt. In einigen Ausführungsformen werden während des Planarisierungsprozesses oberen Abschnitte der leitfähigen Strukturelemente 112' entfernt. In einigen Ausführungsformen sind die Oberseiten der leitfähigen Strukturelemente 112' und der Anschlüsse 124 der Halbleiter-Dies 114 im Wesentlichen koplanar.
  • Anschließend wird gemäß einigen Ausführungsformen eine Umverteilungsstruktur, die eine Umverteilungsschicht 130 und eine Passivierungsschicht 132 enthält, über der Struktur ausgebildet, wie in 1H und in 11 gezeigt. Die Umverteilungsschicht 130 kann mehrere Abschnitte enthalten, die nicht elektrisch miteinander verbunden sind. Die Umverteilungsschicht 130 bildet mehrere elektrische Verbindungen zu den leitfähigen Strukturelementen 112' und zu den Anschlüssen 124. Zum Beispiel ist ein Abschnitt der Umverteilungsschicht 130 elektrisch mit einer der leitfähigen Kontaktinseln 122 durch einen der Anschlüsse 124 verbunden. Ein Abschnitt der Umverteilungsschicht 130 verbindet elektrisch einen der Anschlüsse 124 mit einem der leitfähigen Strukturelemente 112'. Ein Abschnitt der Umverteilungsschicht 130 ist elektrisch mit einem der leitfähigen Strukturelemente 112' verbunden. Die Struktur der Umverteilungsschicht 130 kann gemäß den Erfordernissen justiert werden. Wenn zum Beispiel ein anderes Schaltkreis-Layout verwendet wird, um die Verbindungen zwischen den leitfähigen Strukturelementen 112' und den leitfähigen Kontaktinseln 122 herzustellen, so kann die Struktur der Umverteilungsschicht 130 entsprechend variiert werden. Die leitfähigen Strukturelemente 112 können als durch Package-Durchkontaktierungen (Through Package Vias, TPVs) verwendet werden. In einigen Ausführungsformen umgeben die TPVs die Halbleiter-Dies 114.
  • In einigen Ausführungsformen besteht die Umverteilungsschicht 130 aus einem Metallmaterial. Das Metallmaterial kann Kupfer, Aluminium, Wolfram, Nickel, Titan, Gold, Platin, ein anderes geeignetes Material oder eine Kombination davon enthalten. In einigen Ausführungsformen enthält die Passivierungsschicht 132 eine oder mehrere Schichten. Die Passivierungsschicht 132 kann (nicht gezeigte) Öffnungen haben, die Abschnitte der Umverteilungsschicht 130 freilegen. Bondkontaktinseln (nicht gezeigt) können über der frei liegenden Umverteilungsschicht 130 gebildet werden. Die Passivierungsschicht 132 besteht aus einem oder mehreren dielektrischen Materialien und ermöglicht eine Entlastung von Bondungsspannungen, die während anschließender Bondungsprozesse auftreten. In einigen Ausführungsformen besteht die Passivierungsschicht 132 aus einem Polymermaterial, wie zum Beispiel Polyimid, PBO oder dergleichen oder einer Kombination davon. Alternativ oder zusätzlich kann die Passivierungsschicht 132 Benzocyclobuten (BCB) enthalten. In einigen Ausführungsformen enthält die Passivierungsschicht 132 Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid, Siliziumcarbid, ein anderes geeignetes Material oder eine Kombination davon.
  • Es können mehrere Abscheidungs-, Beschichtungs- und/oder Ätzprozesse verwendet werden, um die Umverteilungsstruktur zu bilden, die die Umverteilungsschicht 130 und die Passivierungsschicht 132 enthält. In einigen Ausführungsformen werden während der Bildung der Umverteilungsstruktur ein oder mehrere thermische Prozesse ausgeführt. Zum Beispiel können Abschnitte der Passivierungsschicht 132 aus einem Polymermaterial bestehen, das mittels eines Prozesses ausgebildet wird, bei dem ein thermischer Vorgang stattfindet. Da die leitfähigen Strukturelemente 112' erwärmt wurden, um Kornwachstum zu induzieren, können die leitfähigen Strukturelemente 112', wie oben erwähnt, im Wesentlichen die Morphologien nach der Bildung der Umverteilungsstruktur beibehalten. Es entsteht im Wesentlichen keine Spannungs- oder Dehnungsbelastung in der Package-Schicht 128 und der Grenzschicht 113, die die leitfähigen Strukturelemente 112' umgeben, da Morphologieveränderungen der leitfähigen Strukturelemente 112' reduziert oder vermieden werden. Die Grenzflächenqualität zwischen der Package-Schicht 128 und der Grenzschicht 113, die die leitfähigen Strukturelemente 112' umgeben, wird weiterhin beibehalten. Zuverlässigkeit und Leistung des Chip-Package werden darum verbessert.
  • Wie in 1J gezeigt, werden gemäß einigen Ausführungsformen Anschlüsse 134 über der Passivierungsschicht 132 ausgebildet. Die Anschlüsse 134 können durch die (nicht gezeigten) Öffnungen der Passivierungsschicht 132 an (nicht gezeigte) Bondkontaktinseln der Umverteilungsstruktur montiert (oder gebondet) werden. Einige der Anschlüsse 134 sind durch die Umverteilungsschicht 130 elektrisch mit einem der Halbleiter-Dies 114 verbunden. Einige der Anschlüsse 134 sind elektrisch durch die Umverteilungsschicht 130 und eines der leitfähigen Strukturelemente 112' mit anderen Elementen verbunden. Der Anschluss 134 kann Löthöcker enthalten. Eine (nicht gezeigte) Lötmetallisierungs (Under Bump Metallurgy, UBM)-Schicht kann unter den Anschlüssen 134 gebildet werden.
  • Nachdem die Anschlüsse 134 ausgebildet wurden, wird gemäß einigen Ausführungsformen die in 1J gezeigte Struktur umgedreht und an einem Träger 136 angebracht, und das Trägersubstrat 100 wird entfernt, wie in 1K gezeigt. Der Träger 136 enthält ein Band, die lichtempfindlich oder wärmeempfindlich ist und sich leicht von den Anschlüssen 134 löst. In einigen Ausführungsformen werden sowohl das Trägersubstrat 100 als auch die Klebstoffschicht 102 entfernt. Es kann ein geeignetes Licht bereitgestellt werden, um die Klebstoffschicht 102 zu entfernen, um auch das Trägersubstrat 100 zu entfernen.
  • Wie in 1L gezeigt, wird gemäß einigen Ausführungsformen ein Abschnitt der Basisschicht 104 entfernt, um Öffnungen 138 zu bilden, die die leitfähigen Strukturelemente 112' frei legen. In diesen Fällen werden die Keimelemente 106a ebenfalls entfernt. In einigen anderen Ausführungsformen werden die Keimelemente 106a nicht entfernt oder nicht vollständig entfernt. In diesen Fällen legen die Öffnungen 138 die Keimelemente 106a frei. In einigen Ausführungsformen wird ein Laserbohrprozess angewendet, um die Öffnungen 138 zu bilden. Ein anderer geeigneter Prozess, wie zum Beispiel ein Ätzprozess, kann ebenfalls verwendet werden, um die Öffnungen 138 zu bilden.
  • In einigen Ausführungsformen wird ein Zertrennungsprozess ausgeführt, um die Struktur, wie in 1L gezeigt, in mehrere Chip-Packages zu trennen. In einigen anderen Ausführungsformen können vor dem Zertrennungsprozess weitere Elemente auf der Struktur, wie in 1L gezeigt, gestapelt oder darauf gebondet werden.
  • Wie in 1M gezeigt, werden gemäß einigen Ausführungsformen ein oder mehrere Elemente 140 über der Struktur gestapelt, wie in 1L gezeigt. In einigen Ausführungsformen enthält jedes der Elemente 140 eine andere Package-Struktur, die einen oder mehrere Halbleiter-Dies enthält. In einigen anderen Ausführungsformen enthält jedes der Elemente 140 einen Halbleiter-Die.
  • In einigen Ausführungsformen werden ein oder mehrere Anschlüsse 142 verwendet, um das Bonden zwischen den Elementen 140 und den leitfähigen Strukturelemente 112' zu erreichen, wie in 1M gezeigt. Jeder der Anschlüsse 142 kann einen Löthöcker, ein Metallpföstchen, einen anderen geeigneten Anschluss oder eine Kombination davon enthalten. In einigen Ausführungsformen steht jeder der Anschlüsse 142 in direktem Kontakt mit einem entsprechenden der leitfähigen Strukturelemente 112' und den Grenzschichten 113.
  • In einigen Ausführungsformen sind die Anschlüsse 142 Löthöcker, und die Bildung der Anschlüsse 142 beinhaltet einen thermischen Prozess zum Wiederaufschmelzen von Lotmaterial. Da die leitfähigen Strukturelemente 112' erwärmt wurden, um Kornwachstum zu induzieren, können die leitfähigen Strukturelemente 112', wie oben erwähnt, im Wesentlichen die Morphologien nach der Bildung der Anschlüsse 142 beibehalten. Es entsteht im Wesentlichen keine Spannungs- oder Dehnungsbelastung zwischen der Package-Schicht 128 und der Grenzschicht 113, die die leitfähigen Strukturelemente 112' umgeben, da Morphologieveränderungen der leitfähigen Strukturelemente 112' reduziert oder vermieden werden. Die Grenzflächenqualität zwischen der Package-Schicht 128 und der Grenzschicht 113, die die leitfähigen Strukturelemente 112' umgeben, wird weiterhin beibehalten. Zuverlässigkeit und Leistung des Chip-Package werden darum verbessert.
  • Wie in 1N gezeigt, wird gemäß einigen Ausführungsformen ein Zertrennungsprozess ausgeführt, um die Struktur, wie in 1M gezeigt, in eine Anzahl von voneinander getrennten Chip-Packages zu trennen. Wie in 1N gezeigt, ist eines der Chip-Packages in 1N gezeigt. In einigen Ausführungsformen wird der Träger 136 entfernt.
  • Es können viele Variationen und/oder Modifizierungen an den Ausführungsformen der Offenbarung vorgenommen werden. Zum Beispiel stellen die in den 1A-1N gezeigten Ausführungsformen ein Chip-Package bereit, das eine „Fan-out“-Strukturelement aufweist, doch sind Ausführungsformen der Offenbarung nicht darauf beschränkt. Einige andere Ausführungsformen der Offenbarung enthalten Chip-Packages, die ein „Fan-in“-Strukturelement aufweisen.
  • Es können viele Variationen und/oder Modifizierungen an den Ausführungsformen der Offenbarung vorgenommen werden. Zum Beispiel werden zwar die leitfähigen Strukturelemente erwärmt, nachdem die Halbleiter-Dies über dem Trägersubstrat angeordnet wurden, doch sind Ausführungsformen der Offenbarung nicht darauf beschränkt. In einigen Ausführungsformen werden die leitfähigen Strukturelemente erwärmt, bevor die Halbleiter-Dies über dem Trägersubstrat angeordnet werden.
  • Die 3A-3C sind Querschnittansichten von verschiedenen Stufen eines Prozesses zum Bilden eines Chip-Package gemäß einigen Ausführungsformen. Wie in 3A gezeigt, wird eine Struktur ähnlich der bereitgestellt, die in 1D gezeigt ist. Anschließend werden die leitfähigen Strukturelemente 112 gemäß einigen Ausführungsformen erwärmt, um die leitfähigen Strukturelemente 112' zu bilden, wie in 3B gezeigt. Wie oben erwähnt, kann der Erwärmungsvorgang bewirken, dass Körner der leitfähigen Strukturelemente 112' größer werden. Anschließend werden ähnlich dem, was in 1E gezeigt ist, die Halbleiter-Dies 114 über dem Trägersubstrat 100 angeordnet. Danach werden mehrere Prozesse ähnlich denen, die in den 1G-1N gezeigt sind, ausgeführt. Infolge dessen wird das Chip-Package ausgebildet, wie in 3C gezeigt.
  • Wie oben erwähnt, können sich die Seitenwände der leitfähigen Strukturelemente 112' aufgrund des Kornwachstums nach dem Erwärmungsvorgang wellen. 4 ist eine Querschnittsansicht eines Abschnitts eines Chip-Package gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist 4 eine vergrößerte Querschnittsansicht der in 1N gezeigten Region A.
  • Wie in 4 gezeigt, hat die Seitenwand eines der leitfähigen Strukturelemente 112' eine gewellte Morphologie. Die gewellte Morphologie kann aufgrund des Kornwachstums im Inneren der leitfähigen Strukturelemente 112' verursacht werden. Erfindungsgemäß liegt eine Höhenvariation R1 zwischen einem höchsten Abschnitt und einem tiefsten Abschnitt der Seitenwand eines der leitfähigen Strukturelemente 112' in einem Bereich von etwa 10 nm bis etwa 130 nm. In einigen Ausführungsformen bestehen die leitfähigen Strukturelemente 112' aus elektroplattiertem hellem Kupfer. In diesen Fällen kann die Höhenvariation der Seitenwand eines der leitfähigen Strukturelemente 112' in einem Bereich von etwa 10 nm bis etwa 20 nm liegen.
  • In einigen Ausführungsformen stehen die Grenzschichten 113 in direktem Kontakt mit den leitfähigen Strukturelementen 112'. Die Grenzfläche 402 zwischen einem der leitfähigen Strukturelemente 112' und einer der Grenzschichten 113 hat ebenfalls eine gewellte Morphologie. In einigen Ausführungsformen sind die Grenzschichten 113 konformale Schichten. Infolge dessen hat die Grenzfläche 404 zwischen einer der Grenzschichten 113 und der Package-Schicht 128 ebenfalls eine gewellte Morphologie. In einigen Ausführungsformen ist eine Höhenvariation R2 zwischen einem höchsten Abschnitt und einem tiefsten Abschnitt der Grenzfläche 404 im Wesentlichen die gleiche wie die Höhenvariation R1. In einigen Ausführungsformen verläuft die Grenzfläche 404 im Wesentlichen parallel zu der Grenzfläche 402.
  • In einigen Ausführungsformen wird kein Spalt zwischen den Grenzschichten 113 und der Package-Schicht 128 gebildet. Jedoch sind Ausführungsformen der Offenbarung nicht darauf beschränkt. In einigen Fällen könnten kleine Spalte zwischen der Grenzschicht 113 und der Package-Schicht 128 gebildet werden. 5 ist eine Querschnittsansicht eines Abschnitts eines Chip-Package gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist 5 eine vergrößerte Querschnittsansicht der in 1N gezeigten Region A.
  • In einigen Ausführungsformen wird ein Spalt G zwischen der Grenzschicht 113 und der Package-Schicht 128 gebildet. Weil die leitfähigen Strukturelemente 112' vorgewärmt werden, um das Kornwachstum zu induzieren, wird die Spannungs- oder Dehnungsbelastung zwischen den leitfähigen Strukturelementen 112' und der Package-Schicht 128 reduziert. Darum kann der Spalt G auf eine geringe Größe gesteuert werden. In einigen Ausführungsformen ist die Breite W des Spalts kleiner als die Höhenvariation R1 oder R2.
  • Ausführungsformen der Offenbarung stellen Strukturen und Herstellungsverfahren von Chip-Packages bereit. Das Chip-Package enthält leitfähige Strukturelemente, die eine Package-Schicht durchdringen, wie zum Beispiel eine Vergussmasse, die einen oder mehrere Halbleiter-Dies verkapselt. Die leitfähigen Strukturelemente werden erwärmt, um ein Kornwachstum zu induzieren, bevor die Package-Schicht gebildet wird. Darum induzieren thermische Arbeitsschritte während der anschließenden Bildung der Package-Schicht oder sonstiger Elemente des Chip-Package im Wesentlichen kein weiteres Kornwachstum der leitfähigen Strukturelemente und verursachen keine Spannungsbelastung. Die leitfähigen Strukturelemente können im Wesentlichen die Morphologien nach den anschließenden thermischen Arbeitsschritten beibehalten. Es entsteht im Wesentlichen keine Spannungs- oder Dehnungsbelastung in der Package-Schicht und den leitfähigen Strukturelementen, da Morphologieveränderungen der leitfähigen Strukturelemente reduziert oder vermieden werden. Die Grenzflächenqualität zwischen der Package-Schicht und der Grenzfläche der leitfähigen Strukturelemente wird darum beibehalten. Zuverlässigkeit und Leistung des Chip-Package werden signifikant verbessert.
  • Gemäß einigen Ausführungsformen wird ein Chip-Package bereitgestellt. Das Chip-Package enthält einen Halbleiter-Die und eine Package-Schicht, die den Halbleiter-Die teilweise oder vollständig verkapseln. Das Chip-Package enthält außerdem ein leitfähiges Strukturelement in der Package-Schicht. Das Chip-Package enthält des Weiteren eine Grenzschicht zwischen dem leitfähigen Strukturelement und der Package-Schicht. Die Grenzschicht besteht aus einem Metalloxidmaterial.
  • Gemäß einigen Ausführungsformen wird ein Chip-Package bereitgestellt. Das Chip-Package enthält einen Halbleiter-Die und eine Package-Schicht, die den Halbleiter-Die teilweise oder vollständig verkapseln. Das Chip-Package enthält außerdem ein leitfähiges Strukturelement, das die Package-Schicht durchdringt. Das Chip-Package enthält des Weiteren eine Grenzschicht, die das leitfähige Strukturelement durchgängig umgibt. Die Grenzschicht befindet sich zwischen dem leitfähigen Strukturelement und der Package-Schicht, und die Grenzschicht besteht aus einem Metalloxidmaterial.
  • Gemäß einigen Ausführungsformen wird ein Verfahren zum Bilden eines Chip-Package bereitgestellt. Das Verfahren enthält das Ausbilden eines leitfähigen Strukturelements über einem Trägersubstrat und das Anordnen eines Halbleiter-Dies über dem Trägersubstrat. Das Verfahren enthält außerdem das Ausbilden einer Package-Schicht über dem Trägersubstrat, um den Halbleiter-Die und das leitfähige Strukturelement mindestens teilweise zu verkapseln. Das Verfahren enthält des Weiteren das Erwärmen des leitfähigen Strukturelements vor der Bildung der Package-Schicht.

Claims (20)

  1. Chip-Package, das Folgendes aufweist: einen Halbleiter-Die (114); eine Package-Schicht (128), die den Halbleiter-Die (114) mindestens teilweise verkapselt; ein leitfähiges Strukturelement (112') in der Package-Schicht (128); und eine Grenzschicht (113) zwischen dem leitfähigen Strukturelement (112') und der Package-Schicht, wobei die Grenzschicht (113) aus einem Metalloxidmaterial besteht, und wobei die Seitenwand des leitfähigen Strukturelements (112') eine gewellte Morphologie mit einer Höhenvariation (R1) der gewellten Morphologie in einem Bereich von 10 nm bis 130 nm aufweist.
  2. Chip-Package nach Anspruch 1, wobei das leitfähige Strukturelement (112') ein Metallmaterial aufweist, und das Metalloxidmaterial ein Metallelement aufweist, das das gleiche ist wie das Metallmaterial.
  3. Chip-Package nach Anspruch 2, wobei das Metallelement Kupfer aufweist und das Metalloxidmaterial Kupferoxid aufweist.
  4. Chip-Package nach einem der vorangehenden Ansprüche, wobei die Package-Schicht (128) eine Vergussmasse aufweist.
  5. Chip-Package nach einem der vorangehenden Ansprüche, wobei die Grenzschicht (113) in direktem Kontakt mit dem leitfähigen Strukturelement (112') steht.
  6. Chip-Package nach einem der vorangehenden Ansprüche, wobei die Grenzschicht (113) in direktem Kontakt mit der Package-Schicht (128) steht.
  7. Chip-Package nach einem der vorangehenden Ansprüche, wobei die Grenzschicht (113) das leitfähige Strukturelement (112') von der Package-Schicht (128) trennt.
  8. Chip-Package nach einem der vorangehenden Ansprüche, wobei die Grenzschicht (113) eine Dicke in einem Bereich von 5 nm bis 30 nm hat.
  9. Chip-Package nach einem der vorangehenden Ansprüche, das des Weiteren eine Umverteilungsschicht (130) über der Package-Schicht (128) und dem Halbleiter-Die (114) aufweist, wobei die Umverteilungsschicht (130) elektrisch mit dem Halbleiter-Die (114) verbunden ist.
  10. Chip-Package nach Anspruch 9, wobei das leitfähige Strukturelement (112') elektrisch mit dem Halbleiter-Die (114) durch die Umverteilungsschicht (130) verbunden ist.
  11. Chip-Package, das Folgendes aufweist: einen Halbleiter-Die (114); eine Package-Schicht (128), die den Halbleiter-Die (114) mindestens teilweise verkapselt; ein leitfähiges Strukturelement (112'), das die Package-Schicht (128) durchdringt; und eine Grenzschicht (113), die das leitfähige Strukturelement (112') durchgängig umgibt, wobei sich die Grenzschicht (113) zwischen dem leitfähigen Strukturelement (112') und der Package-Schicht (128) befindet, und die Grenzschicht (113) aus einem Metalloxidmaterial besteht, und wobei die Seitenwand des leitfähigen Strukturelements (112') eine gewellte Morphologie mit einer Höhenvariation (R1) der gewellten Morphologie in einem Bereich von 10 nm bis 130 nm aufweist.
  12. Chip-Package nach Anspruch 11, wobei das leitfähige Strukturelement (112') ein Metallmaterial aufweist, und das Metalloxidmaterial ein Metallelement aufweist, das das gleiche ist wie das Metallmaterial.
  13. Chip-Package nach Anspruch 11 oder 12, wobei die Grenzschicht (113) eine Dicke in einem Bereich von 5 nm bis 30 nm hat.
  14. Chip-Package nach einem der Ansprüche 11 bis 13, wobei die Grenzschicht (113) in direktem Kontakt mit dem leitfähigen Strukturelement (112') steht.
  15. Chip-Package nach einem der Ansprüche 11 bis 14, wobei die Package-Schicht (128) ein Polymermaterial aufweist.
  16. Verfahren zum Bilden eines Chip-Package, das Folgendes umfasst: Ausbilden eines leitfähigen (112) Strukturelements über einem Trägersubstrat (100); Anordnen eines Halbleiter-Dies (114) über dem Trägersubstrat (100); Ausbilden einer Package-Schicht (128) über dem Trägersubstrat (100), um den Halbleiter-Die (114) und das leitfähige Strukturelement (112) mindestens teilweise zu verkapseln; und Erwärmen des leitfähigen Strukturelements (112) bei einer Temperatur von 200°C bis 400°C vor der Bildung der Package-Schicht (128), um eine Seitenwand des leitfähigen Strukturelements (112') mit einer gewellten Morphologie mit einer Höhenvariation (R1) der gewellten Morphologie in einem Bereich von 10 nm bis 130 nm zu bilden.
  17. Verfahren zum Bilden eines Chip-Package nach Anspruch 16, wobei während der Erwärmung des leitfähigen Strukturelements (112) eine Oxidschicht (113) ausgebildet wird, die das leitfähige Strukturelement (112) umgibt.
  18. Verfahren zum Bilden eines Chip-Package nach Anspruch 16 oder 17, das des Weiteren Folgendes umfasst: Ausbilden einer Keimschicht (106) über dem Trägersubstrat (100); Ausbilden einer Maskenschicht (108) über der Keimschicht (106), wobei die Maskenschicht (108) eine Öffnung (110) hat, die einen Abschnitt der Keimschicht (106) frei legt; und Elektroplattieren eines leitfähigen Materials über dem durch die Öffnung (110) frei gelegten Abschnitt der Keimschicht (106), um das leitfähige Strukturelement (112) zu bilden.
  19. Verfahren zum Bilden eines Chip-Package nach einem der Ansprüche 16 bis 18, wobei das leitfähige Strukturelement (112) erwärmt wird, nachdem der Halbleiter-Die (114) über dem Trägersubstrat (100) angeordnet wurde.
  20. Verfahren zum Bilden eines Chip-Package nach einem der Ansprüche 16 bis 19, das des Weiteren Folgendes umfasst: Entfernen des Trägersubstrats (100); und Stapeln einer Package-Struktur (140) über den Halbleiter-Die (114).
DE102016100001.9A 2015-10-13 2016-01-01 Struktur und Herstellungsverfahren für ein Chip-Package Active DE102016100001B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/881,840 US9595510B1 (en) 2015-10-13 2015-10-13 Structure and formation method for chip package
US14/881,840 2015-10-13

Publications (2)

Publication Number Publication Date
DE102016100001A1 DE102016100001A1 (de) 2017-04-13
DE102016100001B4 true DE102016100001B4 (de) 2021-05-27

Family

ID=58227750

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016100001.9A Active DE102016100001B4 (de) 2015-10-13 2016-01-01 Struktur und Herstellungsverfahren für ein Chip-Package

Country Status (5)

Country Link
US (4) US9595510B1 (de)
KR (1) KR101821477B1 (de)
CN (1) CN106571346B (de)
DE (1) DE102016100001B4 (de)
TW (1) TWI593029B (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102619466B1 (ko) * 2016-06-13 2024-01-02 삼성전자주식회사 팬 아웃 패널 레벨 패키지의 제조 방법 및 그에 사용되는 캐리어 테이프 필름
US10269589B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a release film as isolation film in package
US10261123B2 (en) * 2017-08-24 2019-04-16 Micron Technology, Inc. Semiconductor device structures for burn-in testing and methods thereof
DE102018111389A1 (de) 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10586763B2 (en) * 2017-11-15 2020-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
US11289426B2 (en) * 2018-06-15 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11462418B2 (en) * 2020-01-17 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030228767A1 (en) * 2002-06-06 2003-12-11 Yasuo Tanaka Method of manufacturing a semiconductor device including a heat treatment procedure
US20110285015A1 (en) * 2010-05-23 2011-11-24 Nepes Corporation Bump structure and fabrication method thereof
WO2014203798A1 (ja) * 2013-06-19 2014-12-24 富士電機株式会社 半導体装置
US20150130070A1 (en) * 2013-11-11 2015-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232563B1 (en) * 1995-11-25 2001-05-15 Lg Electronics Inc. Bump electrode and method for fabricating the same
US7183650B2 (en) * 2001-07-12 2007-02-27 Renesas Technology Corp. Wiring glass substrate for connecting a semiconductor chip to a printed wiring substrate and a semiconductor module having the wiring glass substrate
US6861354B2 (en) * 2002-02-04 2005-03-01 Asm Nutool Inc Method and structure to reduce defects in integrated circuits and substrates
CN1243377C (zh) 2002-02-10 2006-02-22 台湾积体电路制造股份有限公司 具掺杂的铜内联结构的制造方法
CN1248304C (zh) * 2002-06-13 2006-03-29 松下电器产业株式会社 布线结构的形成方法
US20040038526A1 (en) * 2002-08-08 2004-02-26 United Microelectronics Corp. Thermal process for reducing copper via distortion and crack
DE102006022254B4 (de) * 2006-05-11 2008-12-11 Infineon Technologies Ag Halbleiterbauteil mit in Kunststoffgehäusemasse eingebetteten Halbleiterbauteilkomponenten, Anordnung für eine Mehrzahl von Halbleiterbauteilen und Verfahren zur Herstellung von Halbleiterbauteilen
US7989270B2 (en) * 2009-03-13 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming three-dimensional vertically oriented integrated capacitors
US8324738B2 (en) * 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8338231B2 (en) * 2010-03-29 2012-12-25 Infineon Technologies Ag Encapsulated semiconductor chip with external contact pads and manufacturing method thereof
US8716867B2 (en) * 2010-05-12 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming interconnect structures using pre-ink-printed sheets
US9508674B2 (en) * 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9378982B2 (en) 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
CN104143527A (zh) * 2013-05-09 2014-11-12 中芯国际集成电路制造(上海)有限公司 一种导电插塞和tsv的形成方法
US8941244B1 (en) 2013-07-03 2015-01-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9252065B2 (en) * 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030228767A1 (en) * 2002-06-06 2003-12-11 Yasuo Tanaka Method of manufacturing a semiconductor device including a heat treatment procedure
US20110285015A1 (en) * 2010-05-23 2011-11-24 Nepes Corporation Bump structure and fabrication method thereof
WO2014203798A1 (ja) * 2013-06-19 2014-12-24 富士電機株式会社 半導体装置
US20150130070A1 (en) * 2013-11-11 2015-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
TWI593029B (zh) 2017-07-21
US20190006332A1 (en) 2019-01-03
US20170186736A1 (en) 2017-06-29
KR101821477B1 (ko) 2018-01-23
US10748882B2 (en) 2020-08-18
KR20170043421A (ko) 2017-04-21
US10074637B2 (en) 2018-09-11
US11329031B2 (en) 2022-05-10
DE102016100001A1 (de) 2017-04-13
US20200381407A1 (en) 2020-12-03
TW201714228A (zh) 2017-04-16
US9595510B1 (en) 2017-03-14
CN106571346A (zh) 2017-04-19
CN106571346B (zh) 2019-09-13

Similar Documents

Publication Publication Date Title
DE102016100001B4 (de) Struktur und Herstellungsverfahren für ein Chip-Package
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102019115275B4 (de) Halbleiter-Interconnect-Struktur und Verfahren
DE102014019414B4 (de) Fan-out-Gehäuse und Verfahren zu seiner Herstellung
DE102015017329B3 (de) Herstellungsverfahren einer Halbleitervorrichtung
DE102015105990B4 (de) Halbleiterbauelement und Herstellungsverfahren
DE102015106053B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102013101192B4 (de) Halbleitergehäuse
DE102019117006A1 (de) Halbleitervorrichtung und verfahren zur herstellung
DE102018130035B4 (de) Package und verfahren
DE102016116088A1 (de) Halbleitervorrichtung und Verfahren
DE102015105855A1 (de) Halbleitergehäuse und Verfahren zu ihrer Ausbildung
DE102015116231B4 (de) Halbleiter-Vorrichtungen
DE102014114633A1 (de) Gehäusestrukturen und Verfahren zu ihrer Ausbildung
DE102015116822A1 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102020104147A1 (de) Halbleiter-bauelemente und verfahren zu deren herstellung
DE102016100021A1 (de) Gehäusestrukturen und Verfahren ihrer Herstellung
DE102014117649A1 (de) Halbleiter-Gehäusesystem und -Verfahren
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102019113476A1 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102016114814B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102018121879A1 (de) Halbleiter-Package und Verfahren
DE102020124229A1 (de) Halbleitervorrichtung und verfahren
DE102018123492A1 (de) Halbleiterbauelement und herstellungsverfahren
DE102020115288A1 (de) Halbleitervorrichtungen und herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023485000

Ipc: H01L0023500000

R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final