CN111199947A - 扇出型半导体封装件 - Google Patents

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CN111199947A
CN111199947A CN201911093382.6A CN201911093382A CN111199947A CN 111199947 A CN111199947 A CN 111199947A CN 201911093382 A CN201911093382 A CN 201911093382A CN 111199947 A CN111199947 A CN 111199947A
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layer
metal pattern
fan
pattern layer
semiconductor package
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金俊成
李斗焕
朴振嫙
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本发明提供一种扇出型半导体封装件。所述扇出型半导体封装件包括：半导体芯片；包封剂，覆盖所述半导体芯片；连接结构，设置在所述半导体芯片的下方；以及第一金属图案层和第二金属图案层，设置在所述半导体芯片的不同高度上，其中，所述第一金属图案层设置为电连接到诸如框架的电连接构件，设置用于封装件的通过经过所述第二金属图案层的路径的在竖直方向上的电连接。

Description

扇出型半导体封装件
本申请要求于2018年11月16日在韩国知识产权局提交的第10-2018-0141648号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过整体引用被包含于此。
技术领域
本公开涉及一种半导体封装件，例如，扇出型半导体封装件。
背景技术
近年来与半导体芯片相关的技术开发中的主要趋势之一是减小组件的尺寸。因此，在封装领域中，根据随着对小型半导体芯片等的需求的激增，需要实现大量的具有小尺寸的引脚。
为了满足这种需求，提出的半导体封装件技术中的一种是扇出型半导体封装件。扇出型半导体封装件可将电连接结构重新分布在其中设置有半导体芯片的区域之外，从而能够在保持小尺寸的同时实现大量引脚。
另一方面，近来，为了改善高端智能手机产品的电特性并有效利用空间，并且应用包括不同半导体芯片的半导体封装件的层叠封装(POP)，需要在半导体封装件结构中形成背侧电路，并且对背侧电路的线和空间的需求根据芯片特性的增强和面积减小的需求而不断增加。
发明内容
本公开的一方面在于提供一种扇出型半导体封装件，该扇出型半导体封装件具有背侧电路，能够应用于层叠封装(POP)结构，能够确保优异的信号和功率特性，并且还能够确保产品的轻量化、纤薄化、缩短化和紧凑性。
本公开的一方面在于提供设置在封装件的背侧上的不同高度上的第一金属图案层和第二金属图案层，其中，所述第一金属图案层设置为电连接到诸如框架的电连接构件，设置用于封装件的通过经过所述第二金属图案层的路径的在竖直方向上的电连接。
根据本公开的一方面，一种扇出型半导体封装件包括：框架，具有通孔并且包括一个或更多个布线层；半导体芯片，设置在所述框架的所述通孔中；连接结构，设置在所述框架和所述半导体芯片中的每个的下方，并且包括一个或更多个重新分布层；包封剂，覆盖所述框架和所述半导体芯片中的每个的上表面，并且填充所述框架的所述通孔的壁表面和所述半导体芯片的侧表面之间的空间；第一金属图案层，设置在所述包封剂的上表面上；绝缘材料，设置在所述包封剂的上表面上并覆盖所述第一金属图案层；以及第二金属图案层，设置在所述绝缘材料的上表面上，其中，所述第一金属图案层位于所述第二金属图案层的下表面和所述框架的所述布线层之中的最上面的布线层的上表面之间的高度上，并且所述第一金属图案层通过经过所述第二金属图案层的路径电连接到所述最上面的布线层。
根据本公开的另一方面，一种扇出型半导体封装件包括：连接结构，包括一个或更多个重新分布层；半导体芯片，设置在所述连接结构上，并具有电连接到所述重新分布层的连接垫；电连接构件，设置在所述连接结构上，并电连接到所述重新分布层以提供竖直电连接路径；包封剂，设置在所述连接结构上并且覆盖所述半导体芯片和所述电连接构件中的每个的至少一部分；第一金属图案层，设置在所述包封剂上；绝缘材料，设置在所述包封剂上并覆盖所述第一金属图案层；以及第二金属图案层，设置在所述绝缘材料上，其中，所述第一金属图案层位于所述第二金属图案层的下表面和所述电连接构件的上表面之间的高度上，并且所述第一金属图案层通过经过所述第二金属图案层的路径电连接到所述电连接构件。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其它方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性剖视图；
图4是示出扇入型半导体封装件的封装工艺的示意性剖视图；
图5是示出扇入型半导体封装件安装在印刷电路板上并最终安装在电子装置的主板上的情况的示意性剖视图；
图6是示出扇入型半导体封装件嵌入在印刷电路板中并最终安装在电子装置的主板上的情况的示意性剖视图；
图7是示出扇出型半导体封装件的示意性剖视图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性剖视图；
图9是示出扇出型半导体封装件的示例的示意性剖视图；
图10至图13是示出图9的扇出型半导体封装件的示例制造过程的示意图；并且
图14示意性示出了扇出型半导体封装件的另一示例。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。为清楚起见，可夸大或减小附图中的元件的形状和尺寸。
电子装置
图1是示意性地示出电子装置系统的示例的框图。
参照附图，电子装置1000可包括主板1010。主板1010可物理连接和/或电连接到芯片相关组件1020、网络相关组件1030和其它组件1040。它们还可通过各种信号线1090与以下将描述的其它组件组合。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等；应用处理器芯片，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等；逻辑芯片等，诸如模数转换器、专用IC(ASIC)等，但不限于此，并且可包括其它类型的芯片相关组件。芯片相关组件1020可彼此组合。
网络相关组件1030可包括Wi-Fi(IEEE 802.11族等)、WiMAX(IEEE 802.16族等)、IEEE 802.20、长期演进LTE、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPS、GPRS、CDMA、TDMA、DECT、蓝牙、3G、4G、5G、无线LAN以及如之后指定的任意其它无线协议和有线协议，但不限于此，并且可进一步包括任意其它各种无线标准或协议或者有线标准或协议。网络相关组件1030也可与芯片相关组件1020组合。
其它组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)，但不限于此，并且可包括用于各种其它目的的其它无源组件。其它组件1040除了可与芯片相关组件1020和/或网络相关组件1030组合之外，还可彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010或者可不物理连接和/或电连接到主板1010的其它组件。其它组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储装置(例如，硬盘驱动器)(未示出)、光盘(CD)(未示出)和数字通用光盘(DVD)(未示出)等，但不限于此，并且根据电子装置1000的类型，可包括用于各种目的的其它组件。
电子装置1000可以是智能电话、个人数字助理、数字摄像机、数码相机、网络系统、计算机、监视器、平板计算机、膝上型计算机、上网本、电视机、视频游戏机、智能手表、汽车组件等，但不限于此，并且可以是处理数据的任意其它电子装置。
图2是示意性地示出电子装置的示例的透视图。
参照附图，半导体封装件可出于各种目的应用到如上所述的各种电子装置。例如，诸如主板的印刷电路板1110可包括在智能电话1100的主体1101中。另外，各种组件1120可物理连接和/或电连接到印刷电路板1110。另外，可物理连接和/或电连接到印刷电路板1110或者可不物理连接和/或电连接到印刷电路板1110的其它组件(诸如，相机1130)可被容纳在主体1101内。组件1120中的一部分可以是芯片相关组件，例如(但不限于)半导体封装件1121。电子装置不必局限于智能电话1100，并且可以是如上所述的其它电子装置。
半导体封装件
通常，半导体芯片可在其中集成有大量微电子电路，但半导体芯片自身不一定用作半导体芯片的成品产品，并且半导体芯片会被外部的物理冲击或者化学冲击损坏。因此，半导体芯片自身可能无法按照原样被使用，并且可被封装并且在这种封装状态下用于电子装置等。
由于就电连接而言，半导体芯片和电子装置的主板之间的电路宽度可能存在差异，因此可能需要半导体封装。具体地，对于半导体芯片，连接垫的尺寸和连接垫之间的间距非常小而且窄，然而电子装置的主板的组件安装垫的尺寸和组件安装垫之间的间距分别比半导体芯片的规格大很多且宽很多。因此，由于难以将半导体芯片直接安装在这种主板上，因此需要可缓解半导体芯片与主板之间的电路宽度的差异的封装技术。
通过这种封装技术制造的半导体封装件可根据其结构和用途而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示意性地示出扇入型半导体封装件在其被封装之前和在其被封装之后的剖视图。
图4是示意性地示出扇入型半导体封装件的封装工艺的剖视图。
参照附图，半导体芯片2220可以是处于裸态的集成电路(IC)。主体2221可包括硅(Si)、锗(Ge)、砷化镓(GaAs)等。连接垫2222可包括诸如铝(Al)等的导电材料并形成在主体2221的一个表面上。诸如氧化物膜、氮化物膜等的钝化膜2223可形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。此时，由于连接垫2222非常小，因此甚至可能难以将集成电路(IC)安装在中等等级的印刷电路板(PCB)上以及电子装置的主板上。
可依照半导体芯片2220的尺寸在半导体芯片2220上形成连接结构2240，以使连接垫2222重新分布。连接结构2240可通过如下方式制备：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成用于使连接垫2222敞开的通路孔2243h，并且形成布线图案2242和过孔2243。然后，可形成用于保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。例如，可通过一系列工艺形成包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可以是其中半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)布置在元件的内部的封装件类型。扇入型半导体封装件可具有良好的电特性，并且可按照相对低的成本生产。因此，智能电话中的许多元件可按照扇入型半导体封装件形式来制造。具体地，正在以同时实现小尺寸形式并实现快速信号传输的方向发展。
因为在扇入型半导体封装件中，所有的I/O端子应设置在半导体芯片的内部，因此可能存在许多空间局限性。因此，这种结构可能难以应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。另外，由于这种问题，扇入型半导体封装件可能无法直接安装在电子装置的主板上和直接用在电子装置的主板中。即使在半导体芯片的I/O端子的尺寸和间距在重新分布工艺中增大时，它们可能仍不具有足以直接安装在电子装置的主板上的尺寸和间距。
图5是示意性地示出安装在印刷电路板上的扇入型半导体封装件最终安装在电子装置的主板上的剖视图。
图6是示意性地示出嵌入在印刷电路板中的扇入型半导体封装件最终安装在电子装置的主板上的剖视图。
参照附图，扇入型半导体封装件2200可被构造为使得半导体芯片2220的连接垫2222(即，I/O端子)通过印刷电路板2301再次重新分布，并且安装在印刷电路板2301上的扇入型半导体封装件2200被安装在电子装置的主板2500上。此时，焊球2270等可利用底部填充树脂2280固定，并且其外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的印刷电路板2302中，并且半导体芯片2220的连接垫2222(即，I/O端子)可以以嵌入形式再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上，可能难以在电子装置的主板上直接安装扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的印刷电路板上，然后可通过封装工艺安装在电子装置的主板上，或者可以以嵌入在印刷电路板中的形式安装在电子装置的主板上。
扇出型半导体封装件
图7是示意性地示出扇出型半导体封装件的剖视图。
参照附图，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外侧。钝化层2150还可形成在连接结构2140上。凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122等的集成电路(IC)。连接结构2140可包括：绝缘层2141；布线层2142，形成在绝缘层2141上；以及过孔2143，用于使连接垫2122和布线层2142电连接。
扇出型半导体封装件可通过形成在半导体芯片上的连接结构将I/O端子重新分布到半导体芯片的外侧来形成。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子应设置在半导体芯片的内部。当元件的尺寸减小时，球的尺寸和节距应减小。因此，可能无法使用标准化的球布局。另一方面，在扇出型半导体封装件中，I/O端子可通过形成在半导体芯片上的连接结构重新分布在半导体芯片的外侧。尽管半导体芯片的尺寸减小，仍可按照原样使用标准化的球布局。因此，扇出型半导体封装件可在没有单独的印刷电路板的情况下安装在电子装置的主板上(如下所述)。
图8是示意性地示出扇出型半导体封装件安装在电子装置的主板上的剖视图。
参照附图，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。例如，如上所述，扇出型半导体封装件2100可包括可使连接垫2122重新分布到半导体芯片2120的尺寸以外的扇出区域的位于半导体芯片2120上的连接结构2140。可按照原样使用标准化的球布局，结果，扇出型半导体封装件2100可在没有单独的印刷电路板等的情况下安装在电子装置的主板2500上。
如上，由于扇出型半导体封装件可在没有单独的印刷电路板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可制造为比使用印刷电路板的扇入型半导体封装件薄。因此，可实现扇出型半导体封装件的小型化和纤薄化。由于扇出型半导体封装件的优异的热特性和电特性，因此它还可适合于移动产品。另外，扇出型半导体封装件可实现为比使用印刷电路板(PCB)的普通的层叠封装(POP)类型更紧凑，并且可防止由弯曲现象导致的问题。
扇出型半导体封装可指用于将半导体芯片安装在电子装置的主板等上并且用于保护半导体芯片免受外部冲击的影响的封装技术，并且扇出型半导体封装件可具有与印刷电路板(PCB)(诸如其中嵌入有扇入型半导体封装件的印刷电路板)的概念不同的概念，它们在规格、用途等方面彼此不同。
在下文中，可参照附图描述如下的扇出型半导体封装件：具有背侧电路，能够应用于层叠封装(POP)结构，能够确保优异的信号特性和功率特性，并且还能够确保产品的轻量化、纤薄化、缩短化和紧凑性。
图9是示出扇出型半导体封装件的示例的示意性剖视图。
参照附图，根据示例的扇出型半导体封装件100A可包括：框架110，具有通孔110H并且包括一个或更多个布线层112a、112b和112c；半导体芯片120，设置在框架110的通孔110H中；连接结构140，设置在框架110和半导体芯片120中的每个的下方，并且包括一个或更多个重新分布层142；包封剂130a，覆盖框架110和半导体芯片120中的每个的上表面，并填充框架110的通孔110H的壁表面和半导体芯片120的侧表面之间的空间；第一金属图案层132，设置在包封剂130a的上表面上；绝缘材料130b，设置在包封剂130a的上表面上并覆盖第一金属图案层132；第二金属图案层134，设置在绝缘材料130b的上表面上。第一金属图案层132位于第二金属图案层134的下表面和框架110的布线层112a、112b和112c之中的最上面的布线层112c的上表面之间的高度上。在这种情况下，第一金属图案层132通过穿过第二金属图案层134的路径P电连接到最上面的布线层112c。根据示例的半导体封装件100A还可包括：第一金属过孔135，穿过绝缘材料130b并且使第一金属图案层132和第二金属图案层134电连接；以及第二金属过孔137，穿过包封剂130a和绝缘材料130b并且使第二金属图案层134和最上面的布线层112c电连接。路径P可依次穿过第一金属图案层132、第一金属过孔135、第二金属图案层134、第二金属过孔137和最上面的布线层112c，或者反之亦然。
如上所述，为了改善高端智能手机产品的电特性并有效利用空间，并且应用包括不同半导体芯片的半导体封装件的层叠封装(POP)，需要在半导体封装件结构中形成背侧电路，并且对背侧电路的线和空间的需求根据对芯片特性的增强和面积减小的需求而不断增加。例如，需要一种其中存储器封装件堆叠在应用处理器封装件上的层叠封装结构。为此目的，需要引入精细设计的背侧电路。
因此，已经提出了通过在用于密封半导体芯片的模制材料的上表面上进行镀覆来形成背侧电路的技术。近年来，由于存储器容量和速度的增加，需要确保优异的信号特性和功率特性。当如上所述在单层中形成背侧电路时，可能难以确保优异的信号特性和功率特性。为了解决这种问题，可考虑在模制材料上进一步堆叠绝缘层，并在堆叠的绝缘层上进一步形成背侧电路。在这种情况下，可能存在会增加过孔形成工艺并且其整体厚度变厚的问题。
由于根据实施例的扇出型半导体封装件100A包括基本上布置在不同高度上的第一金属图案层132和第二金属图案层134作为背侧电路，因此可通过信号图案和接地图案的适当布置来确保优异的信号特性和功率特性。例如，形成在包封剂130a的上表面上的第一金属图案层132没有直接通过仅穿透包封剂130a的过孔连接到框架110的最上面的布线层112c，而是可通过穿过第二金属图案层134的路径P(例如，通过穿过第一金属过孔135、第二金属图案层134和第二金属过孔137的路径P)电连接到最上面的布线层112c。在这种情况下，不存在连接在第一金属图案层132和框架110的最上面的布线层112c之间的单独的金属过孔，从而可省略一次过孔工艺。因此，第一金属图案层132可与诸如穿透包封剂130a的第二金属过孔137的过孔间隔开。由于不需要过孔镀覆工艺，因此可减小第一金属图案层132的镀覆厚度，结果，也可降低封装件100A的总厚度。
第一金属图案层132的厚度t1可比第二金属图案层134的厚度t2和/或框架110的最上面的布线层112c的厚度t3薄。另外，第二金属图案层134的厚度t2也可比框架110的最上面的布线层112c的厚度t3薄，以进一步变薄。另外，第一金属过孔135的高度h1可小于第二金属过孔137的高度h2。因此，可使封装件100A的整体厚度最小化。
第一金属图案层132可包括接地图案，但可不包括信号图案。第二金属图案层134可包括接地图案和信号图案两者。例如，第一金属图案层132可主要设计用于接地图案以提供更宽的接地平面，第二金属图案层134可主要设计用于信号图案以提供更短的信号路径，从而信号特性和功率特性两者都可得到改善。在这种情况下，第一金属图案层132的接地图案可通过依次穿过第一金属过孔135的接地过孔、第二金属图案层134的接地图案以及第二金属过孔137的接地过孔的路线电连接到最上面的布线层112c的接地图案，或反之亦然。此外，第二金属图案层134的信号图案可通过第二金属过孔137的信号过孔以最短路径电连接到最上面的布线层112c的信号图案。另外，可通过第一金属图案层132在封装件100A的上部执行翘曲控制。
从这个观点来看，第一金属图案层132的覆盖包封剂130a的上表面的平面区域可大于第二金属图案层134的覆盖绝缘材料130b的上表面的平面区域。这是因为第一金属图案层132主要设计用于接地图案，并且第二金属图案层134主要设计用于信号图案。在半导体芯片120的无效表面的正上方的区域中，第一金属图案层132的金属比可大于第二金属图案层134的金属比。
根据示例的扇出型半导体封装件100A还可包括：第一钝化层150，设置在连接结构140下方，并且具有用于分别使重新分布层142之中的最下面的重新分布层142的至少一部分敞开的多个第一开口；多个凸块下金属160，分别设置在多个第一开口中并分别电连接到最下面的重新分布层142；多个电连接金属170，分别设置在第一钝化层150下方并且电连接到多个凸块下金属160；以及/或者第二钝化层180，设置在绝缘材料130b的上表面上，覆盖第二金属图案层134，并具有分别使第二金属图案层134的至少一部分敞开的多个第二开口。
在下文中，将更详细地描述根据示例的扇出型半导体封装件100A中包括的每个构造。
框架110可根据绝缘层111a和111b的特定材料来改善封装件100A的刚性，并且可起到确保包封剂130a的厚度均匀性的作用。框架110可具有穿过绝缘层111a和111b的通孔110H。半导体芯片120可设置在通孔110H中，并且无源组件(未示出)可根据需要一起设置。通孔110H可具有围绕半导体芯片120的壁表面，但不限于此。除了绝缘层111a和111b之外，框架110可包括布线层112a、112b和112c以及布线过孔113a和113b，因此可用作用于提供竖直电连接路径的电连接构件。根据需要，可引入诸如金属柱的能够提供另一类型的竖直电连接路径的电连接构件替代框架110。
框架110可包括：第一绝缘层111a，接触连接结构140；第一布线层112a，接触连接结构140并嵌入第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与其中嵌入有第一布线层112a的一侧相对的一侧上；第二绝缘层111b，设置在第一绝缘层111a上并覆盖第二布线层112b；以及第三布线层112c，设置在第二绝缘层111b的与其中嵌入有第二布线层112b的一侧相对的一侧上。第一布线层112a和第二布线层112b可通过穿过第一绝缘层111a的第一布线过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过穿过第二绝缘层111b的第二布线过孔113b彼此电连接。第一布线层112a、第二布线层112b和第三布线层112c根据其功能可通过重新分布层142和连接过孔143电连接到连接垫122。
绝缘层111a和111b的材料没有特别限制。例如，可使用绝缘材料。作为绝缘材料，可使用诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或者热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-up Film)等)。可选地，可使用其中芯材料(诸如玻璃纤维、玻璃布、玻璃织物等)与无机填料一起浸渍有热固性树脂或热塑性树脂的材料(例如，半固化片等)。
布线层112a、112b和112c与布线过孔113a和113b一起可为封装件提供竖直电连接路径，并且可执行使连接垫122重新分布的作用。作为用于形成布线层112a、112b和112c的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线层112a、112b和112c可根据层的期望设计执行各种功能。例如，可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，例如，数据信号图案等。接地(GND)图案和电力(PWR)图案可以是相同的图案。布线层112a、112b和112c可包括各种类型的过孔垫等。布线层112a、112b和112c可通过已知的镀覆工艺形成，并且可分别包括种子层和导体层。
布线层112a、112b和112c中的每个的厚度可比重新分布层142中的每个的厚度厚。例如，框架110可具有等于或大于半导体芯片120的厚度的厚度。为了保持刚性，可选择半固化片等作为绝缘层111a和111b的材料，并且布线层112a、112b和112c可相对厚。连接结构140可能需要微电路和高密度设计。因此，可选择感光介电(PID)树脂等作为绝缘层141的材料，并且由此获得的重新分布层142的厚度可相对薄。布线层112a、112b和112c中的每个的厚度可分别比第一金属图案层132的厚度t1和第二金属图案层134的厚度t2厚。具体地，布线层112a、112b和112c中的每个的厚度可比第一金属图案层132的厚度t1厚。其描述如上所述。
第一布线层112a可凹入第一绝缘层111a中。按照这种方式，在第一布线层112a凹入第一绝缘层111a中以在第一绝缘层111a的与连接结构140接触的表面和第一布线层112a的与连接结构140接触的表面之间具有台阶差的情况下，当利用包封剂130a包封半导体芯片120和框架110时，可防止形成材料渗出而污染第一布线层112a。
布线过孔113a和113b可使形成在不同层上的布线层112a、112b和112c电连接，从而在框架110中形成电路径。作为用于形成布线过孔113a和113b的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线过孔113a和113b可包括信号过孔、电力过孔、接地过孔等。电力过孔和接地过孔可以是相同的过孔。布线过孔113a和113b可分别是利用金属材料填充的填充型过孔，或者可以是其中金属材料沿通路孔的壁表面形成的共形型过孔。此外，它们均可具有锥形形状。布线过孔113a和113b也可通过镀覆工艺形成，并且可包括种子层和导体层。
当形成用于第一布线过孔113a的孔时，第一布线层112a的垫的一部分可用作止挡件。在工艺方面，具有锥形形状的第一布线过孔113a的上表面的宽度可比其下表面的宽度宽。在这种情况下，第一布线过孔113a可与第二布线层112b的垫图案一体化。当形成用于第二布线过孔113b的孔时，第二布线层112b的垫的一部分可用作止挡件。在工艺方面，具有锥形形状的第二布线过孔113b的上表面的宽度可比其下表面的宽度宽。在这种情况下，第二布线过孔113b可与第三布线层112c的垫图案一体化。
尽管未在附图中示出，但根据需要出于屏蔽电磁波或者散热的目的，金属层(未示出)可设置在框架110的通孔110H的壁表面上，金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是数百至数百万个器件集成在一个芯片中的集成电路(IC)。在这种情况下，集成电路可以是诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器等的应用处理器芯片，但不限于此；可以是电源管理IC(PMIC)；或者可以是诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等的存储器芯片；模数转换器；诸如专用IC(ASIC)等的逻辑芯片。
半导体芯片120可以是其中没有形成单独的凸块或布线层的处于裸态的集成电路，但不限于此，并且根据需要可以是封装型集成电路。可基于有源晶圆形成集成电路。在这种情况下，可使用硅(Si)、锗(Ge)、砷化镓(GaAs)等作为半导体芯片120的主体121的基体材料。可在主体121中形成各种电路。连接垫122可用于将半导体芯片120电连接到其它组件，并且诸如铝(Al)等的导电材料可用作其形成材料而没有任何特别限制。可在主体121上形成使连接垫122暴露的钝化膜123。钝化膜123可以是氧化物膜或氮化物膜，或者可以是氧化物膜和氮化物膜的双层膜。可在其它必要位置进一步设置绝缘膜(未示出)等。另一方面，在半导体芯片120中，其上设置有连接垫122的表面可成为有效表面，并且与其相对的表面可成为无效表面。此时，当在半导体芯片120的有效表面上形成钝化膜123时，半导体芯片120的有效表面可基于钝化膜123的最下表面确定位置关系。
包封剂130a可包封框架110和半导体芯片120，并且还可填充通孔110H的至少一部分。包封剂130a可包括绝缘材料。绝缘材料的示例可包括诸如热固性树脂的环氧树脂、诸如聚酰亚胺的热塑性树脂、或包括热固性树脂或热塑性树脂和诸如无机填料的增强材料的树脂(具体地，ABF、FR-4、BT树脂等)。另外，可使用诸如EMC(环氧塑封料)的已知的模制材料。此外，根据需要可使用感光材料，例如，感光包封剂(PIE)。根据需要，也可使用其中诸如热固性树脂或热塑性树脂的绝缘树脂浸渍有诸如玻璃纤维、玻璃布、玻璃织物等的芯材料和/或无机填料的材料。
第一金属图案层132可设置在包封剂130a上以向封装件100A提供背侧电路。第一金属图案层132还可包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。根据期望的设计，第一金属图案层132可执行各种功能，但可优选地仅包括接地(GND)图案。接地(GND)图案也可用作电力(PWR)图案。第一金属图案层132可具有板的形式，因此可不包括单独的垫图案。这种板可具有由第二金属过孔137形成的多个岛部。第一金属图案层132可通过已知的镀覆工艺形成，并且可包括种子层和导体层。
绝缘材料130b还可在封装件100A的背侧上提供绝缘层。绝缘材料130b还可包括绝缘材料。绝缘材料的示例可包括诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或包括热固性树脂或热塑性树脂和诸如无机填料的增强材料的树脂(具体地，ABF、FR-4、BT树脂等)。此外，根据需要可使用感光材料，例如，感光介电(PID)材料。根据需要，可使用其中诸如热固性树脂或热塑性树脂的绝缘树脂浸渍有诸如玻璃纤维、玻璃布、玻璃织物等的芯材料和/或无机填料的材料。绝缘材料130b可利用与包封剂130a相同的材料形成，或者可利用另一材料形成。根据工艺，它们之间的边界可能不清楚。
第二金属图案层134也可设置在绝缘材料130b上以为封装件100A提供背侧电路。第二金属图案层134还可包括导电材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。根据期望的设计，第二金属图案层134可执行各种功能，但可优选地仅包括接地(GND)图案。接地(GND)图案也可用作电力(PWR)图案。第二金属图案层134可包括各种类型的过孔垫、电连接金属垫等。第二金属图案层134可通过已知的镀覆工艺形成，并且可包括种子层和导体层。
第一金属过孔135可穿过绝缘材料130b，并且可将第一金属图案层132和第二金属图案层134彼此电连接。第一金属过孔135还可包括金属材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第一金属过孔135也可以是分别利用金属材料填充的填充型过孔，或者可以是其中金属材料沿通路孔的壁表面形成的共形型过孔。此外，第一金属过孔135可具有与布线过孔113a和113b方向相同的锥形形状。第一金属过孔135还可包括信号过孔、接地过孔、电力过孔等。电力过孔和接地过孔可以是相同的过孔。第一金属过孔135可通过已知的镀覆工艺形成，并且可包括种子层和导体层。
第二金属过孔137可穿过包封剂130a和绝缘材料130b，并且可使第二金属图案层134和框架110的最上面的布线层112c电连接。第二金属过孔137也可包括金属材料，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金。第二金属过孔137也可以是分别利用金属材料填充的填充型过孔，或者可以是其中金属材料沿通路孔的壁表面形成的共形型过孔。此外，第二金属过孔137可具有与布线过孔113a和113b方向相同的锥形形状。第二金属过孔137还可包括信号过孔、接地过孔、电力过孔等。电力过孔和接地过孔可以是相同的过孔。第二金属过孔137可通过已知的镀覆工艺形成，并且可包括种子层和导体层。
连接结构140可使半导体芯片120的连接垫122重新分布。半导体芯片120的具有各种功能的数十至数百个连接垫122可通过连接结构140重新分布。根据其功能，连接垫122通过电连接金属170可物理连接和/或可电连接到外部。连接结构140可包括：绝缘层141；重新分布层142，设置在绝缘层141上；以及连接过孔143，穿过绝缘层141，并且使连接垫122和重新分布层142电连接，并且使布线层112a、112b和112c之中的最下面的布线层112a与重新分布层142电连接。它们可比附图示出的那些多或少。
作为绝缘层141的材料，可使用绝缘材料。在这种情况下，感光介电(PID)材料可用作绝缘材料。在这种情况下，可通过光过孔工艺引入精细节距。如在传统情况下那样，可使半导体芯片120中的数十至数百万个连接垫122非常有效地重新分布。绝缘层141可彼此邻接，并且边界可不清楚。
重新分布层142可进行重新分布以将半导体芯片120的连接垫122电连接到电连接金属170。作为用于形成重新分布层142的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。重新分布层142还可根据期望的设计执行各种功能。例如，可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。接地(GND)图案和电力(PWR)图案可以是相同的图案。另外，重新分布层142可包括各种类型的过孔垫、电连接金属垫等。重新分布层142可通过镀覆工艺形成，并且可包括种子层和导体层。
连接过孔143可使形成在不同层上的重新分布层142电连接，并且可将半导体芯片120的连接垫122和框架110的最下面的布线层112a电连接到重新分布层142。当半导体芯片120是裸片时，连接过孔143可与连接垫122物理接触。作为用于形成连接过孔143的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)钛(Ti)或它们的合金的金属材料。连接过孔143可包括信号过孔、电力过孔、接地过孔等。电力过孔和接地过孔可以是相同的过孔。连接过孔143也可以是分别利用金属材料填充的填充型过孔，或者可以是其中金属材料沿通路孔的壁表面形成的共形型过孔。此外，连接过孔143与布线过孔113a和113b中的每个可具有方向相反的锥形形状。连接过孔143也可使用镀覆工艺形成，并且可包括种子层和导体层。
第一钝化层150可以是用于保护连接结构140免受外部的物理损坏或化学损坏等的附加结构。第一钝化层150可包括热固性树脂。例如，第一钝化层150可以是ABF，但不限于此。第一钝化层150可具有用于使重新分布层142之中的最下面的重新分布层142的至少一部分敞开的开口。开口的数量可在数十至数万的范围内，或者更多或更少。开口中的每个可由多个孔形成。根据需要，诸如电容器的表面安装组件可设置在第一钝化层150的下表面上以电连接到重新分布层142，结果，可电连接到半导体芯片120。
凸块下金属160也可以是改善了电连接金属170的连接可靠性并因此改善了根据一个示例的扇出型半导体封装件100A的板级可靠性的附加组件。凸块下金属160可设置为数十至数万的数量，并且可设置为多于或少于此数量的数量。每个凸块下金属160可电连接到形成在第一钝化层150的开口处的敞开的最下面的重新分布层142。凸块下金属160可使用已知的导电材料(例如，金属)通过已知的金属化方法形成，但不限于此。
电连接金属170还可以是用于将半导体封装件100A物理连接和/或电连接到外部的附加组件、构造。例如，半导体封装件100A可通过电连接金属170安装在电子装置的主板上。电连接金属170可设置在第一钝化层150上，并且可分别电连接到凸块下金属160。电连接金属170可由低熔点金属(例如，锡(Sn)或包括锡(Sn)的合金)组成。更具体地，电连接金属170可利用焊料等形成，但是这可仅仅是示例实施例，并且材料没有特别局限于此。
电连接金属170可以是焊盘(land)、焊球、引脚等。电连接金属170可由多层或单层形成。在由多层形成的情况下，电连接金属170可包括铜柱和焊料。在由单层形成的情况下，可包括锡-银焊料或铜，但是这可仅仅是示例，并且不限于此。电连接金属170的数量、间隔、布置类型等没有特别限制，并且技术人员可根据设计规范进行充分修改。例如，根据连接垫122的数量，电连接金属170的数量可在数十至数千的范围内，并且可大于或小于上述范围。
电连接金属170中的至少一个可设置在扇出区域中。扇出区域可以是除了其中设置有半导体芯片120的区域之外的区域。扇出型封装件可比扇入型封装件更可靠，可具有许多I/O端子，并且可促进3D互连。另外，可制造比球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等更薄的封装件，并且该封装件可具有优异的价格竞争力。
第二钝化层180可以是用于保护第二金属图案层134不受外部的物理损坏或化学损坏等的附加结构。第二钝化层180可包括热固性树脂。例如，第二钝化层180也可以是ABF，但不限于此。第二钝化层180可具有用于使第二金属图案层134的至少一部分敞开的开口。开口的数量可在数十至数万的范围内，或者更多或更少。表面处理层134P可形成在通过开口敞开的第二金属图案层134的表面上，并且表面处理层134P可以是包括镍(Ni)/金(Au)、贵金属等的已知的镀层。根据需要，诸如电容器的表面安装组件可设置在第二钝化层180的上表面上以电连接到第二金属图案层134，结果，可电连接到半导体芯片120。
图10至图13是示出图9的扇出型半导体封装件的示例制造过程的示意图。
参照图10，可使用无芯基板作为载体形成具有通孔110H并且包括多个布线层112a、112b和112c以及多个布线过孔113a和113b的框架110。包括主体121、连接垫122、钝化膜123等的半导体芯片120可使用带(未示出)以面朝下的方式设置在通孔110H中。可使用ABF等形成包封剂130a。然后可去除带(未示出)。接着，连接结构140可形成在从其去除带(未示出)的区域中。可通过如下步骤形成连接结构140：使用PID材料等形成绝缘层141，通过光刻工艺形成通路孔，然后通过镀覆工艺形成重新分布层142和连接过孔143。作为所使用的镀覆工艺，可使用加成工艺(AP)、半AP(SAP)工艺、改进的SAP(MSAP)工艺、封孔工艺等。
参照图11，根据需要，可使用ABF等形成第一钝化层150。此外，可在第一钝化层150中形成开口，然后可使用上述镀覆工艺填充开口以形成多个凸块下金属160。接着，可通过上述镀覆工艺在包封剂130a上形成第一金属图案层132。
参照图12，可使用ABF等在包封剂130a上形成绝缘材料130b，并且可使用激光钻孔和/或机械钻孔等形成通路孔135h和137h。接着，可通过上述镀覆工艺在绝缘材料130b上形成第二金属图案层134，并且可通过一起填充通路孔135h和137h来形成第一金属过孔135和第二金属过孔137。
参照图13，根据需要，可使用ABF等形成第二钝化层180。此外，可在第二钝化层180中形成开口，以使第二钝化层180的至少一部分敞开。接着，根据需要，可通过镀镍(Ni)/镀金(Au)工艺在第二金属图案层134的敞开表面上形成表面处理层134P。此外，可在将电连接金属170分别形成在凸块下金属160上之后，可执行回流工艺。可通过一系列工艺制造根据上述示例的扇出型半导体封装件100A。
图14示意性地示出了扇出型半导体封装件的另一示例。
参照附图，根据另一示例的扇出型半导体封装件100B可与根据上述示例的扇出型半导体封装件100A中的框架110不同。例如，框架110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的两个表面上；第二绝缘层111b和第三绝缘层111c，分别设置在第一绝缘层111a的两个表面上并分别覆盖第一布线层112a和第二布线层112b；第三布线层112c，设置在第二绝缘层111b的与其中嵌入有第一布线层112a的一侧相对的一侧上；第四布线层112d，设置在第三绝缘层111c的与其中嵌入有第二布线层112b的一侧相对的一侧上；第一布线过孔113a，穿过第一绝缘层111a并使第一布线层112a和第二布线层112b电连接；第二布线过孔113b，穿过第二绝缘层111b并使第一布线层112a和第三布线层112c电连接；以及第三布线过孔113c，穿过第三绝缘层111c并使第二布线层112b和第四布线层112d电连接。由于框架110具有相对大量的布线层112a、112b、112c和112d，因此可进一步简化连接结构140。
第一绝缘层111a可比第二绝缘层111b和第三绝缘层111c厚。第一绝缘层111a可相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以具有相对大量的布线层112c和112d。按照类似的方式，穿过第一绝缘层111a的第一布线过孔113a的高度和平均直径可大于穿过第二绝缘层111b的第二布线过孔113b和穿过第三绝缘层111c的第三布线过孔113c的高度和平均直径。此外，第一布线过孔113a可具有沙漏形形状或圆柱形形状，而第二布线过孔113b和第三布线过孔113c可具有方向彼此相反的锥形形状。布线层112a、112b、112c和112d中的每个的厚度可分别比第一金属图案层132的厚度t1和第二金属图案层134的厚度t2厚。第一金属图案层132的厚度t1可比第二金属图案层134的厚度t2和/或框架110的最上面的布线层112d的厚度t3薄。第一金属过孔135的高度h1可小于第二金属过孔137的高度h2。
在根据另一实施例的扇出型半导体封装件100B中，第一金属图案层132可通过路径P经由第二金属图案层134电连接到框架110的布线层112a和112b。例如，根据另一实施例的扇出型半导体封装件100B还可包括：第一金属过孔135，穿过绝缘材料130b并使第一金属图案层132和第二金属图案层134电连接；以及第二金属过孔137，穿过包封剂130a和绝缘材料130b，并使第二金属图案层134和最上面的布线层112d电连接。路径P可依次穿过第一金属图案层132、第一金属过孔135、第二金属图案层134、第二金属过孔137和最上面的布线层112d，或者反之亦然。其它细节可与根据上述示例的扇出型半导体封装件100A的细节基本相同，并且将省略其详细描述。
在本公开中，为方便起见，词语“下方”、“下部”、“下表面”等用于指示相对于附图中的截面的向下方向(附图的竖直方向，也称为厚度方向)，而词语“上方”、“上部”、“上表面”等用于指示与其相反的方向。应当理解，为便于解释定义了方向，权利要求的范围不受这些方向的描述的特别限制，并且可在任何时候改变向上/向下的方向的概念。
本公开中的术语“连接到”或“连接”不仅可以是直接连接，还可以是包括通过粘合剂层等的间接连接的概念。另外，术语“电连接到”或“电连接”表示包括物理连接和非物理连接两者的概念。此外，“第一”、“第二”等的表述用于将一个组件与另一组件区分开，并且不限制组件的顺序和/或重要性。在一些情况下，在不脱离发明的精神的情况下，第一组件可被称为第二组件，并且类似地，第二组件可被称为第一组件。
本公开中使用的表述“示例实施例”的使用并非全部是指相同的实施例，而是可被提供用于强调和解释不同的独特特征。然而，上述示例实施例不排除它们与其它示例实施例的特征组合实现。例如，除非由其它示例实施例另外描述或与其它示例实施例矛盾，否则尽管特定示例实施例中的描述在另一示例实施例中可能没有描述，但是可理解为与另一示例实施例相关的解释。
本公开中使用的术语仅用于说明示例实施例，并且不意在限制本公开。此时，除非上下文另有明确规定，否则单数表述包括复数表述。
根据本公开的一个方面，可提供一种如下的扇出型半导体封装件：具有背侧电路，能够应用于层叠封装(POP)结构，能够确保优异的信号特性和功率特性，并且还能够确保产品的轻量化、纤薄化、缩短化和紧凑性。
虽然以上已经示出和描述了示例，但是对于本领域技术人员来说将显而易见的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变型。

Claims (20)

1.一种扇出型半导体封装件，包括：
框架，具有通孔并且包括一个或更多个布线层；
半导体芯片，设置在所述框架的所述通孔中；
连接结构，设置在所述框架和所述半导体芯片中的每个的下方，并且包括一个或更多个重新分布层；
包封剂，覆盖所述框架和所述半导体芯片中的每个的上表面，并且填充所述框架的所述通孔的壁表面和所述半导体芯片的侧表面之间的空间；
第一金属图案层，设置在所述包封剂的上表面上；
绝缘材料，设置在所述包封剂的上表面上并覆盖所述第一金属图案层；以及
第二金属图案层，设置在所述绝缘材料的上表面上，
其中，所述第一金属图案层位于所述第二金属图案层的下表面和所述框架的所述布线层之中的最上面的布线层的上表面之间的高度上，并且
所述第一金属图案层通过经过所述第二金属图案层的路径电连接到所述最上面的布线层。
2.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
第一金属过孔，穿过所述绝缘材料并且使所述第一金属图案层和所述第二金属图案层电连接；以及
第二金属过孔，穿过所述绝缘材料和所述包封剂并且使所述第二金属图案层和所述最上面的布线层电连接，
其中，所述路径依次穿过所述第一金属过孔、所述第二金属图案层和所述第二金属过孔或者依次穿过所述第二金属过孔、所述第二金属图案层和所述第一金属过孔。
3.根据权利要求2所述的扇出型半导体封装件，其中，在所述第一金属图案层和所述最上面的布线层之间不存在使所述第一金属图案层和所述最上面的布线层直接连接的金属过孔。
4.根据权利要求2所述的扇出型半导体封装件，其中，所述第二金属过孔高于所述第一金属过孔。
5.根据权利要求1所述的扇出型半导体封装件，其中，所述第一金属图案层比所述最上面的布线层薄。
6.根据权利要求1所述的扇出型半导体封装件，其中，所述第一金属图案层比所述第二金属图案层薄。
7.根据权利要求6所述的扇出型半导体封装件，其中，所述第二金属图案层比所述最上面的布线层薄。
8.根据权利要求1所述的扇出型半导体封装件，其中，所述第一金属图案层包括接地图案，而不包括信号图案，
所述第二金属图案层包括接地图案和信号图案，并且
所述最上面的布线层包括接地图案和信号图案。
9.根据权利要求8所述的扇出型半导体封装件，其中，所述第一金属图案层的接地图案通过经过所述第二金属图案层的接地图案的路径电连接到所述最上面的布线层的接地图案。
10.根据权利要求8所述的扇出型半导体封装件，其中，所述第一金属图案层的覆盖所述包封剂的上表面的平面区域大于所述第二金属图案层的覆盖所述绝缘材料的上表面的平面区域。
11.根据权利要求1所述的扇出型半导体封装件，其中，所述半导体芯片具有其上设置有电连接到所述重新分布层的连接垫的有效表面和与所述有效表面相对的无效表面，并且
所述有效表面与所述连接结构接触。
12.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
第一钝化层，设置在所述连接结构下方，并且具有用于分别使所述重新分布层之中的最下面的重新分布层的至少一部分暴露的多个第一开口；
多个凸块下金属，分别设置在所述多个第一开口中，并且分别电连接到所述最下面的重新分布层；以及
多个电连接金属，设置在所述第一钝化层下方并且分别电连接到所述多个凸块下金属。
13.根据权利要求12所述的扇出型半导体封装件，所述扇出型半导体封装件还包括第二钝化层，所述第二钝化层设置在所述绝缘材料的上表面上，覆盖所述第二金属图案层，并且具有分别使所述第二金属图案层的至少一部分敞开的多个第二开口。
14.根据权利要求1所述的扇出型半导体封装件，其中，所述框架包括：第一绝缘层，接触所述连接结构；第一布线层，接触所述连接结构并且嵌入所述第一绝缘层中；第二布线层，设置在所述第一绝缘层的与其中嵌入有所述第一布线层的一侧相对的一侧上；第二绝缘层，设置在所述第一绝缘层上并且覆盖所述第二布线层；以及第三布线层，设置在所述第二绝缘层的与其中嵌入有所述第二布线层的一侧相对的一侧上，
其中，所述第一布线层、第二布线层和所述第三布线层电连接到所述重新分布层。
15.根据权利要求1所述的扇出型半导体封装件，其中，所述框架包括：第一绝缘层；第一布线层和第二布线层，分别设置在所述第一绝缘层的两个表面上；第二绝缘层和第三绝缘层，分别设置在所述第一绝缘层的两个表面上并且分别覆盖所述第一布线层和所述第二布线层；第三布线层，设置在所述第二绝缘层的与其中嵌入有所述第一布线层的一侧相对的一侧上；第四布线层，设置在所述第三绝缘层的与其中嵌入有所述第二布线层的一侧相对的一侧上，
其中，所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层电连接到所述重新分布层。
16.根据权利要求1所述的扇出型半导体封装件，其中，所述第一金属图案层与穿透所述包封剂的过孔间隔开。
17.一种扇出型半导体封装件，包括：
连接结构，包括一个或更多个重新分布层；
半导体芯片，设置在所述连接结构上，并具有电连接到所述重新分布层的连接垫；
电连接构件，设置在所述连接结构上，并通过竖直电连接路径电连接到所述重新分布层；
包封剂，设置在所述连接结构上并且覆盖所述半导体芯片和所述电连接构件中的每个的至少一部分；
第一金属图案层，设置在所述包封剂上；
绝缘材料，设置在所述包封剂上并覆盖所述第一金属图案层；以及
第二金属图案层，设置在所述绝缘材料上，
其中，所述第一金属图案层位于所述第二金属图案层的下表面和所述电连接构件的上表面之间的高度上，并且
所述第一金属图案层通过经过所述第二金属图案层的路径电连接到所述电连接构件。
18.根据权利要求17所述的扇出型半导体封装件，其中，所述第一金属图案层比所述电连接构件的布线层之中的最上面的布线层薄。
19.根据权利要求17所述的扇出型半导体封装件，其中，所述第一金属图案层比所述第二金属图案层薄。
20.根据权利要求19所述的扇出型半导体封装件，其中，所述第二金属图案层比所述电连接构件的布线层之中的最上面的布线层薄。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102589683B1 (ko) * 2018-11-16 2023-10-16 삼성전자주식회사 팬-아웃 반도체 패키지
US10931010B1 (en) * 2019-07-31 2021-02-23 KaiKuTek Inc. Anti-EMI antenna
KR20210082969A (ko) 2019-12-26 2021-07-06 삼성전자주식회사 반도체 패키지
KR20220079474A (ko) * 2020-12-04 2022-06-13 도쿄엘렉트론가부시키가이샤 고밀도 게이트-온-게이트 3d 논리 회로를 위한 다층 후면 전력 전달 네트워크
US11961799B2 (en) * 2021-03-17 2024-04-16 Advanced Semiconductor Engineering, Inc. Semiconductor substrate structure and method of manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100006330A1 (en) * 2008-07-11 2010-01-14 Advanced Semiconductor Engineering, Inc. Structure and process of embedded chip package
CN107527884A (zh) * 2016-06-21 2017-12-29 三星电机株式会社 扇出型半导体封装件
TW201807799A (zh) * 2016-08-22 2018-03-01 三星電機股份有限公司 扇出型半導體封裝
US20180082933A1 (en) * 2016-09-21 2018-03-22 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20180032148A (ko) * 2016-09-21 2018-03-29 삼성전기주식회사 팬-아웃 반도체 패키지
US20180096968A1 (en) * 2016-10-04 2018-04-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
CN107887360A (zh) * 2016-09-29 2018-04-06 三星电机株式会社 扇出型半导体封装件
US20180138127A1 (en) * 2015-04-17 2018-05-17 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
CN108257926A (zh) * 2016-12-28 2018-07-06 三星电机株式会社 扇出型半导体封装模块

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI236113B (en) 2003-08-28 2005-07-11 Advanced Semiconductor Eng Semiconductor chip package and method for making the same
US8354304B2 (en) 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US9929100B2 (en) * 2015-04-17 2018-03-27 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20170043427A (ko) 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
US9633977B1 (en) * 2016-02-10 2017-04-25 Qualcomm Incorporated Integrated device comprising flexible connector between integrated circuit (IC) packages
US10061967B2 (en) * 2016-08-22 2018-08-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102589683B1 (ko) * 2018-11-16 2023-10-16 삼성전자주식회사 팬-아웃 반도체 패키지

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100006330A1 (en) * 2008-07-11 2010-01-14 Advanced Semiconductor Engineering, Inc. Structure and process of embedded chip package
US20180138127A1 (en) * 2015-04-17 2018-05-17 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
CN107527884A (zh) * 2016-06-21 2017-12-29 三星电机株式会社 扇出型半导体封装件
TW201807799A (zh) * 2016-08-22 2018-03-01 三星電機股份有限公司 扇出型半導體封裝
US20180082933A1 (en) * 2016-09-21 2018-03-22 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20180032148A (ko) * 2016-09-21 2018-03-29 삼성전기주식회사 팬-아웃 반도체 패키지
CN107887360A (zh) * 2016-09-29 2018-04-06 三星电机株式会社 扇出型半导体封装件
US20180096968A1 (en) * 2016-10-04 2018-04-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
CN108257926A (zh) * 2016-12-28 2018-07-06 三星电机株式会社 扇出型半导体封装模块

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