CN106960837A - 半导体器件及其制造方法 - Google Patents

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conductive component
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王垂堂
陈颉彦
汤子君
余振华
杨青峰
刘明凯
王彦评
吴凯强
张守仁
林韦廷
吕俊麟
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例提供了一种半导体器件，包括半导体管芯。介电材料围绕半导体管芯以形成集成半导体封装件。接触件耦合至集成半导体封装件并且配置为半导体封装件的接地端。半导体器件还具有基本密封集成半导体封装件的EMI(电磁干扰)屏蔽罩，其中EMI屏蔽罩通过设置在集成半导体封装件中的路径与接触件耦合。本发明的实施例还提供了3D(三维)半导体封装件以及制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
背景技术
目前，电子设备是我们日常生活不可或缺的事物，其涉及并且包含许多电子组件。在电子工业中，电子组件构成的管芯广泛地应用在各种电子设备和应用中。随着电子工业的发展，电子组件的小型化和高级功能越来越重要。对于电子组件的小型化和高级功能的需求导致了更加复杂并且紧密的配置。
电子工业的主要趋势在于，使电子组件更轻、更小、更多功能、更强大、更可靠以及低成本。因此，晶圆级封装(WLP)技术受到人们的欢迎。这种技术提供了晶圆级上的电子组件的制造，并且广泛地应用以满足对于电子组件的小型化和高级功能的需求。
随着晶圆级封装的应用和复杂度的增加，给可靠性和稳定性带来了挑战。因此，不断寻求用于WLP的结构和方法中的改进。
发明内容
本发明的实施例提供了一种半导体器件，包括：半导体管芯；绝缘层，围绕半导体管芯；后钝化互连件(PPI)，位于绝缘层和第一半导体管芯上方；导电部件，位于绝缘层的边缘中并且延伸穿过绝缘层，其中，导电部件包括从绝缘层暴露的表面；EMI(电磁干扰)屏蔽罩，基本覆盖绝缘层的边缘并且与导电部件的暴露的表面接触。
本发明的实施例提供了一种3D(三维)半导体封装件，包括：模制构造，包括：第一和第二半导体管芯或组件，在一方向上堆叠；互连件，介于第一和第二半导体管芯或组件之间；绝缘层，围绕第一半导体管芯或组件；导电支柱，与互连件、第一和第二半导体管芯或组件中的至少一个电通信；以及导电部件，与导电支柱沿着堆叠方向延伸并且延伸穿过绝缘层，其中，导电部件包括在与堆叠方向垂直的方向上从绝缘层暴露的表面，并且导电部件配置为与地连接；EMI屏蔽罩，覆盖模制构造的外表面并且与导电部件的暴露的表面接触。
本发明的实施例提供了一种制造半导体器件的方法，包括：提供衬底；将多个半导体管芯设置在衬底上方；在划线区域周围形成伪导电图案，由此围绕多个半导体管芯的每一个半导体管芯并且分开多个半导体管芯的每一个管芯；以及通过切割划线区域和伪导电图案的一部分进行分割以分离多个半导体管芯，由此暴露伪导电图案的导电表面。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的抗EMI半导体器件。
图1A是根据一些实施例的沿着图1中的AA'的截面图。
图2是根据一些实施例的半导体器件的透视图。
图2A是图2中的半导体器件的顶视图。
图3A至图3E是根据一些实施例的抗EMI半导体器件中的导电部件的顶视图。
图4A至图4C是根据一些实施例的抗EMI半导体器件的一部分的顶视图。
图5是根据一些实施例的抗EMI半导体器件的一部分。
图6是根据一些实施例的抗EMI半导体器件的一部分的顶视图。
图7A至图7B是根据一些实施例的制造抗EMI半导体器件的方法的操作。
图7C是根据一些实施例的抗EMI半导体器件的一部分的顶视图。
图8A至图8D是根据一些实施例的制造抗EMI半导体器件的方法的操作。
图9是根据一些实施例的抗EMI半导体器件的一部分的顶视图。
图10A至图10D是根据一些实施例的制造抗EMI半导体器件的方法的操作。
图11A至图11D是根据一些实施例的抗EMI半导体器件的一部分的顶视图。
图12是根据一些实施例的抗EMI半导体器件的一部分的顶视图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在本发明中，三维(3D)半导体封装件形成为具有沿着每个单独的管芯的厚度的方向堆叠的至少两个半导体管芯。可以通过使用扇入或扇出晶圆级封装技术来形成3D半导体封装件。导电结构设置在堆叠的管芯之间。对于提供用于3D半导体封装件中的任何管芯的电通信的导电结构，在本发明中将其称为“有源再分布层”(有源RDL)。然而，对于在堆叠的管芯之间不提供内部通信或在3D半导体封装件与其他外部器件之间不提供相互通信的半导体结构，在本发明中将其称为“伪再分布层”(伪RDL)。采用诸如模塑料(molding)的绝缘材料来围绕堆叠的管芯和导电结构，以形成集成3D半导体封装件。在一些实施例中，绝缘材料至少具有三层，其中每一层都可以由不同的绝缘材料形成。三层中的每一层都设计为基本围绕管芯或RDL。绝缘材料保护管芯或RDL免于不期望的电接触或外部污染。可以在显微镜下观察到不同的绝缘层之间的界面具有应变的截面图。
在本发明中，导电部件设置在绝缘材料中并且向上延伸确定的高度。绝缘材料至少延伸穿过一个绝缘层。在一些实施例中，确定的高度至少等于或大于堆叠的管芯中的一个管芯的厚度。导电部件设置在3D半导体封装件的周边区域中并且配置为与3D半导体封装件的接地端连接。在一些情况下，导电结构位于绝缘材料的边缘中并且与RDL不同，导电部件位于堆叠的管芯中的一个管芯的同一层级中而不是介于堆叠的管芯之间。此外，导电部件未与3D半导体封装件中的任何管芯电连接，即，导电部件与任何堆叠的管芯之间都不存在通信。在一些实施例中，导电部件还连接至伪RDL。
3D半导体封装件还包括屏蔽罩，该屏蔽罩用于保护位于屏蔽罩内的堆叠的管芯免于外部EMI(电磁干扰)的影响。屏蔽罩配置为覆盖内部模制的3D半导体构造的壳体(如果必要的化可以留出敞开的一侧)。在一些实施例中，屏蔽罩与绝缘材料的外表面接触并且还与导电部件电连接，从而使得屏蔽罩可以通过导电部件电连接至3D半导体封装件的接地端。在一些实施例中，屏蔽罩与导电部件的一部分接触。
图1是抗EMI半导体器件100的实施例的爆炸图。半导体器件100是3D半导体封装件并且包括屏蔽罩105以覆盖模制构造110，该模制构造具有位于其内部的至少一个半导体管芯(未在图中示出)。屏蔽罩105可以防止或缓解外部EMI，外部EMI会给模制构造110带来噪声。模制构造110具有与屏蔽罩105的内壁基本接触的若干外表面，诸如110a、110b和110c。在一些实施例中，屏蔽罩105的形状与模制构造110的一些外表面共形。模制构造110还具有位于模制构造110的边缘处的导电部件102，其中导电部件102具有从绝缘材料104暴露的表面102a。表面102a与屏蔽罩105接触。
图1A是沿着图1中的AA'的截面图。模制构造110是多层级结构，该结构具有堆叠或布置为形成3D半导体模制构造的若干半导体或电子组件。半导体管芯112和114位于衬底10上方并且位于模制构造110的第一层级中。半导体管芯112和114布置为横向分离。绝缘材料104的层104a填充在管芯112与114之间的间隙中。层104a还填充半导体管芯与屏蔽罩105之间的间隙以向管芯112和114提供绝缘。在一些实施例中，层104a包括类似氧化物、氮化物等的介电材料。在一些实施例中，层104a包括类似环氧树脂、树脂、酚类硬化剂、硅石、催化剂、颜料、脱模剂等的模制材料。半导体管芯112和114可以通过晶圆级扇入或扇出操作设置在衬底10上。诸如112a和114a的一些微导电柱形成在管芯112和114的有源表面上方。柱112a和114a分别与管芯112和114中的内部电路电连接。每一个导电柱都从每一个管芯的有源表面向上延伸，并且从绝缘层104a暴露每一个导电柱的顶面。每一个导电柱的顶面都可以与设置在绝缘层104a上方的导电迹线连接。
绝缘层104a的上方是层104b，其也是绝缘材料104的一部分。层104b是模制构造110的第二层级。层104b基本平行于层104a延伸。层104b还覆盖半导体管芯112和114。导电结构202还位于第二层级中并且嵌入绝缘层104b。在一些实施例中，层104b包括感光电介质，诸如聚苯并恶唑(PBO)、聚酰亚胺等。导电结构202位于半导体管芯112和114上方并且还连接至柱112a和114a。导电结构202通过柱112a和114a电耦合至半导体管芯112和114。在一些实施例中，导电结构202还称为有源RDL并且包括一些导电迹线或通孔。导电结构的诸如202a的部分未连接至柱112a或114a。导电结构202a还称为伪RDL，这是因为其未电耦合至半导体管芯112或管芯114。在一些实施例中，在形成半导体管芯112和114的最上部钝化件之后形成导电结构202，因此该导电结构还称为后钝化互连件(PPI)。
包括电子器件312和半导体管芯314的一些组件位于衬底10上方并且位于模制构造110的第三层级中。器件312和管芯314布置为横向分离。绝缘材料104的层104c填充在器件312与管芯314之间的间隙中。层104c还填充组件与屏蔽罩105之间的间隙以向器件312和管芯314提供绝缘。在一些实施例中，层104c包括类似环氧树脂、树脂、酚类硬化剂、硅石、催化剂、颜料、脱模剂等的模制材料。器件312和管芯314以3D布置堆叠在半导体管芯112和114上方。组件(312和314)与半导体管芯112和114之间的通信通过第二层级中的导电结构202。换句话说，堆叠的管芯或组件通过导电结构202通信耦合。第三层级中的一些组件可以具有与第一层级中的那些部件类似的部件，诸如微柱或通孔；然而，为了简明的目的，图中省略了这些部件。
在一些实施例中，第一层级或第三层级中分别仅有一个组件或半导体管芯。可以通过不同的设计来改变模制构造的体积，但是该结构与图1A中的模制构造110类似。
仍参考图1A，设置在模制构造110的第一层级中的导电部件102邻近模制构造110的外表面110b。导电部件102从衬底10向上延伸并且穿过绝缘层104a。在一些实施例中，导电部件102具有比半导体管芯112和114的厚度大的高度。在一些实施例中，导电部件102的高度等于或大于绝缘层104a的厚度。导电部件102配置为连接至模制构造110的接地端30。导电部件102与屏蔽罩105接触，从而使得屏蔽罩105通过导电部件102电耦合至接地端30。在一些实施例中，可以在接地路径中并且在导电部件102与接地端30之间插接一些导电元件。
图2是从x方向上观察时的图1A中的模制构造110的第一层级的一部分的示例性示图。本发明的x方向与y方向垂直，y方向是限定导电部件102的高度的方向或沿着半导体管芯112或114的厚度的方向。如在图1中提及的，表面110b是模制构造110的面向屏蔽罩105的外表面。在一些实施例中，表面110b与屏蔽罩105接触。绝缘层104a围绕导电部件102。导电部件102的两个表面102a和102b沿着y方向延伸并且穿过绝缘层104a。表面102a和102b两者都未被绝缘层104a覆盖。表面102a和102b设计为与屏蔽罩105接触。绝缘材料124介于表面102a和102b之间并且基本不与绝缘层104a接触。导电部件102的表面102c也是未被绝缘层104a覆盖的暴露的表面中的一个。导电部件102。暴露的表面102c还可以连接至位于绝缘层104a上面的另一导电结构。
图2A是从图2中的y方向看去(参考本发明的顶视图)的示例性示图。顶视图示出，导电部件102具有介于表面102a与102b之间的连续的内表面102d(在图2A中示出为线)。如果绝缘材料124是不透明的，那么在图2中不能观察到表面102d。内表面102d远离模制构造110的外表面110b延伸，从而使得导电部件102凹进绝缘层104a并且远离屏蔽罩105。表面102a和102b之间的凹槽填充有绝缘材料124。在本发明中，导电部件102提供用于接触屏蔽罩105的一些区域和用于接触绝缘层104a或绝缘材料124的一些区域。如果从表面110b施加任何拉力，那么随着导电部件102与绝缘层104a之间的接触面积增加，可以通过绝缘层104a来固定导电部件102。
图3A是示出了模制构造110中的导电部件302的顶视图的另一实施例。导电部件302具有与图2A中的导电部件102不同的形状，但是具有类似的设计。导电部件302也凹进绝缘层104a并且远离外表面110b。不像导电部件102弯进绝缘层104a并且朝向模制构造110的内部，导电部件302具有远离外表面110b的两个“L”角部。导电部件302还形成介于其内表面302d与表面110b之间的四边形空间。四边形空间填充有绝缘材料124。从绝缘层104a暴露表面302a和302b。
图3B是示出了绝缘层104a中的导电部件的另一实施例的顶视图。导电部件类似于图2A中的导电部件102。导电部件还具有远离外表面110b凹进的表面102d。导电部件包括连接至导电部件的凹进部分的延伸部分102e。延伸件102e还比凹进部分更远离外表面110b延伸。在一些实施例中，延伸部分102e具有与导电部件的其他部分相同的高度并且增加了导电部件与绝缘层104a之间的接触面积。
图3C是示出了绝缘层104a中的导电部件的另一实施例的顶视图。导电部件类似于图3B中的导电部件102，但是延伸部分102e设计为具有连接至导电部件的凹进部分的至少两个分支。每一个分支都远离表面110b延伸并且还在彼此不同的径向方向上延伸进绝缘层104a。在一些实施例中，延伸部分102e具有与导电部件的凹进部分相同的高度。在一些实施例中，延伸部分102e具有比凹进部分的高度小的高度。延伸部分102e的分支增加了导电部件与绝缘层104a之间的接触面积并且有助于将凹进部分固定在绝缘层104a中。如果从表面110b施加外部拉力，那么延伸部分102e与绝缘层104a之间的接合力提供更大的阻力以抵抗外部拉力。
图3D是示出了绝缘层104a中的导电部件的顶视图的另一实施例。导电部件类似于图3C中的导电部件102，但是延伸部分102e设计为在与表面110b基本平行的方向上连接至导电部件的凹进部分。延伸部分102e位于比凹进部分更远离外表面110b的位置处。延伸部分102e延伸为比导电部件的凹进部分更宽。
图3E是示出了绝缘层104a中的导电部件的顶视图的另一实施例。导电部件类似于图3D中的导电部件102，但是延伸部分102e设计为T形配置并且连接至导电部件的凹进部分。延伸部分102e的一侧垂直于表面110b延伸并且另一侧平行于表面110b延伸。T形延伸部分102e位于比凹进部分更远离外表面110b的位置处。T形延伸部分102e在至少两个不同的方向上与绝缘层104a接触，从而提供多方向接合力以固定凹进部分。在本发明中，凹进部分和延伸部分可以具有与以上所述的实施例不同的其他组合。
图4A是模制构造110的第一层级的顶视图。绝缘层104a可以是不透明的，从而观察不到图1A中的掩埋在层104a中的半导体管芯112和114。围绕模制构造110的周边设置导电部件102的若干单元。从绝缘层104a暴露表面102a和102b并且配置为与EMI屏蔽罩接触。在本实施例中，导电部件102的单元布置为外切模制构造110的边缘的环。每一个单元导电部件102都提供穿过绝缘层104a的至少两个纵向表面102a和102b以用于接触EMI屏蔽罩。多个接触导电部件设计还可以增加EMI屏蔽罩的接地效率。
图4B是另一实施例中的模制构造110的第一层级的顶视图。一些导电部件单元的延伸部分102e还平行于表面110b延伸并且合并在一条迹线中。每一条迹线都可以连接至导电部件的若干单元。导电部件102大于50um或甚至高度等于100um。开口40位于邻近的迹线之间。在一些实施例中，在形成导电部件之后形成绝缘层104a。如果通过模塑料注入来执行用于绝缘层104a的形成操作，那么导电部件102成为对于注入导电部件102内或从导电部件102出来的高粘度模制材料的阻挡件。开口40可以配置为用于模制材料通过的通道。模制材料可以均匀地流动以形成均匀的绝缘层104a。
图4C是另一实施例中的模制构造110的第一层级的顶视图。延伸部分102e还平行于表面110b延伸并且合并在一条迹线中。每一条迹线都可以连接至导电部件的若干单元，该单元具有L形凹进部分。与图4B的实施例类似，开口40位于邻近的直迹线之间。
图5是根据实施例的模制构造110的第一层级的透视图。连接的导电部件102单元配置为梳状(comb shape)并且通过前述凹进部分形成齿。从绝缘层104a暴露表面102a和102b。在一些实施例中，表面102a或102b具有约为1.0的高宽比(h/w)。
图6是另一实施例中的模制构造110的第一层级的顶视图。导电部件102是封闭绝缘层104a的圈。导电部件102提供与EMI屏蔽罩接触的连续的表面。连续的表面纵向延伸穿过绝缘层104a以暴露表面102c。暴露的表面102c可以配置为与第二层级中的伪RDL或密封环接触。
在本发明中，提供形成3D半导体封装件的方法。3D半导体封装件包括诸如逻辑或存储器半导体管芯的若干电子组件。下文示出了形成3D半导体封装件的一些操作。
在图7A，提供衬底500以作为载体或支撑件。图案化的层505设置在衬底500的顶面501上方。可以通过如下方式形成图案化的层505：在顶面501上方涂覆毯式膜、并且然后去除毯式膜的一部分以形成开口505a，从而暴露图案化的层505下面的表面。在一些实施例中，使用诸如聚酰亚胺、PBO的感光材料来在顶面501上形成毯式膜，然后通过光刻或蚀刻操作以形成图案化的层505。界面层503可以选择性地设置在图案化的层505和衬底500之间。方法中使用的衬底500可以包括硅、玻璃、蓝膜、干膜等。在本发明中省略的转移操作期间，可以利用不同的衬底来代替原始衬底500。
在图7B中，在晶种层(图中省略)设置在开口505a之后，导电材料填充在开口505a中并且还从顶面501向上延伸。导电材料的部分502形成在两个单元510和520之间。单元510和520配置为接收半导体管芯。划线区域509介于部分502之间，可以穿过划线区域509执行分割操作以分离单元510和520。
图7B是沿着图7C中的线BB'的截面图，包括两个单元(701和702)并且以划线区域509分界。将穿过划线区域509执行分割操作以将这两个单元分离为两个分割的半导体封装件。导电材料填充在图7A的开口505a中并且形成每个单元内的若干有源导电支柱132。导电支柱132配置为与稍后设置的有源RDL连接。在相同的填充操作期间，导电材料还形成围绕每一个单元的周边的伪导电图案502。伪导电图案502包括围绕每一个单元的边缘的重复的伪单元。重复的单元具有与有源导电支柱132不同的形状并且具有远离划线区域509凹进的部分。有源导电支柱132被导电材料完全填充并且不具有形成在其中的凹进部分。
在图8A中，在导电支柱132和伪导电图案502形成在衬底500上方之后，去除图案化的层505。一些电子组件(112和114)设置在每一个单元中并且设置在衬底500上方。电子组件可以是分割的半导体管芯或封装组件。每一个单元都可以接收至少一个电子组件。如在图8A中，在每一个单元中都插入与图1A中的半导体管芯对应的两个分割的半导体管芯112和114。
在一些实施例中，在将柱设置在衬底500上方之前，柱形成在半导体管芯112和114上。如在图8B中，柱112a和114a形成在半导体管芯112和114的接合焊盘上方。柱可以将半导体管芯与稍后形成的有源RDL连接。
模塑料设置在顶面501上方并且填充组件与导电部件和导电支柱之间的空白空间。如在图8C中，模塑料520填充在管芯112与114之间的间隙以及伪导电图案502之间的间隙(划线区域509)。模塑料可以过填充以覆盖导电支柱132、伪导电图案502以及半导体管芯101-a和101-b的顶面。在一些实施例中，模塑料520对应于图1A中的绝缘材料104a。如本文中使用的，“模塑料”指由复合材料形成的化合物。模制材料的非限制性的实例包括类似环氧树脂、酚类硬化剂、硅石、催化剂、颜料、脱模剂等的模制材料。用于形成模塑料的材料具有高导热性、低湿气吸收率、在板安装温度下的高抗弯强度或者它们的组合。
引入研磨或回蚀刻操作以去除过量的模塑料，从而暴露导电支柱132和伪导电图案502的顶面。如图8D所示，形成平坦的表面510，并且暴露导电支柱132的接触点以接收稍后设置的其他导电结构。图9是图8D的顶视图并且由于模塑料可以是不透明的膜，所以图9中未示出半导体管芯112和114。图9中的部分类似于图7C中的布局，差异之一在于，由模塑料520来代替图7C中的图案化的层505。
在稍后执行的分割操作期间，两个单元510和520将从划线区域509分离。去除划线区域509中的模塑料及伪导电图案502的一部分。每一个单元导电图案502的部分502c最邻近划线区域509并且设计为被部分地去除以在横向方向上暴露导电表面，导电表面朝向划线区域509。部分502c的暴露的导电表面形成图3E中的表面102a和102b。伪导电图案502可以用作图3E中的导电部件102以与EMI屏蔽罩105接触。凹进的伪导电图案502的设计节省了划线区域509中的导电材料的使用。在稍后执行的分割操作期间去除的大部分材料为模制材料。
通过公用相同的图案化的层、相同的导电填充操作、相同的模制操作和研磨操作，伪导电图案502与导电支柱132同时形成。应该理解，EMI接地路径形成在半导体封装件的边缘处而未引入额外的掩模或图案化操作。
如图10A所示，在模制和研磨操作之后，RDL 202设置在模塑料520和导电支柱132上方。RDL 202的有源部分还与导电支柱132以及半导体管芯101-a和101-b的导电柱112a和114a连接。RDL 202的一些部分为伪部并且连接至伪导电图案502。
在图10B中，电子组件312和314安装在每一个单元中的半导体管芯112和114上方。电子组件通过有源RDL 202与半导体管芯112和114电连接。
对于一些实施例，采用与模塑料不同的介电材料来覆盖并且围绕RDL 202。可以通过汽相沉积来形成介电材料。如本文中使用的，“汽相沉积”指通过汽相在衬底上沉积材料的工艺。汽相沉积工艺包括任何工艺，诸如但不限于，化学汽相沉积(CVD)和物理汽相沉积(PVD)。汽相沉积方法的实例包括热丝CVD、rf-CVD、激光CVD(LCVD)、共形金刚石涂覆工艺、金属有机CVD(MOCVD)、溅射、热蒸发PVD、离子化金属PVD(IMPVD)、电子束PVD(EBPVD)、反应PVD、原子层沉积(ALD)等、PECVD、HDPCVD、LPCVD。
与图1A中的绝缘层104c对应的模塑料还可以填充至围绕电子组件。如图10C所示，电子组件312和314被绝缘层104c覆盖。形成初步的晶圆级扇入或扇出封装件。
执行分割操作以将晶圆级封装件切割为若干单独模制的3D半导体结构。在本发明中，提供了诸如锯片切割或激光切割的各种分割操作。穿过图10C中的划线区域509执行分割以分离相邻的单元。还去除每一个单元中的伪导电图案502的一部分以暴露导电表面。图1A中的模制结构110是分割操作之后的示例性3D集成半导体模制结构。在一些实施例中，可以在分割操作之前或之后去除衬底500。
对于每一个分割的3D集成半导体模制结构，还可以在其上设置导电膜。可以通过诸如汽相沉积工艺的沉积来形成导电膜，汽相沉积工艺包括任何工艺，诸如但不限于，化学汽相沉积(CVD)和物理汽相沉积(PVD)。汽相沉积方法的实例包括热丝CVD、rf-CVD、激光CVD(LCVD)、共形金刚石涂覆工艺、金属有机CVD(MOCVD)、溅射、热蒸发PVD、离子化金属PVD(IMPVD)、电子束PVD(EBPVD)、反应PVD、原子层沉积(ALD)等、PECVD、HDPCVD、LPCVD。导电膜接触伪导电图案502的暴露的导电表面并且还通过伪导电图案502电连接至地。
伪导电图案502可以具有各种配置。图11A是根据实施例的模塑料520中的伪导电图案502的顶视图。导电图案502内部具有空洞。空洞未被模塑料520填充。在分割期间，穿过导电图案502的空区域执行切割。每一个伪单元502都分离为两个部分，并且每一部分都具有朝向每一个单元的内部凹进的表面。在一些实施例中，导电图案502的中心不是空的并且填充有绝缘材料。
图11B和图11C中的实例与图9中的实施例类似，然而，伪单元502具有与图9中的伪单元不同的形状和设计。在图11D中，通过若干连续的导电迹线形成伪导电图案502。导电迹线可以在邻近的单元之间形成间隔，并且该间隔是划线区域509的一部分。该间隔可以是空的或填充有绝缘材料。分割的单元对应于图6中的实施例。
在一些实施例中，密封环设置在伪导电图案502上方。如在图12中，密封环128设置在伪导电图案502上方并且可以与伪导电图案502直接连接或通过伪RDL连接。在一些实施例中，密封环128也是伪RDL的一部分并且与有源RDL同时形成。如本发明提到的，叠加的密封环128构思可以应用至其他的伪导电图案。
半导体器件包括半导体管芯和围绕半导体管芯的绝缘层。器件还包括位于绝缘层和第一半导体管芯上方的后钝化互连件(PPI)以及位于绝缘层的边缘中并且延伸穿过绝缘层的导电部件。导电部件包括从绝缘层暴露的表面。器件还包括基本覆盖绝缘层的边缘并且与导电部件的暴露的表面接触的EMI屏蔽罩。
在一些实施例中，导电部件沿着与半导体管芯的厚度平行的方向延伸穿过绝缘层。在一些实施例中，导电部件包括凹进部分，并且凹进部分从导电部件的暴露的表面开始并且朝向半导体管芯凹进。在一些实施例中，凹进部分包括内表面，并且内表面与绝缘层隔离。在一些实施例中，导电部件还包括连接至凹进部分的延伸部分，并且延伸部分比凹进部分更远离暴露的表面延伸。
在一些实施例中，导电部件还包括连接至凹进部分的延伸部分，并且延伸部分比凹进部分更远离暴露的表面延伸，延伸部分包括在不同的径向方向上分别延伸的至少两个分支。在一些实施例中，导电部件配置为连接至地。在一些实施例中，器件还包括位于PPI上方的电子组件，其中，电子组件通过PPI电连接至半导体管芯。
在一些实施例中，导电部件的暴露表面包括高度和宽度，并且高度与宽度的高宽比约为1.0，其中，沿着与半导体管芯的厚度平行的方向测量该高度。
3D半导体封装件包括模制构造。模制构造包括在一方向上堆叠的第一和第二半导体管芯或组件。模制构造还包括第一和第二半导体管芯或组件之间的互连件以及围绕第一半导体管芯或组件的绝缘层。模制构造还包括：与互连件、第一和第二半导体管芯或组件中的至少一个电通信的导电支柱；以及沿着堆叠方向延伸并且穿过绝缘层的导电部件和导电支柱。导电部件包括在与堆叠方向垂直的方向上从绝缘层暴露的表面，并且导电部件配置为与地连接。3D半导体封装件还包括覆盖模制构造的外表面并且与导电部件的暴露的表面接触的EMI。
在一些实施例中，导电部件位于模制构造的周边中并且介于屏蔽罩与导电支柱之间。在一些实施例中，导电部件包括围绕绝缘层的边缘的连续的表面。在一些实施例中，导电部件包括多个导电单元，其中，每一个导电单元都包括远离模制构造的外表面凹进的表面。在一些实施例中，多个导电单元的一部分在每一个导电单元的凹进部分处与导电迹线连接。在一些实施例中，3D半导体封装件还包括介于导电迹线与邻近导电迹线的第二导电迹线之间的开口，其中，第二导电迹线与多个导电单元的第二部分连接。在一些实施例中，3D半导体封装件还包括位于导电部件上方并且电连接至导电部件的密封环。
一种制造半导体器件的方法包括若干操作。一个操作是提供衬底。一个操作是将多个半导体管芯设置在衬底上方。一个操作是在划线区域周围形成伪导电图案，由此围绕多个半导体管芯的每一个半导体管芯并且分开多个半导体管芯的每一个管芯。一个操作是通过切割划线区域和伪导电图案的一部分进行分割以分离多个半导体管芯，由此暴露伪导电图案的导电表面。
在一些实施例中，伪导电图案包括多个导电单元，并且每一个导电单元的内部都是空的。在一些实施例中，伪导电图案配置为连接至地。
本发明的实施例提供了一种半导体器件，包括：半导体管芯；绝缘层，围绕半导体管芯；后钝化互连件(PPI)，位于绝缘层和第一半导体管芯上方；导电部件，位于绝缘层的边缘中并且延伸穿过绝缘层，其中，导电部件包括从绝缘层暴露的表面；EMI(电磁干扰)屏蔽罩，基本覆盖绝缘层的边缘并且与导电部件的暴露的表面接触。
根据本发明的实施例，导电部件沿着与半导体管芯的厚度平行的方向延伸穿过绝缘层。
根据本发明的实施例，导电部件包括凹进部分，并且凹进部分从导电部件的暴露的表面开始并且朝向半导体管芯凹进。
根据本发明的实施例，凹进部分包括内表面，并且内表面与绝缘层隔离。
根据本发明的实施例，导电部件还包括连接至凹进部分的延伸部分，并且延伸部分比凹进部分更远离暴露的表面延伸。
根据本发明的实施例，导电部件还包括连接至凹进部分的延伸部分，并且延伸部分比凹进部分更远离暴露的表面延伸，延伸部分包括在不同的径向方向上分别延伸的至少两个分支。
根据本发明的实施例，导电部件配置为连接至地。
根据本发明的实施例，还包括位于PPI上方的电子组件，其中，电子组件通过PPI电连接至半导体管芯。
根据本发明的实施例，导电部件的暴露的表面包括高度和宽度，并且高度与宽度的高宽比约为1.0，其中，沿着与半导体管芯的厚度平行的方向测量高度。
根据本发明的实施例，还包括位于导电部件上方并且电连接至导电部件的密封环。
本发明的实施例提供了一种3D(三维)半导体封装件，包括：模制构造，包括：第一和第二半导体管芯或组件，在一方向上堆叠；互连件，介于第一和第二半导体管芯或组件之间；绝缘层，围绕第一半导体管芯或组件；导电支柱，与互连件、第一和第二半导体管芯或组件中的至少一个电通信；以及导电部件，与导电支柱沿着堆叠方向延伸并且延伸穿过绝缘层，其中，导电部件包括在与堆叠方向垂直的方向上从绝缘层暴露的表面，并且导电部件配置为与地连接；EMI屏蔽罩，覆盖模制构造的外表面并且与导电部件的暴露的表面接触。
根据本发明的实施例，导电部件位于模制构造的周边中，并且介于屏蔽罩与导电支柱之间。
根据本发明的实施例，导电部件包括围绕绝缘层的边缘的连续的表面。
根据本发明的实施例，导电部件包括多个导电单元，其中，每一个导电单元都包括远离模制构造的外表面凹进的表面。
根据本发明的实施例，多个导电单元的一部分在每一个导电单元的凹进部分处与导电迹线连接。
根据本发明的实施例，还包括介于导电迹线与邻近导电迹线的第二导电迹线之间的开口，其中，第二导电迹线与多个导电单元的第二部分连接。
根据本发明的实施例，还包括位于导电部件上方并且电连接至导电部件的密封环。
本发明的实施例提供了一种制造半导体器件的方法，包括：提供衬底；将多个半导体管芯设置在衬底上方；在划线区域周围形成伪导电图案，由此围绕多个半导体管芯的每一个半导体管芯并且分开多个半导体管芯的每一个管芯；以及通过切割划线区域和伪导电图案的一部分进行分割以分离多个半导体管芯，由此暴露伪导电图案的导电表面。
根据本发明的实施例，伪导电图案包括多个导电单元，并且每一个导电单元的内部都是空的。
根据本发明的实施例，伪导电图案配置为连接至地。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体管芯；
绝缘层，围绕所述半导体管芯；
后钝化互连件(PPI)，位于所述绝缘层和第一半导体管芯上方；
导电部件，位于所述绝缘层的边缘中并且延伸穿过所述绝缘层，其中，所述导电部件包括从所述绝缘层暴露的表面；
EMI(电磁干扰)屏蔽罩，基本覆盖所述绝缘层的边缘并且与所述导电部件的暴露的表面接触。
2.根据权利要求1所述的半导体器件，其中，所述导电部件沿着与所述半导体管芯的厚度平行的方向延伸穿过所述绝缘层。
3.根据权利要求2所述的半导体器件，其中，所述导电部件包括凹进部分，并且所述凹进部分从所述导电部件的暴露的表面开始并且朝向所述半导体管芯凹进。
4.根据权利要求3所述的半导体器件，其中，所述凹进部分包括内表面，并且所述内表面与所述绝缘层隔离。
5.根据权利要求3所述的半导体器件，其中，所述导电部件还包括连接至所述凹进部分的延伸部分，并且所述延伸部分比所述凹进部分更远离所述暴露的表面延伸。
6.根据权利要求3所述的半导体器件，其中，所述导电部件还包括连接至所述凹进部分的延伸部分，并且所述延伸部分比所述凹进部分更远离所述暴露的表面延伸，所述延伸部分包括在不同的径向方向上分别延伸的至少两个分支。
7.根据权利要求1所述的半导体器件，其中，所述导电部件配置为连接至地。
8.根据权利要求1所述的半导体器件，还包括位于所述PPI上方的电子组件，其中，所述电子组件通过所述PPI电连接至所述半导体管芯。
9.一种3D(三维)半导体封装件，包括：
模制构造，包括：
第一和第二半导体管芯或组件，在一方向上堆叠；
互连件，介于所述第一和第二半导体管芯或组件之间；
绝缘层，围绕所述第一半导体管芯或组件；
导电支柱，与所述互连件、所述第一和第二半导体管芯或组件中的至少一个电通信；以及
导电部件，与所述导电支柱沿着所述堆叠方向延伸并且延伸穿过所述绝缘层，其中，所述导电部件包括在与所述堆叠方向垂直的方向上从所述绝缘层暴露的表面，并且所述导电部件配置为与地连接；
EMI屏蔽罩，覆盖所述模制构造的外表面并且与所述导电部件的暴露的表面接触。
10.一种制造半导体器件的方法，包括：
提供衬底；
将多个半导体管芯设置在所述衬底上方；
在划线区域周围形成伪导电图案，由此围绕所述多个半导体管芯的每一个半导体管芯并且分开所述多个半导体管芯的每一个管芯；以及
通过切割所述划线区域和所述伪导电图案的一部分进行分割以分离所述多个半导体管芯，由此暴露所述伪导电图案的导电表面。
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