CN109585428A - 包含叠层式介电结构的半导体封装器件 - Google Patents

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CN109585428A
CN109585428A CN201810339073.1A CN201810339073A CN109585428A CN 109585428 A CN109585428 A CN 109585428A CN 201810339073 A CN201810339073 A CN 201810339073A CN 109585428 A CN109585428 A CN 109585428A
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廖文翔
郭丰维
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Abstract

本公开涉及一种包含堆叠式天线结构的半导体封装器件和制造所述结构的方法，所述堆叠式天线结构具有高介电常数叠层式介电层分隔天线和接地平面。半导体管芯侧向密封在包括第一重布线结构的绝缘结构内。第二重布线结构设置在第一重布线结构和管芯上方并且电耦合到第一重布线结构和管芯。第二重布线结构包含堆叠式天线结构，其包含通过高介电常数叠层式介电结构分隔开的第一导电平面和第二导电平面。第一导电平面包含开口，且第二导电平面被配置以通过第一导电平面中的开口传输和接收电磁波。

Description

包含叠层式介电结构的半导体封装器件
技术领域
本发明实施例涉及一种包含叠层式介电结构的半导体封装器件。
背景技术
许多现代电子器件包括使用天线与其它电子器件无线通信的集成芯片。集成芯片可以使用常规片外天线或片上集成天线。片外天线是连接到集成芯片的外部组件。片上集成天线被微型化并建置在集成芯片自身内。举例来说，用于高频无线通信器件的例如薄膜微带天线或贴片天线的集成天线常常使用设置在高频衬底或高频印刷电路板上的平面天线阵列。
在过去十年，对于手持型器件(包含平板PC和智能电话)和消费者相关器件(例如汽车的导向和安全系统)的无线通信的需求已增加。由于实际尺寸常常决定产品竞争力，现代器件往往更小、更薄并且更轻。因此，在现代器件中，以片外组件予以实施的天线可能由于片外组件的大面积而不占优势，并且还可能由于集成芯片与天线之间的阻抗误配而具有较差性能。另外，现有片上天线不仅比其片外对应物小，而且还可能在满足当今对于便携式电子器件的需求方面超过预期。因此，需要一种改进型集成天线结构。
发明内容
本申请的一些实施例提供一种半导体封装器件，其特征在于，包括：半导体管芯；第一导电平面，其耦合到所述半导体管芯，所述第一导电平面包含由所述第一导电平面的内部侧壁限定的多个间隙或狭缝；第二导电平面，其设置在所述第一导电平面上方，所述第二导电平面被配置以通过所述多个间隙或狭缝传输和接收电磁波；以及叠层式介电结构，其分隔所述第一导电平面与所述第二导电平面，所述叠层式介电结构包括至少两种不同的介电材料，至少一种介电材料的介电常数高于二氧化硅的介电常数。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1A示出根据一些实施例的天线结构的俯视图。
图1B到图1D分别绘示半导体封装器件的一些实施例的横截面视图，所述半导体封装器件包含堆叠式天线阵列和叠层式高k介电结构。
图2到图15包含用于制造半导体封装器件的方法的中间结构的横截面视图，所述半导体封装器件根据本公开的一些实施例配置并且包括堆叠式天线阵列，所述堆叠式天线阵列包含分隔接地平面与天线平面的叠层式高k介电结构。
图16示出根据本公开的一些实施例的天线结构的频率响应曲线图。
图17示出图2到图15的方法的一些实施例的流程图。
附图标号说明
100、100a、100b：半导体管芯；
104：衬底；
104s：前表面；
105：晶体管；
106：连接端；
107：互连结构；
108：介电层；
109：介电材料；
110：导体；
202：载体晶片；
204：保护层；
206、802、902、1402：重布线层；
302：牺牲层；
304、1104：凹部；
402：导电层；
404：绝缘体穿孔；
602：黏合层；
702：绝缘材料；
702s：上表面；
804、904、1404：金属层；
806：通孔；
808、1408：结合垫；
810、906、1406：金属间介电质；
908、910、1412、1414：导电板；
908A：条状接地平面；
1002：网格线；
1004：开口；
1006：天线；
1008、1416、1418：方向；
1010：狭缝；
1102：导电通孔；
1202、1204：叠层式介电结构；
1302、1304、1306…13nn：介电材料层；
1420：第二重布线结构；
1500：半导体封装器件
1502：金属柱；
1504：凸块下金属；
1506：外部连接件；
1508、1508L、1508R、1510：天线结构；
1600、1600A、1600B：半导体封装器件；
1602A-1602D：分支；
1604A-1604D：金属线；
1700：流程图；
1702、1704、1706、1708、1710、1712：动作；
Q、S：间隔；
Thk1：厚度
Thk2：总厚度
W：间隙。
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些只是实例且并不希望为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可以包含第一特征和第二特征直接接触地形成的实施例，并且还可以包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。另外，本公开可以在各种实例中重复附图标号和/或字母。这种重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，例如“在…之下”、“在…下方”、“下”、“在…上方”、“上”等空间相关术语可以在本文中为了易于描述而用于如附图中所示描述一个元件或特征与另一元件或特征的关系。除图中所描绘的定向之外，空间相关术语打算涵盖在使用或操作中的器件或装置的不同定向。器件或装置可以按其他方式定向(旋转90度或处于其它定向)，且本文中所使用的与空间相关的描述词因此可以同样地进行解释。此外，术语“第一”、“第二”、“第三”、“第四”等等仅为通用识别符，且由此可在各种实施例中互换。举例来说，虽然一元件(例如，开口)在一些实施例中可能被称为“第一”元件，但所述元件在其它实施例中可能被称为“第二”元件。
本公开提供具有一或多个集成天线结构的半导体封装器件的各种实施例和其相关制造操作。这种类型的器件用于针对利用60GHz左右的频谱的各种大容量商业和消费者应用的无线通信器件。这些器件包含高速短距离无线个人局域网(wireless personalarea network，WPAN)、5G网络、包含汽车雷达的雷达应用以及包含可穿戴式电子器件和智能电话应用的其它应用。在减小器件占用面积和制造成本方面，需要具有嵌入式天线结构的高度集成式系统。另外，与早期技术相比较，使用现代半导体制造方法能够更好地管理集成天线的回波损耗和阻抗匹配。因此，提出的集成天线封装能够于频率为千兆赫时(例如28GHz到77GHz的范围)有较好辐射效率，并且能够在形状因子比常规封装更紧密的封装中进行提供。
为了进一步减小形状因子，根据本公开的集成天线结构可以包括分隔集成天线结构的天线平面与集成天线结构的接地平面的薄叠层式介电结构。叠层式介电结构包括具有所选高介电常数材料的各层，每一层用于相对薄的膜中以将应变累积降到最低。相比而言，常规单材料介电结构一般较厚，其具有导致服务中故障的高应变累积风险，并且引入因介电质中的表面波激励所致的辐射效率损失。
本公开提供集成的堆叠式天线结构，其位于底层半导体管芯上方并与底层半导体管芯间隔开。堆叠式天线结构的特征在于接地平面，其被配置成条状接地平面，所述条状接地平面在包括接地平面的导体材料内包括狭缝或开口的布置。应了解，狭缝或开口不限于“条状”形状，而是可以经图案化或具有各种形状的间隙和/或狭缝，所述形状例如环形、卵形、螺旋形、多边形、交叉影线状等。天线平面被配置以辐射和接收被引导通过条状接地平面中的开口的电磁波。通过使天线结构和条状接地平面从底层半导体管芯侧向偏移，天线对电磁波的传输和接收穿过绝缘结构内所含的具有宽度的间隔S并且避免穿过半导体管芯或其它导电特征。换句话说，间隔宽度S内不存在半导体管芯或导电特征。所述间隔宽度S被保留为传输或接收电磁波的路径。
另外，根据本公开的一些实施例的堆叠式天线结构还可以提高集成天线的反射系数—S11参数，尤其是在约28GHz和高于28GHz的高频应用中。因此，提出的天线封装能够提供GHz范围(包含28GHz与77GHz之间的范围)中的较好辐射效率，并且能够在更紧密的占用面积内进行提供。
下文描述的实施例提供能够体现在多种具体情形中的许多适用概念。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
图1A是根据一些实施例的半导体封装器件1600的示意性俯视图，并且图1B是沿着图1A的A-A'截取的对应横截面视图。如所示出，半导体管芯100a电耦合到贴片天线阵列的四个分支1602A到1602D。举例来说，第一分支1602A由通过叠层式介电结构1202分隔开的一对导电板1412与908组成(还参见图1B的横截面)。导电板908在图1A中以虚线绘示，因为从上方看其位于叠层式介电结构1202之下。第二分支1602B由通过叠层式介电结构1204分隔开的一对导电板1414与910组成，第三分支1602C和第四分支1602D类似地配置。应了解，为了清晰起见从图1A到图1D的描述省略图1A到图1D中对一些特征的论述以及其对应附图标号，但稍后关于图2到图15中的横截面视图予以描述。
叠层式介电质结构，例如1202和1204，设置在对应导电板对之间。任一导电板，例如参看1602A的1412或908，可以是接地平面或天线平面。在一些实施例中，接地平面被配置成包括供天线传输和接收电磁波的开口的条状接地平面。前述导电板或叠层式介电质结构的形状在本实施例中具有矩形形状。然而，其它形状是可能的，例如正方形形状、环形形状、多边形形状或条形。在一些实施例中，在每个天线分支中，叠层式介电结构1202或1204的表面积可以大于其上覆或底层导电板的表面积。因此，所述板所产生的电场将完全包含在叠层式介电结构内以实现期望的辐射性能。在一些实施例中，叠层式介电结构1202或1204的宽度可以大于其上覆或底层导电板的宽度。在一些实施例中，叠层式介电结构1202或1204可以具有5mm×5mm的几何形状。在一些实施例中，每个天线分支的导电板可以具有950μm×950μm的几何形状。在一些实施例中，在每个天线分支中，接地平面的表面积可以大于天线平面和叠层式介电结构的表面积。
在一些实施例中，天线分支1602A到1602D被布置成阵列，例如正方形阵列。半导体管芯100a可放置在阵列的中心。就毫米波应用而言，相邻天线分支之间的距离通常较小，并且适合于与半导体封装器件集成。举例来说，可以指定用于一些应用(例如汽车雷达)的60GHz的射频(radio frequency，RF)通信频段。因此，所述RF波的半波长将为约2500μm。因此，两个相邻分支(例如相邻分支1602A与1602B或相邻分支1602A与1602C)之间的距离D是约2500μm。这种布置可帮助产生来自各种天线分支的相长干涉，因此提高辐射效率。在一些实施例中，从侧到侧测量的贴片天线的总宽度或相邻分支之间的距离D小于3000μm。在一些实施例中，相邻分支之间的距离D小于2000μm。
仍然参看图1A和图1B，金属线1604A到1604D电耦合四对导电板中的每一对的一个组件板(例如，天线平面)。金属线1604A到1604D被配置成用于在天线平面与半导体管芯100a之间传送信号功率的信号馈线。在一些实施例中，金属线1604A到1604D可延伸到不同重布线层(ReDistribution Layer，RDL)802、902以及1402(参见图1B)并且可以具有曲折形状。如图1A中所示，从上方看，除了触点部分连接到半导体管芯100a上的相应垫以外，可以观察到RDL层802内的每个金属线1604A到1604D主要在绝缘材料702上方延伸。另外，金属线1604A到1604D进一步由金属间介电质(Inter-Metal Dielectric，IMD)810、906或1406包围。因此，金属线1604A到1604D的水平部分在由介电材料(例如，IMD或绝缘材料)而不是任何导电或半导体材料密封的路径中延行。此外，接合前述水平部分的大多数垂直通孔(例如通孔1606A到1606D)也包含在IMD 810、906或1406中。因此，归因于水平部分的信号损耗显著降低。
在常规设计中，相比之下，现有信号馈线通常设置为靠近半导体管芯100的衬底104。在一些情况下，馈线设置在导体110与连接端之间的层中。馈线与衬底104的半导体材料之间的短间隙引起穿过衬底104的明显信号传输损耗。在提出的框架中，金属线1604A到1604D充当馈线并且设置在衬底104上方较远处以及插入RDL 802、902或1402内(从垂直视角)。而且，从水平视角，馈线1604A到1604D侧向远离衬底104。因此能够降低所得信号损耗。
现在参看图1B和图1C，示出根据一些实施例的半导体封装器件的横截面视图。天线平面和接地平面在天线结构1508内可以互换，所述天线结构1508包括例如通过叠层式介电结构1202分隔开的导电板908与1412。在图1B中，天线板由导电板1412和1414描绘，并且条状接地平面由导电板908和910描绘。在图1B中绘示的点虚线表示天线结构1508的辐射和接收方向1416朝下并且传播穿过绝缘材料702。通过这种布置，通过绝缘材料702和RDL 802的间隔S，电磁波可辐射到半导体封装器件或从半导体封装器件下方接收。绝缘材料702或RDL 802的间隔S不含有任何半导体或导电特征，因此允许电磁波以最小失真穿过。
类似地，左侧天线结构和右侧天线结构可被配置以在朝上方向(未绘示)中进行辐射和接收。这通过选择配对导电平面中的一个(例如与1412配对908)充当天线以及一个充当包含条状接地平面的接地平面并相应地配置半导体封装器件1600来实现。
图1C示出实施例1600A，其中半导体管芯100a的两侧上的天线结构1508具有产生不同传输和接收方向的不同配置。参看图1C，天线平面被命名为1412和910，并且穿过其分别配对的条状接地平面908和1414中的开口进行辐射。以这种方式，左侧天线结构1508L在朝向绝缘材料702的向下方向中进行辐射和接收，并且右侧天线结构1508R在远离绝缘材料702的朝上方向中进行辐射和接收。这种配置帮助扩展天线辐射和接收的覆盖度并且能够提高系统性能。
图1D是根据本公开的一些实施例的半导体封装器件1600B的示意性横截面视图。半导体封装器件1600B采取扇入型结构，其中RDL 802、902和1402具有侧壁，其外周边处于由半导体管芯100a的边缘限定的外周边内。半导体封装器件1600B包含单个天线结构1510，其被配置成单个天线分支并由导电板910和1414以及叠层式介电结构1204组成。在这个实施例中，导电平面910被配置成天线并且设置在叠层式介电结构1204下方。条状接地平面1414设置在叠层式介电结构1204上方。天线结构1510被配置以通过外部连接件1506(例如焊接凸块或球)之间的间隔Q辐射或接收电磁波。点虚线表示天线平面910通过条状接地平面1414中的开口并在背离半导体管芯100a的方向1418上进行辐射。
图2到图15包含用于说明制造根据本公开的各种实施例的半导体封装器件(例如，先前在图1A到图1B中所示出的半导体封装器件1600)的方法的其它步骤的中间结构的横截面视图。首先如图2中所示提供载体晶片202。载体晶片202可以包括例如单晶硅、硅基材料，例如玻璃、氧化硅、氧化铝、陶瓷材料或其组合。然后，在载体晶片202上方形成保护层204。保护层204可以由介电材料(例如氧化硅、氮化硅、氮氧化硅等等)形成。在一些实施例中，保护层204包含聚合材料，例如PI、PBO、BCB、环氧树脂等等。
在保护层204上方形成重布线层(RDL)206。RDL 206被配置以电连接半导体封装器件的组件(例如半导体管芯100)与其它层。RDL 206可以包含多个金属层。每个金属层可以包含导电线或线路并且通过金属通孔电耦合到相邻的上覆或底层金属层。在一些实施例中，RDL 206的金属层由导电材料(例如铜、银、铝、金或钨)形成。在一些实施例中，RDL 206的其余部分可以填充有介电材料(未单独绘示)。介电材料可以由氧化物形成，所述氧化物例如未掺杂硅酸盐玻璃(un-doped silicate glass，USG)、氟化硅酸盐玻璃(fluorinatedsilicate glass，FSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、硅酸四乙酯(tetraethosiloxane，TEOS)、旋涂式玻璃(spin-on glass，SOG)、高密度等离子体(high-density plasma，HDP)氧化物、等离子体增强TEOS(plasma-enhanced TEOS，PETEOS)等等。在一些实施例中，若干导电垫(未单独绘示)设置在RDL 206的金属层上方。RDL 206的金属层可以通过暴露顶表面连接到导电垫。
图3示出使用光刻技术图案化的牺牲层302的形成。一般来说，光刻技术涉及光刻胶层的掩蔽、曝光和显影，所述光刻胶层通常是牺牲层302上方的一层。在图案化牺牲层302上方的光刻胶层之后，可以执行刻蚀操作以去除牺牲层302的非所需部分，因此留下凹部304。
图4示出RDL 206上方的一或多个导电柱的形成。在后续处理步骤中，导电柱变为从RDL 206延伸到密封其的绝缘层的上表面的绝缘体穿孔(through insulator via，TIV)。为了形成导电柱，在牺牲层302上方形成导电层402，并且在过程中填充凹部304以形成TIV404。金属层402的过量金属进一步延伸到牺牲层302的上表面上方。
图5示出通过化学机械平面化(chemical mechanical planarization，CMP)或其它适用工艺去除过量金属层以使得显露牺牲层302的顶表面且光刻胶层302上不存在过量金属的步骤。在相同CMP步骤中，显露TIV 404的顶表面。接着通过化学剥离或以其它方式例如选择性刻蚀去除牺牲层302，留下TIV404的竖立导电柱。
参看图6，半导体管芯100(在这种情况下，半导体管芯100a和半导体管芯100b)贴合到保护层204并与TIV 404侧向间隔开。在一些实施例中，半导体管芯100通过黏合层602贴合到保护层204。黏合层602可以是管芯贴合膜(die attach film，DAF)、干膜或分割带。在一些实施例中，指定一个TIV 404与邻近半导体管芯100a之间的间隔S。换句话说，间隔S内不存在半导体管芯或导电特征。将所述间隔S保留为供随后制造的天线结构传输或接收电磁波的路径。
半导体管芯100可以是射频集成电路(radio frequency integrated circuitRFIC)、基带收发器管芯、微处理器管芯、信号处理管芯或其组合。
半导体管芯100包括衬底104。衬底104包含半导体材料，例如单晶硅。在一些实施例中，衬底104可以包含其它半导体材料，例如锗化硅、碳化硅、砷化镓等等。衬底104可以是p型半导体衬底(受体类型)或N型半导体衬底(供体类型)。或者，衬底104包含另一元素半导体，例如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其组合。在其它实施例中，衬底104是绝缘体上半导体(semiconductor on-insulator，SOI)。在其它实施例中，衬底104可以包含掺杂外延层、梯度半导体层或上覆不同类型的另一半导体层的半导体层，例如锗化硅层上的硅层。
各种组件可以形成在衬底104的前表面(前侧)104s上。组件的实例包含有源器件(例如晶体管105和二极管)和无源器件(例如电容器、电感器和电阻器)。另外，半导体管芯100包括一或多个连接端106，还被称作导电垫或结合垫。衬底104的组件通过互连结构107和连接端106电耦合到外部电路或器件。互连结构107包含多个金属线(例如，线路)，其堆叠在彼此上方并且穿过介电材料。金属线通过通孔彼此连接，并且以可操作方式将衬底104中的组件彼此耦合并耦合到连接端106。
沉积介电层108或钝化层以填充连接端106之间的间隙。介电层108可以通过首先通过合适的工艺形成毯状层介电材料来提供，所述工艺例如化学气相沉积(chemicalvapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)等等。之后，在毯状层材料上方形成光刻胶(未单独绘示)。在光刻胶层上执行图案化操作(例如光刻和刻蚀方法)以暴露连接端106。去除介电材料的过量部分，视需要产生介电层108的塑形。介电层108可以用各种介电材料形成并且可以是例如氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO2)、含氮氧化物(例如含氮SiO2)、氮掺杂氧化物(例如N2植入SiO2)、氮氧化硅(SixOyNz)、聚合材料等等。
此外，导电层沉积在连接端106上并且接着被图案化以在相应连接端106上方形成导体110。导体110的材料包含(例如)钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、铜(Cu)、铜合金、镍(Ni)、锡(Sn)、金(Au)及其组合。在一些实施例中，导体110包括分层结构，其包括不同导电子层。
形成介电材料109以包围导体110。在一些实施例中，介电材料109可以与半导体管芯100的边缘对齐。在一些实施例中，介电材料可以由氧化硅、氮化硅、氮氧化硅等等组成。在一些实施例中，介电材料109包含聚合材料，例如聚酰亚胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯(benzocyclobuten，BCB)、环氧树脂等等。介电材料109可以使用CVD、PVD或其它合适的操作形成。在一些实施例中，可以执行平面化操作(例如研磨或化学机械抛光(chemical mechanical polishing，CMP))来去除介电材料109的过量部分以及使介电材料109与导体110齐平。
图7绘示在保护层204、半导体管芯100a与半导体管芯100b的侧壁、黏合层602以及TIV 404上形成绝缘材料702的步骤。绝缘材料702填充半导体管芯100a和100b与TIV 404之间的间隙。在一些实施例中，绝缘材料702填充间隔S。绝缘材料702可以是模制化合物(molding compound)，例如模制底部填充物(molding underfill)、树脂(resin)、聚酰亚胺(polyimide，PI)、聚苯硫醚(polyphenylene sulphide，PPS)、聚醚酮(polyether etherketone，PEEK)、聚醚砜(polyethersulfone，PES)、耐热性晶体树脂或其组合。在一些实施例中，绝缘材料702可以用各种介电材料形成并且可以是例如陶瓷、玻璃、氮化硅、氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO2)、含氮氧化物(例如，含氮SiO2)、氮掺杂氧化物(例如，N2植入SiO2)、氮氧化硅(SixOyNz)等等。在一些实施例中，绝缘材料702可以是聚合材料，例如PBO、BCB或任何其它合适的材料。
绝缘材料702可以通过各种技术形成，所述技术例如CVD、低压CVD(low-pressureCVD，LPCVD)、等离子体增强CVD(plasma-enhanced CVD，PECVD)、高密度等离子体CVD(highdensity plasma CVD，HDPCVD)、溅镀和物理气相沉积、热生长等等。在一些实施例中，可以利用平面化操作(例如研磨或化学机械抛光(CMP)方法)来使绝缘材料702的上表面与半导体管芯100a和半导体管芯100b以及TIV 404的上表面齐平。在本实施例中，TIV 404从RDL206的上表面穿过绝缘材料702垂直延伸到绝缘材料702的上表面702s。RDL 206与TIV 404的组合可以被称为第一重布线结构。绝缘材料702与重布线结构704的组合可以被称为绝缘结构。
参看图8，在绝缘材料702的上表面上方形成额外RDL 802。RDL 802被配置以电耦合半导体管芯100a和半导体管芯100b以及TIV 404与其它导电层。RDL 802可以包含多个金属层，例如层804。每个金属层可以包含导电线或线路并且通过金属通孔(例如通孔806)电耦合到相邻上覆或底层金属层。在本实施例中，底部金属层(例如，金属层804)包含电耦合到半导体管芯100a与半导体管芯100b的导体110的若干结合垫808。在一些实施例中，金属层804和通孔806由导电材料形成，所述导电材料例如铜、银、铝、金、钨或其组合。RDL 802的金属层804和通孔806仅出于说明而提供。其它数量的金属层、通孔或导电线和替代配线图案也在本公开的涵盖范围内。
此外，前述金属层和金属通孔与其它组件电绝缘。绝缘可以通过使用金属间介电材料(inter-metal dielectric material，IMD)810来实现。IMD 810可以由氧化物形成，所述氧化物例如未经掺杂硅酸盐玻璃(un-doped silicate glass，USG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、硅酸四乙酯(tetraethosiloxane，TEOS)、旋涂式玻璃(spin-on glass，SOG)、高密度等离子体(high-density plasma，HDP)氧化物、等离子体增强TEOS(plasma-enhanced TEOS，PETEOS)、低k介电材料等等。低k介电材料的k值可以低于3.8，但所述介电材料也可以接近3.8。在一些实施例中，低k介电材料的k值低于约3.0，并且可以低于约2.5。根据一些实施例IMD 810包括聚合材料。IMD 810的形成方法可以包含CVD、LPCVD、大气压CVD(atmospheric-pressure CVD，APCVD)、PECVD、低于大气压的CVD(sub-atmospheric CVD，SACVD)、ALD、金属有机CVD(metal organic CVD，MOCVD)、PVD、溅镀或其它合适的沉积技术。
参看图9，在RDL 802上方形成另一RDL 902。RDL 902可以被配置以使RDL 802与上覆层电耦合。RDL 902可以取决于应用需求而用不同配置、布线图案和形成材料来布置，并且可以包含金属层904和IMD 906。在一些实施例中，类似于RDL 802来配置RDL 902。在一些实施例中，金属层904和IMD 906的材料和制造方法可以类似于应用于金属层804和IMD 810的材料和制造方法。
仍然参看图9，导电层908和导电层910形成于RDL 902中。导电层908或导电层910被配置成天线的天线平面或接地平面，并且电耦合到半导体管芯100a或半导体管芯100b。在一些实施例中，导电层908和导电层910具有如同板、薄片或条带的形状。导电层908或导电层910可以由铜、银、铝、金、钨或其组合组成。在一些实施例中，导电层908或导电层910可以连同金属层904在单个操作期间形成。或者，可以在形成金属层904之前或之后形成导电层908或导电层910。
在本实施例中，导电层908可以被配置成接地平面，并且具体地说可以被配置成条状接地平面。
图10A示出条状接地平面908A的一些实施例的扩展横截面视图。条状接地平面908A包括从与形成RDL 902的金属层904一起或在之后沉积的导电材料形成网格线1002的区域。网格线之间是开口1004，其中尚未沉积导电材料，或其中导电材料已在沉积之后刻蚀掉。开口可以填充有介电材料(例如SiO2、低k介电质或高k介电质)或气隙。在一些实施例中，开口1004可以形成几何形状，例如狭缝或可以有规律地间隔开或按重复图案间隔开的其它配置。天线1006设置在条状接地平面908A上方并且与其间隔开，并且以虚线绘示。天线1006与条状接地平面908A电绝缘，并且被配置以通过条状接地平面908A中的开口1004传输和接收电磁波。在这个实施例中，用于传输和接收电磁波的方向1008朝下。通过使条状接地平面908A从底层半导体管芯100a侧向偏移，天线对电磁波的传输和接收穿过先前限定的间隔S并包含在IMD 810和绝缘材料702内，并且避免穿过半导体管芯100a或半导体管芯100b或者其它导电特征。这种偏移对半导体管芯内的天线产生电噪声的抗性提供改进，并类似地阻止在管芯内传递的电信号干扰天线操作。
图10B示出条状接地平面908A的平面视图的一些实施例。如所提到，条状接地平面908A可以在包括导电层908的所述导体材料内包括狭缝1010或形成开口1004的其它几何形状的布置。在一些实施例中，开口1004可以形成规则几何形状，例如绘示的狭缝1010，并且可以按重复并有规律地间隔开的图案配置。许多形状和图案是可能的，并且可以通过包含金属沉积和光刻或其它适用方法的常规CMOS制造技术制造。因而，本文中所描绘的开口、形状和间距的配置并不限于本公开。
参看图11，IMD 906的额外层涂覆于已形成的RDL 902。接着将导电通孔1102的层形成在IMD 906中并电耦合到底层金属层904。随后，使IMD 906凹陷以通过凹部1104暴露导电层908和导电层910。凹部1104可以使用刻蚀操作(例如干式刻蚀、湿式刻蚀或反应性离子刻蚀(reactive ionic etching，RIE)操作)形成。在一些实施例中，凹部1104的底面积大于导电层908或导电层910的面积。在一些实施例中，凹部1104的底部宽度大于导电层908或导电层910的宽度。
参看图12，示出叠层式介电质结构1202和叠层式介电质结构1204的形成，并且相应结构形成在凹部1104内。叠层式介电结构1202或叠层式介电结构1204充当天线的一对导电板之间的绝缘材料，如将在以下段落中进一步详细描述。在一些实施例中，叠层式介电质结构1202和叠层式介电质结构1204被IMD 906包围。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204被配置成贴片天线的共振腔。为了实现期望的辐射性能，叠层式介电结构1202或叠层式介电结构1204可以仅含有介电材料并且不含延行通过所述结构的任何金属层或金属通孔。在基本上垂直于RDL 902的表面的方向上测量的叠层式介电结构1202或叠层式介电结构1204的厚度与天线在端射方向中的主要共振频率有关。一般来说，叠层式介电结构1202或叠层式介电结构1204的介电常数越大，叠层式介电结构的厚度越小。在一些实施例中，导电通孔1102和叠层式介电结构1202或叠层式介电结构1204可以具有基本上相等的厚度。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204的厚度介于约1μm与约60μm之间。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204的厚度介于约1μm与约20μm之间。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204的厚度介于约2μm与约5μm之间。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204的厚度介于约2μm与约4μm之间。
包括所选介电材料膜的各层的叠层式介电结构的形成可以使用CVD、LPCVD、APCVD、PECVD、LCVD、MOCVD、SACVD、ALD、PVD或其它合适的沉积操作实现。沉积操作可以在室温下执行。在一些实施例中，沉积操作可以在约250℃以下执行。在一些实施例中，沉积操作可以在约200℃以下执行。
叠层式介电结构1202或叠层式介电结构1204可以由具有高介电常数(高k)的介电材料层或膜组成。高k材料可以被视为介电常数大于IMD 810或IMD 906的介电常数，或大于绝缘材料702的介电常数。在一些实施例中，高k材料可以被视为具有大于约3.8的介电常数。在一些实施例中，高k材料可以被视为具有大于约9.0的介电常数。在一些实施例中，高k材料可以被视为具有大于约80的介电常数。在一些实施例中，高k材料可以被视为具有大于约500的介电常数。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204的介电常数与IMD 810或IMD 906的介电常数之间的比率大于约20。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204的介电常数与IMD 810或IMD 906的介电常数之间的比率大于约100。
叠层式介电结构1202或叠层式介电结构1204的介电材料可以由氧化硅、氮化硅、氮氧化硅、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆等等组成。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204可以由以下形成：二氧化硅、聚苯并恶唑(polybenzoxazole，PBO)、氮化硅、TiO2、SrTiO3、BaSrTiO3、Bax-1SrxTiO3、BaTiO3或PbZrTiO3、ZrO2、ZrOxNy、ZrTiOx、ZrSixOy、ZrSixOyNz、Al2O3、HfOx、HfOxNy、HfSiOx、HfSixOy、HfSixOyNz、Ta2O5、TaOx、TaxOy、SiNx、SiOxNy、La2O3、LaAlO3、CeO2、Bi4Si2O12、WO、Y2O3、LaAlO3、PbZrO3、PbZrTiO3、钛酸锶铅、铌酸锌铅、锆钛酸铅、铅镁铌、氧化钇稳定氧化锆以及ZnO/Ag/ZnO、其组合等等。
如图13中所示出，叠层式介电结构1202或叠层式介电结构1204包含多层结构。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204可以包含形成在彼此上并具有包含高介电常数的变化介电常数的至少两个不同介电材料层(例如1302、1304和1306)。在一些实施例中，叠层式介电结构可以包含形成在彼此上的“nn”个介电材料层，例如1302、1304、1306、以此类推到13nn。在一些实施例中，可以在形成叠层式介电结构时采用多达30个介电材料层。在一些实施例中，叠层式介电结构的个别层的厚度Thk1可以介于约0.5μm与4μm之间。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204的总厚度Thk2可以介于约1μm与约60μm之间。
使用大量薄膜的叠层式介电结构1202或叠层式介电结构1204的厚度的累积具有缓和应变累积的优点，所述应变累积会在常规所需的介电材料的较少且较厚的层中出现。堆叠式天线结构内的较厚介电质层可能在使用中产生应变相关裂缝并失效，然而可以选择多个薄膜以减轻压力累积。类似地，使用极高介电常数材料使得叠层式介电结构1202或叠层式介电结构1204极薄，从而减小半导体器件封装的高度和重量。举例来说，对于所给的天线结构，叠层式介电质具有约80的穿透有效介电常数(例如TiO2)，可以在根据本公开应用于28GHz到77GHz的天线时具有约30μm到40μm的最小介电层厚度。将介电材料用介电常数约为1000的介电材料(例如PZT(PbZrTiO3))取代，将最小高度需求降低到小于3μm，或实现将复合介电结构的高度降低一个数量级。
在一些实施例中，叠层式介电结构可以由具有大于10.0的介电常数(例如，TiO2)的第一子层(例如，1302)和具有小于4.0的介电常数(例如，PBO)的第二子层(例如，1304)形成。在一些实施例中，叠层式介电结构1202或叠层式介电结构1204的子层可以包含与IMD810或IMD 906所使用的材料相同的材料。
本公开相对于例如贴片天线的现有天线具有更多优点。现有贴片天线通常设置在印刷电路板(PCB)上，天线平面或接地平面使用较大面积。因此，电容效应在高传输频率(例如处于数十GHz范围内的传输频率)下变得更明显。这种不可避免的电容效应不利地影响天线性能。此外，常规天线设计采用相对低介电常数的介电材料作为导电板对之间的绝缘层。介电常数可以低至3.8或3.8以下。所得天线性能可实现约-10dB的回波损耗。相比之下，由嵌入于封装器件的RDL中的高k介电材料的叠层式介电质结构组成的所提出叠层式介电结构使得在导电板对之间产生更大电场。此外，叠层式介电结构的有效高k值得到减小的电容效应和-30dB的改进的回波损耗或更好的回波损耗。另外，阻抗匹配电路可更容易地调谐以实现较好传输性能。
参看图14，在RDL 902上方形成另一RDL 1402。RDL 1402可以被配置以使RDL 902与上覆特征电耦合。RDL 802、RDL 902以及RDL 1402可以共同地被视为复合重布线结构的子层或第二重布线结构1420。RDL 1402可以取决于应用需求而用不同配置、布线图案和形成材料来布置，并且可以包含金属层1404和IMD 1406。在一些实施例中，类似于RDL 902或RDL 802来配置RDL 1402。在一些实施例中，金属层1404由导电材料(例如铜、银、铝、金、钨或其组合)形成。金属层1404和IMD 1406可以通过类似于金属层904和IMD 906所应用的那些方法的方法形成。在一些实施例中，结合垫1408作为电耦合到导电通孔1102与上覆组件的互连件形成在RDL 1402中。结合垫1408的材料和制造方法可以类似于金属层1404的材料和制造方法，并且在一些实施例中，结合垫1408可以与金属层1404同时形成。
仍然参看图14，导电层1412和导电层1414形成在RDL 1402中。在一些实施例中，RDL 1402可以被配置成比底层RDL 902更厚的导电层，使得导电层1412和导电层1414比底层导电层908和底层导电层910厚得多。可以以许多种方式利用导电板1412和导电板1414的额外厚度来增大或优化天线输出或性能。
导电层1412或导电层1414可以被配置成天线平面一接地平面，并且电耦合到半导体管芯100a或半导体管芯100b。在一些实施例中，接地平面可以包括条状接地平面。在一些实施例中，导电层1412和导电层1414被形成为如同板、薄片或条带一般。导电层1412或导电层1414可以由例如铜、银、铝、金、钨或其组合的材料组成。在一些实施例中，导电层1412或导电层1414可以连同金属层1404在单个操作期间形成。或者，可以在形成金属层1404之前或之后形成导电层1412或导电层1414。
导电层1412和导电层908被配置成天线结构(例如微带天线或贴片天线)的一对板，其中叠层式介电结构1202充当共振腔和其绝缘体。导电板1412和导电板908可以分别被配置成天线平面和接地平面，或反之亦然，并且接地平面可以被配置成条状接地平面。如通过图14中的点线箭头所示，当将上导电板1412用作天线平面，例如作为贴片天线时，电磁波在共振腔(即，叠层式1202)内共振，并通过条状接地平面中的开口沿朝下方向1416辐射。
类似地，在一些实施例中，另一对导电层1414和910形成第二天线结构的一对板，其中叠层式介电结构1204充当其共振腔。导电板910可以充当沿方向1418朝上辐射电磁波的天线平面，并且导电板1414可以被配置成条状接地平面，辐射通过所述条状接地平面传递。在一些实施例中，导电板1414和导电板910从RDL 1402暴露。在一些实施例中，来自不同对的天线平面被集成为单个天线。举例来说，双分支天线可以被配置成使得导电板1412和导电板908充当第一分支而导电板1414和导电板910充当第二分支。双分支天线可以被集成以提供增强的辐射性能。
图15示出外部连接件在半导体器件封装上的形成。首先，依序在结合垫1408上形成金属柱1502和凸块下金属(under bump metallization，UBM)1504。在一些实施例中，金属柱1502可以包括单个层或多层结构。举例来说，金属柱1502可以包括铜、铜合金、锡、镍、镍合金、其组合等等。在一些实施例中，UBM 1504可以包括扩散阻挡层、晶种层或晶种层在扩散阻挡层上方。在一些实施例中，扩散阻挡层可以包含钛、氮化钛、钽、氮化钽等等。在一些实施例中，晶种层可以包括铜或铜合金。金属柱1502和UBM 1504可以通过CVD、PVD、溅镀或其它合适的方法形成。
然后，在UBM 1504上形成焊接材料1506。在一些实施例中，焊接材料1506包括铅基材料，例如Sn、Pb、Ni、Au、Ag、Cu、Bi、其组合、或其它导电材料的混合物。在一些实施例中，焊接材料1506是无铅材料。可以在焊接材料1506上执行热工艺，从而形成外部连接件1506。在一些实施例中，外部连接件1506包括球面形状。然而，其它形状的外部连接件1506也是可能的。在一些实施例中，外部连接件1506可以是接触凸块，例如受控塌陷晶粒连接(controlled collapse chip connection，C4)凸块、球栅阵列封装凸块或微凸块。
参看图15，可以在形成金属柱1502、UBM 1504和外部连接件1506之前将IMD 1406加厚。加厚IMD 1406可在导电板1412和导电板1414上方延伸，这不同于图14的配置。在一些实施例中，IMD 1406覆盖导电板1412或导电板1414的顶表面。由于IMD 1406并不由导电或半导体材料组成，其能够在不降低其辐射性能的情况下保护导电板1412和导电板1414不受外部损害。
在一些实施例中，外部连接件1506连同金属柱1502和UBMs 1504被设置成与导电板1412或导电板1414侧向间隔开。换句话说，导电板1412或导电板1414的传输/接收路径上没有导电或半导体特征，以便确保不失真的辐射图案。在一些实施例中，导电板1412与外部连接件1506或UBM 1504的周缘之间的间隙W大于10μm。在一些实施例中，间隙W大于50μm。在形成外部连接件1506之后，完成半导体封装器件1500，并且可以剥离载体晶片202。
在一些实施例中，导电层908或导电层910可以是接地平面，包含条状接地平面，并且可以通过结合垫808电耦合到半导体管芯100a或半导体管芯100b。在一些实施例中，RDL802中的金属层804的子集连同通孔806的子集用于将接地平面908或接地平面910电连接到结合垫808。在一些实施例中，TIV 404被配置成电耦合到设置在RDL 206或保护层204中的接地垫的接地路径。接地平面908或接地平面910也可以通过导电柱404而不是通过半导体管芯100a或半导体管芯100b电接地。
图16是根据本公开的一些实施例的被配置成具有不同介电材料和膜的贴片天线结构的模拟结果的示意图。用于模拟的天线配置类似于图15中所示的结构，其中共振频率设定在约77GHz。模拟常规介电层和叠层式高k介电结构，并比较其S参数S11(信号回波损耗的一般表示)的表现。参看图16，标记的两条线分别表示介电常数为3.0左右的常规介电层和有效介电常数为约83的叠层式高k介电结构的模拟结果。如图中所示，介电常数为3.0的常规介电层配置展现-10dB与0dB之间的回波损耗，其中局部最小值在75GHz到86GHz左右。相比之下介电常数为83的叠层式高k介电结构展现-62dB与-25dB之间的信号损耗。具体地说，叠层式高k介电结构在76GHz左右的谷值下提供更陡的频率选择性增益。因此，介电常数高达83的叠层式高k介电结构实际上可以通过本公开来实现，其展示了相对于介电常数低至约3.0的低k介电材料的明显改进。当使用所公开的叠层式高k介电结构时，增强了指定频率左右的平均回波损耗值和频率选择性增益。
参看图17，提供图2到图15的方法的一些实施例的流程图1700。
在1702，在形成于载体晶片上方的保护层上方形成第一重布线结构。图2到图5示出对应于动作1702的一些实施例的横截面视图。
在1704，将集成电路(integrated circuit，IC)管芯贴合到保护层，并接着将IC管芯侧向密封在第一介电材料中。图6到图7示出对应于动作1704的一些实施例的横截面视图。
在1706，将第二重布线结构形成在第一重布线结构和IC管芯上方并电耦合到第一重布线结构和IC管芯，所述第二重布线结构包括第一导电板和第二介电材料。图8到图9、图10A及图10B示出对应于动作1706的一些实施例的横截面视图。
在1708，在第二介电材料内形成凹部，从而暴露第一导电板的上表面。图11示出对应于动作1708的一些实施例的横截面视图。
在1710，用包括形成在彼此上的多个介电材料层的叠层式介电结构填充凹部。图12到图13示出对应于动作1710的一些实施例的横截面视图。
在1712，将第三重布线结构形成为电耦合到第二重布线结构并包括在叠层式介电结构上形成的第二导电板。第一或第二导电板中的一个被配置以通过第一或第二导电板中的另一个中的开口传输和接收电磁辐射。图14到图15示出对应于动作1712的一些实施例的横截面视图。
虽然图17的流程图1700在本文中示出且描述为一系列动作或事件，但应了解不应以限制意义来解译这些动作或事件的所示次序。举例来说，除本文中所示出和/或所描述的动作或事件之外，一些动作可与其它动作或事件以不同次序及/或同时出现。另外，并非需要所有所示出的动作来实施本文中的描述的一或多个方面或实施例，且可以在一或多个单独动作及/或阶段中执行本文中所描绘的动作中的一或多个。
鉴于前述内容，本申请的一些实施例提供一种半导体封装器件，其包括半导体管芯。所述器件进一步包括侧向包围管芯并包括第一重布线结构的绝缘结构。第二重布线结构设置在绝缘结构和半导体管芯上方并电耦合到第一重布线结构和管芯。第二重布线结构包括设置在彼此上的第一导电平面和第二导电平面。第一导电平面包含开口，并且第二导电平面被配置以通过所述开口传输和接收电磁波。所述器件进一步包括分隔第一导电平面与第二导电平面的叠层式介电结构。叠层式介电结构包含设置在彼此上的多个不同介电材料层。至少一种介电材料的介电常数高于二氧化硅的介电常数。
本申请的其它实施例提供一种半导体封装器件，其包括半导体管芯。重布线结构设置在半导体管芯上方。重布线结构包括设置在彼此上且电耦合到半导体管芯的第一对天线平面与接地平面。天线平面被配置以通过接地平面中的开口传输和接收电磁辐射。叠层式介电结构填充天线与接地平面之间的间隔。叠层式介电结构包括设置在彼此上并具有垂直于多个层测量的有效介电常数的多个介电材料层。重布线结构进一步包括具有第一介电常数并密封天线、接地平面以及叠层式介电结构的第一介电材料。有效介电常数与第一介电常数的比率大于约20。
本申请的其它实施例提供一种形成集成天线半导体封装的方法，其包括在形成于载体晶片上方的保护层上方形成第一重布线结构。将集成电路(integrated circuit，IC)管芯贴合到保护层并将IC管芯侧向密封在第一介电材料中。第二重布线结构形成在第一重布线结构和管芯上并且电耦合到第一重布线结构和管芯。第二重布线结构包括第一导电板和第二介电材料。在第二介电材料内形成凹部，从而暴露第一导电板的上表面。用包括形成在彼此上的多个介电材料层的叠层式介电结构填充凹部。将第三重布线结构形成为电耦合到第二重布线结构并包括在叠层式介电结构上形成的第二导电板。第一或第二导电板中的一个被配置以通过第一或第二导电板中的另一个中的开口传输和接收电磁辐射。
以上具体实施方式公开了一种半导体封装器件，其特征在于，包括：半导体管芯；第一导电平面，其耦合到所述半导体管芯，所述第一导电平面包含由所述第一导电平面的内部侧壁限定的多个间隙或狭缝；第二导电平面，其设置在所述第一导电平面上方，所述第二导电平面被配置以通过所述多个间隙或狭缝传输和接收电磁波；以及叠层式介电结构，其分隔所述第一导电平面与所述第二导电平面，所述叠层式介电结构包括至少两种不同的介电材料，至少一种介电材料的介电常数高于二氧化硅的介电常数。
根据本公开内容的一些实施例，其中多个不同介电材料层包括以下中的一或多个：二氧化硅、聚苯并恶唑(PBO)、氮化硅、TiO2、SrTiO3、BaSrTiO3、Bax-1SrxTiO3、BaTiO3或PbZrTiO3、ZrO2、ZrOxNy、ZrTiOx、ZrSixOy、ZrSixOyNz、Al2O3、HfOx、HfOxNy、HfSiOx、HfSixOy、HfSixOyNz、Ta2O5、TaOx、TaxOy、SiNx、SiOxNy、La2O3、LaAlO3、CeO2、Bi4Si2O12、WO、Y2O3、LaAlO3、PbZrO3、PbZrTiO3、钛酸锶铅、铌酸锌铅、锆钛酸铅、铅镁铌、氧化钇稳定氧化锆以及ZnO/Ag/ZnO。
根据本公开内容的一些实施例，其中所述多个不同介电材料层中的一层具有约0.5微米到约4微米的厚度，且其中所述多个不同介电材料层具有约1微米到约60微米的总厚度。
根据本公开内容的一些实施例，其中所述第一导电平面被配置成接地平面，并且所述第二导电平面被配置成天线。
根据本公开内容的一些实施例，其中所述天线包括布置在约5mm×5mm的面积内的一或多个贴片天线的片状天线阵列，且其中所述天线具有约1mm×1mm的面积。
根据本公开内容的一些实施例，其中所述贴片天线阵列被配置成共振频率为约20GHz到约80GHz。
根据本公开内容的一些实施例，其中所述第一导电平面中的所述多个间隙或狭缝包含导体层的邻近区段之间隔开的重复几何形状布置，且其中所述重复几何形状布置在所述第二导电平面的辐射和接收表面上方对齐。
根据本公开内容的一些实施例，其中所述叠层式介电结构的表面积大于所述第一导电平面或所述第二导电平面的表面积。
根据本公开内容的一些实施例，进一步包括：绝缘结构，其侧向包围所述半导体管芯并包括布置在所述绝缘结构内的第一重布线结构；第二重布线结构，其设置在所述绝缘结构和所述半导体管芯上方并电耦合到所述第一重布线结构和所述管芯；以及第三重布线结构，其电耦合到所述第二重布线结构，所述第三重布线结构包括电耦合到布置在所述半导体封装器件的外部表面上的接触垫的通孔。
根据本公开内容的一些实施例，其中所述绝缘结构在所述第一导电平面和所述第二导电平面正下方的部分内基本上不含导电或半导体材料。
根据本公开内容的一些实施例，其中所述第一重布线结构进一步包括将所述第一重布线结构电耦合到所述第二重布线结构的绝缘体穿孔(TIV)。
以上具体实施方式还公开了一种半导体封装器件，其特征在于，包括：半导体管芯；第一接地平面，其在所述半导体封装器件的第一金属层中，所述第一接地平面电耦合到所述半导体管芯，并且所述第一接地平面包含由所述第一接地平面的内部侧壁限定的多个开口；第一天线平面，其在所述半导体封装器件的第二金属层中，所述第一天线平面设置在所述第一接地平面上方并且被配置以通过所述第一接地平面中的所述多个开口传输和接收电磁辐射；第一叠层式介电结构，其分隔开所述第一接地平面和所述第一天线平面，所述第一叠层式介电结构包括设置在彼此上的多个介电材料层并且具有有效介电常数；以及第一介电材料，其具有第一介电常数并密封所述第一接地平面、所述第一天线平面和所述第一叠层式介电结构，其中所述有效介电常数与所述第一介电常数的比大于约20。
根据本公开内容的一些实施例，进一步包括：重布线结构，其设置在所述半导体管芯上方；以及外部连接件，其在所述重布线结构的外表面上，其中所述外部连接件与所述第一接地平面和所述第一天线平面侧向间隔开。
根据本公开内容的一些实施例，进一步包括：第二接地平面，其设置在所述第二金属层中，所述第二接地平面电耦合到所述半导体管芯，并且所述第二接地平面包含由所述第二接地平面的内部侧壁限定的多个间隙或狭缝；第二天线平面，其设置在所述第一金属层中，所述第二天线平面被配置以通过所述第二接地平面中的所述多个间隙或狭缝传输和接收电磁辐射；以及第二叠层式介电结构，其分隔所述第二接地平面与所述第二天线平面，其中所述第二天线平面和所述第二接地平面设置在所述半导体管芯的与所述第一天线平面和所述第一接地平面相反的一侧上。
根据本公开内容的一些实施例，其中所述重布线结构进一步包括电耦合到所述管芯的第三天线平面和第三接地平面以及第四天线平面和第四接地平面，其中所述第一、第二、第三和第四天线平面和接地平面布置成从上方看为扇出型阵列，所述半导体管芯设置在所述扇出型阵列的中心。
根据本公开内容的一些实施例，其中所述半导体管芯与所述第一天线平面和所述第一接地平面侧向间隔开。
以上具体实施方式进一步公开了一种形成集成天线半导体封装的方法，其特征在于，包括：在形成于载体晶片上方的保护层上方形成第一重布线结构；将集成电路(IC)管芯贴合到所述保护层并将所述IC管芯侧向密封在第一介电材料中；形成第二重布线结构，其在所述第一重布线结构和IC管芯上方并电耦合到所述第一重布线结构和IC管芯，所述第二重布线结构包括第一导电板和第二介电材料；在所述第二介电材料内形成凹部，从而暴露所述第一导电板的上表面；用叠层式介电结构填充所述凹部，所述叠层式介电结构包括形成在彼此上的多个介电材料层；以及形成第三重布线结构，其电耦合到所述第二重布线结构并包括形成于所述叠层式介电结构上方的第二导电板，其中所述第一或第二导电板中的一个被配置以通过所述第一或第二导电板中的另一个中的开口传输和接收电磁辐射。
根据本公开内容的一些实施例，其特征在于，进一步包括形成球下金属(UBM)垫，其布置在所述第三重布线结构的外部表面上。
根据本公开内容的一些实施例，其特征在于，进一步包括在所述UBM垫上形成焊球互连结构。
根据本公开内容的一些实施例，其特征在于，其中所述第一重布线结构在被配置以传输和接收电磁辐射的所述第一或第二导电板中的所述一个正下方不含导电或半导体材料。
前述内容概述若干实施例的特征使得本领域技术人员可以更好地理解本公开的各方面。所属领域的技术人员应了解，其可以易于使用本公开作为设计或修改用于执行本文中所介绍的实施例的相同目的和/或获得相同优点的其它过程和结构的基础。所属领域的技术人员还应认识到，这些同等的构造并不脱离本公开的精神和范围，且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、取代和更改。

Claims (1)

1.一种半导体封装器件，其特征在于，包括：
半导体管芯；
第一导电平面，其耦合到所述半导体管芯，所述第一导电平面包含由所述第一导电平面的内部侧壁限定的多个间隙或狭缝；
第二导电平面，其设置在所述第一导电平面上方，所述第二导电平面被配置以通过所述多个间隙或狭缝传输和接收电磁波；以及
叠层式介电结构，其分隔所述第一导电平面与所述第二导电平面，所述叠层式介电结构包括至少两种不同的介电材料，至少一种介电材料的介电常数高于二氧化硅的介电常数。
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