TW201807782A - 扇出型半導體封裝 - Google Patents

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邊大亭
金炳鎬
韓平和
崔朱伶
申雄熙
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Abstract

一種扇出型半導體封裝，包括第一互連構件、半導體晶片、第二互連構件以及包封體。第一互連構件具有貫穿孔；半導體晶片配置於貫穿孔中並具有連接墊配置於上的主動面及非主動面；第二互連構件配置於第一互連構件及半導體晶片主動面上並包括電性連接至連接墊的重佈線層；而包封體包覆半導體晶片的第一互連構件至少部分。第一互連構件包括：與第二互連構件接觸的第一絕緣層、配置於與第二互連構件接觸的第一絕緣層一表面上並電性連接至連接墊的第一重佈線層，以及配置於有第一重佈線層配置並環繞貫穿孔的第一絕緣層一表面上的阻擋層。

Description

扇出型半導體封裝
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在配置有半導體晶片的區域之外延伸的扇出型半導體封裝。
近來，與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的具有小型尺寸的半導體封裝。
扇出型封裝即為一種滿足上述技術需求而提出的封裝技術。此種扇出型封裝具有小型的尺寸，並可藉由在配置有半導體晶片的區域之外對連接端子進行重新分佈而實現多個引腳。
本揭露的一個樣態可提供一種扇出型半導體封裝，其中可改善因包封體而產生的滲入缺陷（bleeding defect）。
根據本揭露的一個樣態，可提供一種扇出型半導體封裝，其中具有重佈線層的互連構件被引入至一區域，在該區域中半導體晶片被包覆，阻擋層在互連構件中形成，所述阻擋層可防止包封體滲入重佈線層。
根據本發明的一個樣態，一種扇出型半導體封裝可包括：第一互連構件、半導體晶片、第二互連構件以及包封體。第一互連構件具有貫穿孔；半導體晶片配置於貫穿孔中並具有連接墊配置於其上的主動面及非主動面；第二互連構件配置於第一互連構件及半導體晶片的主動面上並包括電性連接至連接墊的重佈線層；而包封體包覆半導體晶片的非主動面以及第一互連構件至少部分。第一互連構件包括：第一絕緣層、第一重佈線層以及阻擋層。第一絕緣層與第二互連構件接觸，第一重佈線層配置於與第二互連構件接觸的第一絕緣層的一表面上並電性連接至連接墊，而阻擋層配置於第一絕緣層的所述表面上，所述第一絕緣層的所述表面上配置有第一重佈線層，且所述阻擋層環繞貫穿孔。
在下文中，將參照所附圖式闡述本發明中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或省略各組件的形狀、尺寸等。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。同樣地，第二元件亦可被稱作第一元件。
在本文中，所附圖式中說明上部分、下部分、上側面、下側面、上表面、下表面等。舉例而言，第一互連構件配置在高於重佈線層的水平高度。然而，本申請專利範圍並非僅限於此。另外，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此情況下，垂直截面意指沿垂直方向上的平面截取的情形，且垂直截面的實例可為圖式中所示的剖視圖。此外，水平截面指代沿水平方向上的平面截取的情形，且水平截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本發明。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。 電子裝置
圖1為說明電子裝置系統實例的方塊示意圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括物理連接或電連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）或其組合等。然而，其他組件1040並非僅限於此，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理地連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件（例如：相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為（例如）晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。 半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及保護層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222是顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，互連構件2240可視其尺寸在半導體晶片2220上形成，以對連接墊2222進行重新分佈。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔孔2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護互連構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、鈍化層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有所述半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已經發展許多安裝於智慧型電話的元件以使得在具有相對較小尺寸時仍可以進行快速的信號傳送。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301再次重新分佈，且扇入型半導體封裝2200在其安裝於中介基板2301上的狀態下最終可安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外部表面可以模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。
如上文所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在互連構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、連接墊2122、保護層（圖中未繪示）等的積體電路。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由在半導體晶片上所形成的連接部件朝向半導體晶片之外重新分佈與配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小焊球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化焊球佈局（non-standardized ball layout）。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的互連構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化焊球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下文所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括互連構件2140，互連構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的面積外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化焊球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上文所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，可以比使用印刷電路板（PCB）的一般疊層封裝（package-on-package；POP）類型更小型的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決因彎曲現象出現所造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上文所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且與諸如中介基板等的印刷電路板（PCB）在概念方面不同，印刷電路板具有與扇出型半導體封裝不同的規格及目的等且具有扇入型半導體封裝嵌入其中。
以下將參考圖式說明因包封體而可改善滲入缺陷的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖式，根據本發明中的例示性實施例的扇出型半導體封裝100A可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及連接端子170，第一互連構件110具有貫穿孔110H；半導體晶片120配置於第一互連構件110的貫穿孔110H中且具有主動面及與所述主動面相對的非主動面，在所述主動面上配置有連接墊122；包封體130包覆第一互連構件110的至少部分及半導體晶片120的非主動面的至少部分；第二互連構件140配置於第一互連構件110上及半導體晶片120的主動面上；鈍化層150配置於第二互連構件140上；凸塊下金屬層160配置於鈍化層150的開口151中；而連接端子170形成於凸塊下金屬層160上。第一互連構件110可包括絕緣層111、第一重佈線層112以及阻擋層FZ，絕緣層111與第二互連構件140接觸；第一重佈線層112a與第二互連構件140接觸；而阻擋層FZ-1與第二互連構件140及包封體130接觸並環繞貫穿孔110H。阻擋層FZ-1及第二互連構件140之間的介面可配置於水平高度h1上，水平高度h1與第一互連構件110的第一重佈線層112a及第二互連構件140之間的介面的水平高度不同。
同時，一般而言，在扇出型半導體封裝中，藉由以包封體覆蓋半導體晶片的非主動面及側面來保護半導體晶片。在此情況下，當具有貫穿孔的第一互連構件被引入時，第一互連構件上表面及側面亦可被包封體覆蓋。可藉由以下方法進行包封：將第一互連構件貼附至黏合構件等；於貫穿孔中配置半導體晶片；在黏合構件上堆疊或施加用於形成包封體的材料；接著使材料硬化。然而，如圖24中所示，包封體130’可能在包封製程中滲入形成在第一互連構件110’的下部分的重佈線層112’，從而污染重佈線層112’。在此情況下，當於後續製程中形成第二互連構件時，可能會出現可靠性問題，例如連接至重佈線層112通孔的開路缺陷（open defect）、連接性降低、電性短路等。另外，包封體130’滲入的量可能不固定，可能造成包封體130’厚度均勻性低的次要問題。同時，此滲入情形亦可汙染配置於半導體晶片120’之下表面上的連接墊。
另一方面，環繞貫穿孔110H的阻擋層FZ-1（更具體而言，連續地環繞貫穿孔110H）在與第二互連構件接觸的第一互連構件110的一部分處被引入，亦即貼附至黏合構件的第一互連構件110的下部分等，如例示性實施例的扇出型半導體封裝100A中所述，在包封製程中，用於形成包封體130的材料會被阻擋層FZ-1阻擋，使得材料可不滲入配置於第一互連構件110下部分的第一重佈線層112a。因此，可改善上述的問題。如例示性實施例所示，阻擋層FZ-1可為構成第一互連構件110的絕緣層111的一部分。亦即，第一重佈線層112a可凹陷於絕緣層111中，且絕緣層111的突出部分可作為阻擋層FZ-1使用。因此，在例示性實施例中，阻擋層FZ-1及第二互連構件140之間的介面可配置於水平高度h1上，水平高度h1與第一互連構件110的第一重佈線層112a及第二重佈線層140之間的介面的水平高度不同。亦即，阻擋層FZ-1及第一互連構件110的第一重佈線層112a可配置於不同水平高度上。
同時，在與第二互連構件140接觸的第一互連構件110的下部分，當環繞貫穿孔110H的區域為第一區域而環繞第一區域的區域為第二區域時，則阻擋層FZ-1可配置於第一區域中，且第一重佈線層112a可配置於第二區域中。當符合此配置形式時，阻擋層FZ-1可阻擋包封體130經由貫穿孔110H滲入第一互連構件110的下部分。亦即，阻擋層FZ-1的下部分可與第二互連構件140接觸，且其側面可與包封體130接觸。除了第一重佈線層112a，亦可進一步於第二區域中配置金屬層112h。金屬層112h可為擬圖案（dummy pattern）等，用於增加金屬的比率以抑制彎曲程度。必要時，金屬層112h可作為接地使用。第一區域可具有大於第二區域面積的面積。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一互連構件110可保持扇出型半導體封裝100A的剛性，且用於確保包封體130厚度的均勻性。另外，第一互連構件110可包括用於重新分佈半導體晶片120的連接墊122的重佈線層112a及重佈線層112b，因而減少第二互連構件140的層數。第一互連構件110可具有貫穿孔110H。貫穿孔110H中可配置半導體晶片120，使得貫穿孔110與第一互連構件110以預定距離彼此間隔。半導體晶片120的側面可被第一互連構件110環繞。然而，此形式僅為一舉例說明，並可經各式修改以具有其他形式。另外，第一互連構件110可視其形式進行另一功能。
第一互連構件110可包括：絕緣層111、第一重佈線層112a以及第二重佈線層112b，絕緣層111接觸第二互連構件140；第一重佈線層112a與第二互連構件140接觸且嵌入於絕緣層111中；而第二重佈線層112b配置於絕緣層111的另一表面上，且此另一表面與嵌有第一重佈線層112a的絕緣層111的表面相對。另外，第一互連構件110可包括通孔（未繪示），通孔貫穿絕緣層111並使第一重佈線層112a與第二重佈線層112b彼此電性連接。由於第一重佈線層112a嵌入絕緣層111中，第二互連構件140的絕緣層141a的絕緣距離可為相對恆常。第一重佈線層112a可凹陷至絕緣層中，進而使得在絕緣層111的下表面與第一重佈線層112a的下表面之間具有台階（step）。在此情況下，絕緣層111的突出部分可連續地環繞貫穿孔110H，從而作為阻擋層FZ-1使用。
絕緣層111的材料不受特定限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃布（或玻璃纖維）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層112a及重佈線層112b可用於重新分佈半導體晶片120的連接墊122，且重佈線層112a及重佈線層112b的各材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a及重佈線層112b可視對應之層的設計而具有各種不同功能。舉例而言，重佈線層112a及重佈線層112b可包括接地（ground，GND）圖案、電源（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a及重佈線層112b可包括通孔接墊、連接端子墊等。
視需要，表面處理層（未繪示）可進一步形成於第二重佈線層112b的部分上，其經由形成於包封體130中的開口131而自第一重佈線層112a以及第二重佈線層112b曝露。所述表面處理層（未繪示）只要為已知的相關技術中即可而無特別限制，且可藉由例如電解鍍金、無電鍍金、有機可焊性保護劑（organic solderability preservative，OSP）、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金（electroless nickel plating/substituted gold plating）、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等而形成。
通孔（未繪示）可使形成於不同層上的重佈線層112a及重佈線層112b彼此電性連接，從而在第一互連構件110中形成電性通路。通孔中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔中每一者可完整地填充有導電材料，或者導電材料可沿著各通孔的孔壁形成。另外，通孔中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
半導體晶片120可為於單一晶片中整合的數百至數百萬個元件或更多的數量設置的積體電路（IC）。舉例而言，所述積體電路可為應用處理器晶片，例如中央處理器（例如中央處理單元）、圖形處理器（例如圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可基於主動晶圓而形成。在此種情形中，本體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性地連接至其他組件。連接墊122的材料可為例如鋁（Al）等導電材料。在本體121上可形成曝露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。連接墊122的下表面透過鈍化層123可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲入連接墊122下表面的現象。絕緣層（未繪示）等亦可在其他需要的位置中進一步配置。同時，在連接墊122上形成的半導體晶片120的表面可為主動面，且半導體晶片120與主動面相對的另一表面可為非主動面。
包封體130可保護第一互連構件110及/或半導體晶片120。包封體130的包覆形式不受特別限制，但形式可為包封體130環繞第一互連構件110的至少部分及/或半導體晶片120的至少部分。舉例而言，包封體130可覆蓋第一互連構件110及半導體晶片120的上表面，且填充半導體晶片120的貫穿孔110H壁面及側面之間的間隔。另外，包封體130亦可填充半導體晶片120的鈍化層123與第二互連構件140之間的至少部分空間。同時，包封體130可填充貫穿孔110H，因而作為黏合劑，且視其材料而減少半導體晶片120的彎曲（buckling）。
舉例而言，包封體130的材料不受特別限制。舉例而言，絕緣材料可用作包封體130的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸入於熱固性樹脂及熱塑性樹脂中的無機填料等加強材料的樹脂，例如味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）、感光成像介電（PID）樹脂等。另外，亦可使用已知的模製材料，例如環氧模製化合物（EMC）等。
第二互連構件140可用於對半導體晶片120的連接墊122進行重新分佈。具有各種功能的數十至數百個連接墊122可藉由第二互連構件140而進行重新分佈，且可經由以下將視功能所說明的連接端子170而物理連接至或電性連接至外源。第二互連構件140可包括絕緣層141a與絕緣層141b、重佈線層142a與重佈線層142b以及通孔143a與通孔143b，重佈線層142a及重佈線層142b配置於絕緣層141a及絕緣層141b上，而通孔143a及通孔143b貫穿絕緣層141a及絕緣層141b，並使重佈線層142a及重佈線層142b彼此連接。在根據例示性實施例的扇出型半導體封裝100A中，第二互連構件140可包括多個重佈線層142a及重佈線層142b，但不以此為限。亦即，第二互連構件140亦可包括單層。另外，第二互連構件140亦可包括不同數量的層。
絕緣材料亦可用作絕緣層141a及絕緣層141b的各材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。在此情況下，各絕緣層141a及絕緣層141b可具有較小的厚度，且可更容易達成各通孔143a及通孔143b的精細間距。絕緣層141a及絕緣層141b的材料可彼此相同，或者若需要則可彼此不同。絕緣層141a及絕緣層141b可視製程而彼此整合，使得兩者之間的邊界可為不明顯。
重佈線層142a及重佈線層142b可用作對連接墊122進行重新分佈。重佈線層142a及重佈線層142b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142a及重佈線層142b可視對應之層的設計而具有各種不同功能。舉例而言，重佈線層142a及重佈線層142b可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a及重佈線層142b可包括通孔接墊、連接端子墊等。
必要時，表面處理層（未繪示）可進一步在從重佈線層142a及重佈線層142b曝露的重佈線層142b上形成。所述表面處理層（未繪示）並不受特別限制，只要表面處理層（未繪示）在相關技術中為已知即可，且所述表面處理層（未繪示）可藉由例如電解鍍金、無電鍍金、有機可焊性保護或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等來形成。
通孔143a及通孔143b可使重佈線層142a、重佈線層142b以及在不同層上形成的連接墊122等彼此電性連接，以於扇出型半導體封裝100A中形成電性通路。通孔143a及通孔143b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔143a及通孔143b可分別以導電材料完整填充，或者導電材料亦可沿每個通孔的孔壁形成。另外，通孔143a及通孔143b中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
第一互連構件110的第一重佈線層112a下表面可配置在高於半導體晶片120的連接墊122下表面的水平高度。另外，第二互連構件140的重佈線層142a與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於絕緣層111中。第一互連構件110的重佈線層112a及重佈線層112b的厚度可大於第二互連構件140的重佈線層142a及重佈線層142b的厚度。由於第一互連構件110可具有等於或大於半導體晶片120厚度的厚度，因此視第一互連構件110的規格，在第一互連構件110中形成的重佈線層112a及重佈線層112b可具有較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可形成為相對較小的厚度。
鈍化層150可附加地用於保護第二互連部件140免受外部物理或化學損傷。鈍化層150可具有開口151，其曝露第二互連構件140的重佈線層142a及重佈線層142b中一個重佈線層142b的至少部分。每個開口151可完全曝露或僅部分曝露重佈線層142b的表面。鈍化層150的材料沒有特定限制，但可為感光絕緣材料，例如感光成像介電（PID）樹脂。或者，亦可使用阻焊劑作為鈍化層150的材料。或者，可使用絕緣樹脂作為鈍化層150的材料，絕緣樹脂不包括玻璃布但具有浸入其中的填料，例如包括無機填料及環氧樹脂的味之素構成膜（ABF）等。
凸塊下金屬層160可另外用以以改良連接端子170的連接可靠性，以便改良扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可配置於鈍化層150開口151的孔壁上及第二互連構件140中經曝露的重佈線層142b上。凸塊下金屬層160可使用已知的導電材料（例如：金屬）並藉由已知的金屬化方法形成。
連接端子170可另外用以在外部物理連接或電性連接至扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等的導電材料形成。然而，此僅為舉例說明，且連接端子170中每一者的材料不以此為限。連接端子170中的每一者可為接腳（land）、焊球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170不以此為限。連接端子170的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據半導體晶片120的連接墊122的數量，連接端子170可設置為數十至數千的數量，但不以此為限，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。
可在扇出區域中配置連接端子170中的至少一者。所述扇出區域為除了配置有半導體晶片120的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實施多個輸入/輸出端子，且扇出型封裝可有利於3D互連。另外，相較於焊球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝可在無需單獨的板的條件下安裝於電子裝置上。因此，扇出型封裝可被製造成具有相對較小的厚度，且可具有價格競爭力。
必要時，多個半導體晶片（未繪示）可配置於第一互連構件110的貫穿孔110H中，第一互連構件110貫穿孔110H的數量可為多個（未繪示），且半導體晶片（未繪示）可分別配置於貫穿孔中。另外，例如電容器（condenser）、感應器等的個別被動組件（未繪示）可與半導體晶片一起配置於貫穿孔110H中。此外，表面安裝組件（未繪示）可安裝於鈍化層150上。
圖11為說明圖9中扇出型半導體封裝的製造過程實例的示意圖。
參照圖式，可先製造第一互連構件110。第一互連構件110可藉由以下步驟製造：於載體膜（carrier film）之已形成有金屬膜的相對表面上形成第一重佈線層112a、金屬層112h等；形成覆蓋第一重佈線層112a以及金屬層112h等的絕緣層111；形成貫穿絕緣層111的通孔（未繪示）以及配置於絕緣層111上的第二重佈線層112b；將形成在載體膜相對表面上的絕緣層111、重佈線層112a及重佈線層112b等從載體膜分離；接著形成貫穿絕緣層111的貫穿孔110H。重佈線層112a及重佈線層112b以及通孔（未繪示）可以已知的電鍍方法來形成。絕緣層111可以已知的層疊方法（lamination method）或施行方法（applying method）形成。貫穿孔110H可使用雷射鑽孔及/或機械鑽孔方法來形成。接著，第一互連構件110可貼附至支撐體（support）200（例如：黏合構件等），且半導體晶片120可貼附至支撐體200以在第一互連構件110的貫穿孔110H中以面朝向下形式（face-down form）配置。
接著，可以包封體130包覆第一互連構件110的至少部分及半導體晶片120的至少部分。用於形成包封體130的材料可覆蓋第一互連構件110的上表面及半導體晶片120的上表面，且所述材料可接著在貫穿孔110H中填充。在此情況下，當第一互連構件110具有阻擋層FZ-1，且阻擋層FZ-1如例示性實施例中連續地環繞貫穿孔110H時，可防止用於形成包封體130的材料滲入第一重佈線層112a的現象。包封體130可藉由已知的層疊方法或施行方法而形成用於形成包封體130的材料，且接著將材料硬化。
接著，可移除支撐體200，且第二互連構件140可在移除支撐體200的區域中形成。第二互連構件140可藉由以下步驟形成：依序形成絕緣層141a及絕緣層141b；接著分別在絕緣層141a及絕緣層141b之上形成重佈線層142a、重佈線層142b以及在絕緣層141a及絕緣層141b之中形成通孔143a、通孔143b。此後，鈍化層150可在第二互連構件140上形成，開口151可在鈍化層150中形成，且凸塊下金屬層160可藉由已知的金屬化方法（metallization method）在開口151中形成。接著，可在凸塊下金屬層160上形成連接端子170。形成連接端子170的方法並不受特別限制。亦即，視結構與形式，連接端子170可藉由此技術領域中已知的方法形成。可藉由迴焊來固定連接端子170，且連接端子170的部分可嵌入於鈍化層150中以增強固定力，且連接端子170的其餘部分可向外曝露出，使得可靠性可增加。必要時，可形成曝露第一互連構件110的第二重佈線層112b的開口131，以用於標示、疊層封裝（package-on-package；POP）的連接以及表面安裝技術組件的安裝等。
同時，一系列製程可為以下製程：製備具有較大的尺寸的載體膜；藉由上述製程製造多個扇出型半導體封裝100A；並接著藉由切割製程將所述多個扇出型半導體封裝單體化成單獨的扇出型半導體封裝100A以有助於大量生產。在此種情形中，生產率可為極佳。
圖12為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖13為沿圖12的扇出型半導體封裝的剖線II-II’獲取的平面示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100B可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及連接端子170，第一互連構件110具有貫穿孔110H；半導體晶片120配置於第一互連構件110的貫穿孔110H中且具有主動面及與所述主動面相對的非主動面，在所述主動面上配置有連接墊122；包封體130包覆第一互連構件110的至少部分及半導體晶片120的非主動面的至少部分；第二互連構件140配置於第一互連構件110上及半導體晶片120的主動面上；鈍化層150配置於第二互連構件140上；凸塊下金屬層160形成於鈍化層150的開口151中；而連接端子170形成於凸塊下金屬層160上。第一互連構件110可包括第一絕緣層111a、第一重佈線層112a以及阻擋層FZ-2，第一絕緣層111a接觸第二互連構件140；第一重佈線層112a接觸第二互連構件140；而阻擋層FZ-2與第二互連構件140及包封體130接觸，且阻擋層FZ-2環繞貫穿孔110H。介於阻擋層FZ-2及第二互連構件140之間的介面可配置於水平高度h2上，水平高度h2與第一互連構件110的第一重佈線層112a及第二互連構件140之間介面的水平高度不同。
當環繞貫穿孔110H的阻擋層FZ-2（更具體而言，連續地環繞貫穿孔110H）被引入至與第二互連構件140接觸的第一互連構件110部分（亦即貼附至黏合構件等的第一互連構件110下部分）時，如根據另一例示性實施例的扇出型半導體封裝100B中所示，在包封製程中，，用於形成包封體130的材料會被阻擋層FZ-2阻擋，使得所述材料可不滲入配置於第一互連構件110之下部分的第一重佈線層112a。因此，可改善上述的問題。如例示性實施例所示，阻擋層FZ-2可為構成第一互連構件110的絕緣層111a的一部分。亦即，第一重佈線層112a可凹陷於絕緣層111a中，且絕緣層111a的突出部分可作為阻擋層FZ-2使用。因此，在另一例示性實施例中，阻擋層FZ-2及第二互連構件140之間的介面可配置於水平高度h2上，水平高度h2與第一互連構件110的第一重佈線層112a及第二互連構件140之間的介面的水平高度不同。亦即，阻擋層FZ-2及第一互連構件110的第一重佈線層112a可配置於不同水平高度上。
在與第二互連構件140接觸的第一互連構件110下部分，當環繞貫穿孔110H的區域為第一區域且環繞第一區域的區域為第二區域時，則阻擋層FZ-1可配置於第一區域中，且第一重佈線層112a可配置於第二區域中。當符合此配置形式時，阻擋層FZ-2可阻擋包封體130經由貫穿孔110H滲入第一互連構件110的下部分。亦即，阻擋層FZ-1的下部分可與第二互連構件140接觸，且其側面可與包封體130接觸。除了第一重佈線層112a，亦可於第二區域中進一步配置金屬層112h。金屬層112h可為擬圖案（dummy pattern）等，用於增加金屬的比率以抑制彎曲。必要時，金屬層112h可作為接地使用。第一區域可具有大於第二區域面積的面積。
第一互連構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及重佈線層112c，第一絕緣層111a與第二互連構件140接觸；第一重佈線層112a與第二互連構件140接觸且嵌入於第一絕緣層111a中；第二重佈線層112b配置於與第一重佈線層112a所嵌入的第一絕緣層111a相對的第一絕緣層111a表面上；第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b；而重佈線層112c配置於第二絕緣層111b上。由於第一互連構件110可包括數量較大的重佈線層112a、重佈線層112b及重佈線層112c，因此可進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率下降。雖然未在圖式中繪示，但第一重佈線層至第三重佈線層112a、112b以及112c可經由通孔（未繪示）貫穿第一絕緣層111a及第二絕緣層111b而彼此電性連接。
第一互連構件110的第一重佈線層112a下表面可配置在高於半導體晶片120的連接墊122下表面的水平高度上。另外，第二互連構件140的重佈線層142a與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於第一絕緣層111a中。第一互連構件110的第二重佈線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。第一互連構件110可對應於半導體晶片120的厚度而形成厚度。因此，可在半導體晶片120的主動面與非主動面之間的水平高度上配置形成於第一互連構件110中的第二重佈線層112b。第一互連構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可大於第二互連構件140的重佈線層142a及重佈線層142b的厚度。由於第一互連構件110的厚度可等於或大於半導體晶片120的厚度，因此視第一互連構件110的規格，重佈線層112a、重佈線層112b以及重佈線層112c可具有相對較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可形成為相對較小的厚度。
對除了上述組態以外，其他組態之描述等以及製造方法與上文所描述的內容重疊，因此省略之。
圖14為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖15為沿圖14所示的扇出型半導體封裝的剖線III-III’截取的平面示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100C可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及連接端子170，第一互連構件110具有貫穿孔110H；半導體晶片120配置於第一互連構件110的貫穿孔110H中且具有主動面及與所述主動面相對的非主動面，在所述主動面上配置有連接墊122；包封體130包覆第一互連構件110的至少部分及半導體晶片120的非主動面的至少部分；第二互連構件140配置於第一互連構件110上及半導體晶片120的主動面上；鈍化層150配置於第二互連構件140上；凸塊下金屬層160形成於鈍化層150的開口151中；而連接端子170形成於凸塊下金屬層160上。第一互連構件110可包括絕緣層111、第一重佈線層112以及阻擋層FZ-3，絕緣層111與第二互連構件140接觸；第一重佈線層112a與第二互連構件140接觸；而阻擋層FZ-3與第二互連構件140及包封體130接觸並環繞貫穿孔110H。阻擋層FZ-3及第二互連構件140之間的介面可配置於水平高度h3上，水平高度h3與第一互連構件110的絕緣層111及第二互連構件140之間的介面的水平高度不同。
當環繞貫穿孔110H的阻擋層FZ-3（更具體而言，連續地環繞貫穿孔110H）被引入至接觸第二互連構件140的第一互連構件110部分（亦即貼附至黏合構件等的第一互連構件110下部分）時，如根據另一例示性實施例的扇出型半導體封裝100C中所示，在包封製程中，用於形成包封體130的材料被阻擋層FZ-3阻擋，使得所述材料可不滲入配置於第一互連構件110下部分的第一重佈線層112a。因此，可改善上述的問題。阻擋層FZ-3可為形成於絕緣層111上的電鍍層112P1。亦即，連續地環繞貫穿孔110H的電鍍層112P1可與形成於絕緣層111上的第一重佈線層112a分開形成，從而作為阻擋層FZ-3使用。因此，在另一例示性實施例中，阻擋層FZ-3及第二互連構件140之間的介面可配置於水平高度h3上，水平高度h3與第一互連構件110的絕緣層111及第二重佈線層140之間的介面的水平高度不同。亦即，阻擋層FZ-3及第一互連構件110的第一重佈線層112a可配置於相同水平高度上。
同時，在與第二互連構件140接觸的第一互連構件110下部分，當環繞貫穿孔110H的區域為第一區域且環繞第一區域的區域為第二區域時，則阻擋層FZ-3可配置於第一區域中，且第一重佈線層112a可配置於第二區域中。當符合此配置形式時，阻擋層FZ-3可阻擋包封體130經由貫穿孔110H滲入第一互連構件110的下部分。亦即，阻擋層FZ-3的下部分可與第二互連構件140接觸，且其側面可與包封體130接觸。除了第一重佈線層112a，亦可於第二區域中進一步配置金屬層112h。金屬層112h可為擬圖案（dummy pattern）等，用於增加金屬的比率以抑制彎曲。必要時，金屬層112h可作為接地使用。金屬層112h可視其功能而連接至電鍍層112P1或自電鍍層112P1斷接。第一區域可具有大於第二區域面積的面積。
以下將更詳細闡述根據另一例示性實施例的包括於扇出型半導體封裝100C的個別組件，但將省略與上述重疊的內容。
第一互連構件110可包括絕緣層111、第一重佈線層112a以及第二重佈線層112b，第一重佈線層112a與第二互連構件140接觸並配置於絕緣層111上；而第二重佈線層112b配置於絕緣層111另一表面上，所述表面與其上配置有第一重佈線層112a的絕緣層111一表面相對。另外，第一互連構件110可包括通孔（未繪示），通孔貫穿絕緣層111並使第一重佈線層112a與第二重佈線層112b彼此電性連接。第一互連構件110可包括電鍍層112P1，其配置於與第一重佈線層112a的水平高度相同的水平高度上，且電鍍層112P1可連續地環繞貫穿孔110H，從而作為阻擋層FZ-3使用。
作為阻擋層FZ-3使用的電鍍層112P1可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。當第一重佈線層112a形成時，電鍍層112P1可與第一重佈線層112a一同形成。電鍍層112P1可具有等於或大於第一重佈線層112a厚度的厚度，且若電鍍層112P1的厚度小於第一重佈線層112a的厚度，包封體130可能滲入電鍍層112P1與第一重佈線層112a之間的間隙，使得電鍍層112P1可能無法適當地作為阻擋層FZ-3。
圖16為說明圖14中扇出型半導體封裝的製造過程實例示意圖。
參照圖式，可先行製造第一互連構件110。第一互連構件110可藉由以下步驟製造：製備絕緣層111；使用覆蓋方法（tenting method）等在絕緣層111之上或之中形成第一重佈線層112a、第二重佈線層112b、金屬層112h、電鍍層112P1、通孔（未繪示）等；並使用雷射鑽孔或機械鑽孔形成貫穿絕緣層111的貫穿孔110H。接著，第一互連構件110可貼附至支撐體200，且半導體晶片120可貼附至支撐體200，以在第一互連構件110的貫穿孔110H中以面朝下形式配置。
接著，可以包封體130包覆第一互連構件110的至少部分及半導體晶片120的至少部分。用於形成包封體130的材料可覆蓋第一互連構件110的上表面及半導體晶片120的上表面，且所述材料可接著在貫穿孔110H中填充。在此情況下，當第一互連構件110具有電鍍層112P1，且電鍍層112P1如另一例示性實施例中所述連續地環繞貫穿孔110H時，可防止用於形成包封體130的材料滲入第一重佈線層112a的現象。包封體130可藉由已知的層疊方法或施行方法而形成用於形成包封體130的材料，並接著將材料硬化。
接著，可移除支撐體200，且第二互連構件140可在移除支撐體200的區域中形成。第二互連構件140可藉由以下步驟形成：依序形成絕緣層141a及絕緣層141b；接著分別在絕緣層141a及絕緣層141b之上形成重佈線層142a及重佈線層142b以在絕緣層141a及絕緣層141b之中形成通孔143a及通孔143b。接著，可形成鈍化層的開口151，且凸塊下金屬層160可以已知的金屬化方法形成開口151。接著，可在凸塊下金屬層160上形成連接端子170。形成連接端子170的方法並不受特別限制。亦即，視結構與形式，連接端子170可藉由此技術領域中已知的方法形成。可藉由迴焊來固定連接端子170，且連接端子170的部分可嵌入於鈍化層150中以增強固定力，且連接端子170的其餘部分可向外曝露出，使得可靠性可增加。必要時，可形成曝露第一互連構件110的第二重佈線層112b的開口131，以用於標示、疊層封裝的連接以及表面安裝技術組件的安裝等。
同時，一系列製程可為以下製程：製備具有較大尺寸的絕緣層111；藉由上述製程製造多個扇出型半導體封裝100C；並接著藉由切割製程將所述多個扇出型半導體封裝單體化成單獨的扇出型半導體封裝100C以有助於大量生產。在此種情形中，生產率可為極佳。
圖17為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖18為沿圖17所示的扇出型半導體封裝的剖線I-I’截取的平面示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100D可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及連接端子170，第一互連構件110具有貫穿孔110H；半導體晶片120配置於第一互連構件110的貫穿孔110H中且具有主動面及與所述主動面相對的非主動面，在所述主動面上配置有連接墊122；包封體130包覆第一互連構件110的至少部分及半導體晶片120的非主動面的至少部分；第二互連構件140配置於第一互連構件110上及半導體晶片120的主動面上；鈍化層150配置於第二互連構件140上；凸塊下金屬層160形成於鈍化層150的開口151中；而連接端子170形成於凸塊下金屬層160上。第一互連構件110可包括第一絕緣層111a、第一重佈線層112a以及阻擋層FZ-4，第一絕緣層111a接觸第二互連構件140；第一重佈線層112a接觸第二互連構件140；而阻擋層FZ-4接觸第二互連構件140及包封體130，且阻擋層FZ-4環繞貫穿孔110H。阻擋層FZ-4及第二互連構件140之間的介面可配置於水平高度h4上，水平高度h4與第一互連構件110的第一絕緣層112a及第二互連構件140之間的介面的水平高度不同。
當環繞貫穿孔110H的阻擋層FZ-4（更具體而言，連續地環繞貫穿孔110H）被引入至與第二互連構件140接觸的第一互連構件110部分（亦即貼附至黏合構件等的第一互連構件110下部分），如根據另一例示性實施例的扇出型半導體封裝100C中所示，在包封製程中，用於形成包封體130的材料被阻擋層FZ-4阻擋，使得所述材料可不滲入配置於第一互連構件110下部分的第一重佈線層112a。因此，可改善上述的問題。阻擋層FZ-4可為形成於絕緣層111a上的電鍍層112P1。亦即，連續地環繞貫穿孔110H的電鍍層112P1可與形成於絕緣層111上的第一重佈線層112a分開形成，從而作為阻擋層FZ-4使用。因此，在另一例示性實施例中，阻擋層FZ-4及第二互連構件140之間的介面可配置於水平高度h4上，水平高度h4與第一互連構件110的第一絕緣層112a及第二重佈線層140之間的介面的水平高度不同。亦即，阻擋層FZ-4及第一互連構件110的第一重佈線層112a可配置於相同水平高度上。電鍍層112P1可具有等於或大於第一重佈線層112a厚度的厚度。
在與第二互連構件140接觸的第一互連構件110下部分，當環繞貫穿孔110H的區域為第一區域且環繞第一區域的區域為第二區域時，則阻擋層FZ-4可配置於第一區域中，且第一重佈線層112a可配置於第二區域中。當符合此配置形式時，阻擋層FZ-4可阻擋包封體130經由貫穿孔110H滲入第一互連構件110的下部分。亦即，阻擋層FZ-4的下部分可與第二互連構件140接觸，且其側面可與包封體130接觸。除了第一重佈線層112a，亦可進一步於第二區域中配置金屬層112h。金屬層112h可為擬圖案（dummy pattern）等，用於增加金屬的比率以抑制彎曲。必要時，金屬層112h可作為接地使用。金屬層112h可視其功能而連接至電鍍層112P1或自電鍍層112P1斷接。第一區域可具有大於第二區域面積的面積。
第一互連構件110可包括：第二絕緣層111b、第二重佈線層112b及第三重佈線層112c、第三絕緣層111c以及第四重佈線層112d，第二重佈線層112b及第三重佈線層112c分別配置於第二絕緣層111b的相對表面；第一絕緣層111a配置於第二絕緣層111b上並覆蓋第二重佈線層112b；第一重佈線層112a配置於第一絕緣層111a上；第三絕緣層111c配置於第二絕緣層111b上並覆蓋第三重佈線層112c；而第四重佈線層112d配置於第三絕緣層111c上。由於第一互連構件110可包括較大數量的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率下降。同時，儘管未在圖式中繪示，但第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可經由貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的通孔（未繪示）而彼此電性連接。
第二絕緣層111b可具有大於第一絕緣層111a及第三絕緣層111c厚度的厚度。第二絕緣層111b可為相對較厚以藉此維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數量的第三重佈線層112c及第四重佈線層112d。第二絕緣層111b可包括的絕緣材料，所述絕緣材料與第三絕緣層111c所包括的絕緣材料不同。舉例而言，第二絕緣層111b可由例如核心材料、無機填料及絕緣樹脂的預浸體形成，且第一絕緣層111a及第三絕緣層111c可由無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜形成。然而，第一絕緣層至第三絕緣層111a、111b以及111c的材料不須以此為限。
第一互連構件110的第一重佈線層112a下表面可配置在低於半導體晶片120的連接墊122下表面。另外，第二互連構件140的重佈線層142a與第一互連構件110的第一重佈線層112a之間的距離可小於第二互連構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可以突出的形式配置於第一絕緣層111a上，從而與第二互連構件140接觸。第一互連構件110的第二重佈線層112b及第三重佈線層112c可配置於半導體晶片120的主動面及非主動面之間的水平高度上。第一互連構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成在第一互連構件110的第二重佈線層112b及第三重佈線層112c可配置於半導體晶片120的主動面及非主動面之間的水平高度上。第一互連構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可大於第二互連構件140的重佈線層142a及重佈線層142b的厚度。由於第一互連構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可具有較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可形成為相對較小的厚度。
除了上述結構以外，扇出型半導體封裝100D的結構描述以及製造扇出型半導體封裝100D的方法與上述在扇出型半導體封裝100A及扇出型半導體封裝100C重疊，因而省略之。
圖19為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖20為沿圖19所示的扇出型半導體封裝的剖線V-V’截取的平面示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100E可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及連接端子170，第一互連構件110具有貫穿孔110H；半導體晶片120配置於第一互連構件110的貫穿孔110H中且具有主動面及與所述主動面相對的非主動面，在所述主動面上配置有連接墊122；包封體130包覆第一互連構件110的至少部分及半導體晶片120的非主動面的至少部分；第二互連構件140配置於第一互連構件110上及半導體晶片120的主動面上；鈍化層150配置於第二互連構件140上；凸塊下金屬層160形成於鈍化層150的開口151中；而連接端子170形成於凸塊下金屬層160上。第一互連構件110可包括絕緣層111、第一重佈線層112以及阻擋層FZ-5，絕緣層111與第二互連構件140接觸；第一重佈線層112a與第二互連構件140接觸；而阻擋層FZ-5與第二互連構件140及包封體130接觸並環繞貫穿孔110H。阻擋層FZ-5及第二互連構件140之間的介面可配置於水平高度h5上，水平高度h5與第一互連構件110的絕緣層111及第二互連構件140之間的介面的水平高度不同。
若環繞貫穿孔110H的阻擋層FZ-5（更具體而言，連續地環繞貫穿孔110H）在與第二互連構件140接觸的第一互連構件110部分被引入，亦即貼附至黏合構件的第一互連構件110的下部分等，如另一例示性實施例的扇出型半導體封裝100E中所述，在包封製程中，用於形成包封體130的材料被阻擋層FZ-5阻擋，使得材料可不滲入配置於第一互連構件110下部分的第一重佈線層112a。因此，可改善上述的問題。阻擋層FZ-5可為電鍍層112P2，其在絕緣層111及貫穿孔110H上形成。亦即，連續地環繞貫穿孔110H的電鍍層112P2可與形成於絕緣層111上的第一重佈線層112a分開形成，從而作為阻擋層FZ-5使用。因此，在另一例示性實施例中，阻擋層FZ-5及第二互連構件140之間的介面可配置於水平高度h5上，水平高度h5與第一互連構件110的絕緣層111及第二重佈線層140之間的介面的水平高度不同。亦即，阻擋層FZ-5及第一互連構件110的第一重佈線層112a可配置於相同水平高度上。同時，電鍍層112P2亦可在貫穿孔110H的孔壁上形成，從而作為由半導體晶片120所產生的有效散熱的散熱構件等。另外，電鍍層112P2亦可用作阻擋電磁波的電磁波阻擋零件等，由半導體晶片120所產生。
同時，在與第二互連構件140接觸的第一互連構件110下部分，當環繞貫穿孔110H的區域為第一區域且環繞第一區域的區域為第二區域時，則阻擋層FZ-5可配置於第一區域中，且第一重佈線層112a可配置於第二區域中。當符合此配置形式時，阻擋層FZ-5可阻擋包封體130經由貫穿孔110H滲入第一互連構件110的下部分。亦即，阻擋層FZ-5的下部分可與第二互連構件140接觸，且其側面可與包封體130接觸。除了第一重佈線層112a，亦可進一步於第二區域中配置金屬層112h。金屬層112h可為擬圖案（dummy pattern）等，用於增加金屬的比率以抑制彎曲。必要時，金屬層112h可作為接地使用。金屬層112h可視其功能而連接至電鍍層112P2或自電鍍層112P2斷接。第一區域可具有大於第二區域面積的面積。
以下將更詳細闡述根據另一例示性實施例的包括於扇出型半導體封裝100E的個別組件，但將省略與上述重複的內容。
第一互連構件110可包括：絕緣層111、第一重佈線層112a以及第二重佈線層112b，第一重佈線層112a與第二互連構件140接觸並配置於絕緣層111上；而第二重佈線層112b配置於絕緣層111另一表面上，所述表面與其上配置有重佈線層112a的絕緣層111一表面相對。另外，第一互連構件110可包括通孔（未繪示），通孔貫穿絕緣層111並使第一重佈線層112a與第二重佈線層112b彼此電性連接。作為阻擋層FZ-5的第一互連構件110部分可配置於與第一重佈線層112a相同水平高度的水平高度，第一互連構件110另一部分可包括配置於貫穿孔110H孔壁上的電鍍層112P2。電鍍層112P1可連續地環繞通孔110H，從而作為阻擋層FZ-5使用。
作為阻擋層FZ-5使用的電鍍層112P2可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。當第一重佈線層112a形成時，電鍍層112P2可與第一重佈線層112a一同形成。電鍍層112P2可具有等於或大於第一重佈線層112a厚度的厚度，且若電鍍層112P2的厚度小於第一重佈線層112a的厚度，包封體130可能滲入電鍍層112P2與第一重佈線層112a之間的間隙，使得電鍍層112P2可能無法適當地作為阻擋層FZ-5。
圖21為說明圖19中扇出型半導體封裝的製程實例示意圖。
參照圖式，可先製造第一互連構件110。第一互連構件110可藉由以下步驟製造：製備絕緣層111，使用雷射鑽孔或機械鑽孔形成貫穿絕緣層111的貫穿孔110H，且在絕緣層111的相對表面及孔壁上，使用改良半加成方法（modified semi-additive process；MSAP）等形成第一重佈線層112a、第二重佈線層112b、金屬層112h、電鍍層112P2、通孔（未繪示）等。接著，第一互連構件110可貼附至支撐體（support）200，例如黏合構件等，且半導體晶片120可貼附至支撐體200以在第一互連構件110的貫穿孔110H中以面朝向下的形式配置。
接著，可以包封體130包覆第一互連構件110的至少部分及半導體晶片120的至少部分。用於形成包封體130的材料可覆蓋第一互連構件110的上表面及半導體晶片120的上表面，且所述材料可接著在貫穿孔110H中填充。在此情況下，當第一互連構件110具有電鍍層112P2，且電鍍層112P2如另一例示性實施例中所述連續地環繞貫穿孔110H時，可防止用於形成包封體130的材料滲入第一重佈線層112a的現象。包封體130可藉由已知的層疊方法或施行方法而形成用於形成包封體130的材料，且接著將材料硬化。
接著，可移除支撐體200，且第二互連構件140可在移除支撐體200的區域中形成。第二互連構件140可藉由以下步驟形成：依序形成絕緣層141a及絕緣層141b，接著分別在絕緣層141a及絕緣層141b之上與之中形成重佈線層142a及重佈線層142b以及通孔143a及通孔143b。接著，可形成鈍化層的開口151，且凸塊下金屬層160可以已知的金屬化方法形成開口151。接著，可在凸塊下金屬層160上形成連接端子170。形成連接端子170的方法並不受特別限制。亦即，視結構與形式，連接端子170可藉由此技術領域中已知的方法形成。可藉由迴焊來固定連接端子170，且連接端子170的部分可嵌入於鈍化層150中以增強固定力，且連接端子170的其餘部分可向外曝露出，使得可靠性可增加。必要時，可形成曝露第一互連構件110的第二重佈線層112b的開口131，以用於標示、疊層封裝的連接以及表面安裝技術組件的安裝等。
同時，一系列製程可為以下製程：製備具有較大尺寸的絕緣層111；藉由上述製程製造多個扇出型半導體封裝100E；並接著藉由切割製程將所述多個扇出型半導體封裝單體化成單獨的扇出型半導體封裝100E以有助於大量生產。在此種情形中，生產率可為極佳。
圖22為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖23為沿圖22所示的扇出型半導體封裝的剖線VI-VI’截取的平面示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100F可包括：第一互連構件110、半導體晶片120、包封體130、第二互連構件140、鈍化層150、凸塊下金屬層160以及連接端子170，第一互連構件110具有貫穿孔110H；半導體晶片120配置於第一互連構件110的貫穿孔110H中且具有主動面及與所述主動面相對的非主動面，在所述主動面上配置有連接墊122；包封體130包覆第一互連構件110的至少部分及半導體晶片120的非主動面的至少部分；第二互連構件140配置於第一互連構件110上及半導體晶片120的主動面上；鈍化層150配置於第二互連構件140上；凸塊下金屬層160形成於鈍化層150的開口151中；而連接端子170形成於凸塊下金屬層160上。第一互連構件110可包括第一絕緣層111a、第一重佈線層112a以及阻擋層FZ-6，第一絕緣層111a接觸第二互連構件140；第一重佈線層112a接觸第二互連構件140；而阻擋層FZ-6接觸第二互連構件140及包封體130，且阻擋層FZ-6環繞貫穿孔110H。阻擋層FZ-6及第二互連構件140之間的介面可配置於水平高度h6上，水平高度h6與第一互連構件110的第一絕緣層112a及第二互連構件140之間的介面的水平高度不同。
若環繞貫穿孔110H的阻擋層FZ-6（更具體而言，連續地環繞貫穿孔110H）在與第二互連構件接觸的第一互連構件110的一部分被引入，亦即貼附至黏合構件的第一互連構件110的下部分等，如另一例示性實施例的扇出型半導體封裝100F中所述，在包封製程中，用於形成包封體130的材料被阻擋層FZ-6阻擋，使得材料可不滲入配置於第一互連構件110下部分的第一重佈線層112a。因此，可改善上述的問題。阻擋層FZ-6可為電鍍層112P2，其在第一絕緣層111a及貫穿孔110H上形成。亦即，連續地環繞貫穿孔110H的電鍍層112P2可與形成於絕緣層111上的第一重佈線層112a分開形成，從而作為阻擋層FZ-6使用。因此，在另一例示性實施例中，阻擋層FZ-6及第二互連構件140之間的介面可配置於水平高度h6上，水平高度h6與第一互連構件110的第一絕緣層112a及第二重佈線層140之間的介面的水平高度不同。亦即，阻擋層FZ-6及第一互連構件110的第一重佈線層112a可配置於相同水平高度上。同時，電鍍層112P2亦可在貫穿孔110H的孔壁上形成，從而作為由半導體晶片120所產生的有效散熱的散熱構件等。另外，電鍍層112P2亦可用作阻擋電磁波的電磁波阻擋零件等，由半導體晶片120所產生。電鍍層112P2可具有等於或大於第一重佈線層112a厚度的厚度。
在與第二互連構件140接觸的第一互連構件110下部分，當環繞貫穿孔110H的區域為第一區域且環繞第一區域的區域為第二區域時，則阻擋層FZ-6可配置於第一區域中，且第一重佈線層112a可配置於第二區域中。當符合此配置形式時，阻擋層FZ-6可阻擋包封體130經由貫穿孔110H滲入第一互連構件110的下部分。亦即，阻擋層FZ-6的下部分可與第二互連構件140接觸，且其側面可與包封體130接觸。除了第一重佈線層112a，亦可進一步於第二區域中配置金屬層112h。金屬層112h可為擬圖案（dummy pattern）等，用於增加金屬的比率以抑制彎曲。必要時，金屬層112h可作為接地使用。金屬層112h可視其功能而連接至電鍍層112P2或自電鍍層112P2斷接。第一區域可具有大於第二區域面積的面積。
第一互連構件110可包括：第二絕緣層111b、第二重佈線層112b及第三重佈線層112c、第三絕緣層111c以及第四重佈線層112d，第二重佈線層112b及第三重佈線層112c分別配置於第二絕緣層111b的相對表面；第一絕緣層111a配置於第二絕緣層111b上並覆蓋第二重佈線層112b；第一重佈線層112a配置於第一絕緣層111a上；第三絕緣層111c配置於第二絕緣層111b上並覆蓋第三重佈線層112c；而第四重佈線層112d配置於第三絕緣層111c上。由於第一互連構件110可包括較大數量的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率下降。同時，儘管未在圖式中繪示，但第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可經由貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的通孔（未繪示）而彼此電性連接。
第二絕緣層111b可具有大於第一絕緣層111a及第三絕緣層111c厚度的厚度。第二絕緣層111b可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數量的重佈線層112c及重佈線層112d。第二絕緣層111b可包括的絕緣材料，所述絕緣材料與第三絕緣層111c所包括的絕緣材料不同。舉例而言，第二絕緣層111b可由例如核心材料、無機填料及絕緣樹脂的預浸體形成，且第一絕緣層111a及第三絕緣層111c可由無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜形成。然而，第一絕緣層至第三絕緣層111a、111b以及111c的材料不須以此為限。
第一互連構件110的第一重佈線層112a下表面可配置在低於半導體晶片120的連接墊122下表面。另外，第二互連構件140的重佈線層142a與第一互連構件110的第一重佈線層112a之間的距離可小於第二互連構件140的重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可以突出的形式配置第一絕緣層111a上，從而與第二互連構件140接觸。第一互連構件110的第二重佈線層112b及第三重佈線層112c可配置於半導體晶片120的主動面及非主動面之間的水平高度上。第一互連構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成在第一互連構件110的第二重佈線層112b及第三重佈線層112c可配置於半導體晶片120的主動面及非主動面之間的水平高度上。第一互連構件110的重佈線層112a、112b、112c以及112d的厚度可大於第二互連構件140的重佈線層142a及重佈線層142b的厚度。由於第一互連構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可具有較大的尺寸。另一方面，第二互連構件140的重佈線層142a及重佈線層142b可形成為相對較小的厚度。
除了上述結構以外，扇出型半導體封裝100F的結構描述以及製造扇出型半導體封裝100F的方法與上述在扇出型半導體封裝100E重疊，因而省略之。
圖24為說明因包封體出現而產生滲入缺陷情形的平面示意圖。
參照圖式，如上所述，若第一互連構件無阻擋層FZ-1、FZ-2、FZ-3、FZ-4、FZ-5或FZ-6，在包封製程中包封體130’可能滲入形成在第一互連構件110’下部分的重佈線層112’而污染重佈線層112’。在此情況下，當第二互連構件形成於連續製程中時，可能出現可靠性問題，例如連接至重佈線層112’的通孔的開路缺陷（open defect）、連接性降低、電性短路等。另外，此滲入情形亦可能汙染配置於半導體晶片120’之下表面上的連接墊。
如前所述，根據本揭露的例示性實施例，可提供一種扇出型半導體封裝，其中可改善因包封體而出現的滲入缺陷。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F、2100‧‧‧扇出型半導體封裝
110‧‧‧第一互連構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
112h‧‧‧金屬層
112P1、112P2‧‧‧電鍍層
112’‧‧‧重佈線層
120、120’、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧鈍化層
130、130’、2130‧‧‧包封體
131、151、2251‧‧‧開口
140‧‧‧第二互連構件
141a、141b
、2141、2241‧‧‧絕緣層
142a、142b、2142‧‧‧重佈線層
143a、143b、2143、2243、2243h‧‧‧通孔
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
200‧‧‧支撐體
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1120‧‧‧電子組件
2140、2240‧‧‧互連構件
2160、2260‧‧‧凸塊下金屬層
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧佈線圖案
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
FZ-1、FZ-2、FZ-3、FZ-4、FZ-5、FZ-6‧‧‧阻擋層
h1、h2、h3、h4、h5、h6‧‧‧水平高度
I-I’、II-II’、III-III’、IV-IV’、V-V’、VI-VI’、‧‧‧剖線
下文特舉實施例，並配合所附圖式作詳細說明，本發明的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖； 圖9為說明扇出型半導體封裝的實例的剖視示意圖； 圖10為沿圖9所示的扇出型半導體封裝的剖線I-I’截取的平面示意圖； 圖11為說明圖9中扇出型半導體封裝的製造過程實例示意圖； 圖12為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖13為沿圖12的扇出型半導體封裝的剖線II-II’獲取的平面示意圖； 圖14為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖15為沿圖14所示的扇出型半導體封裝的剖線III-III’截取的平面示意圖； 圖16為說明圖14中扇出型半導體封裝的製造過程實例示意圖； 圖17為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖18為沿圖17所示的扇出型半導體封裝的剖線IV-IV’截取的平面示意圖； 圖19為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖20為沿圖19所示的扇出型半導體封裝的剖線V-V’截取的平面示意圖； 圖21為說明圖19中扇出型半導體封裝的製造過程實例示意圖； 圖22為說明扇出型半導體封裝的另一實例的剖視示意圖； 圖23為沿圖22所示的扇出型半導體封裝的剖線VI-VI’截取的平面示意圖； 圖24為說明因包封體出現而產生滲入缺陷情形的平面示意圖。
100A‧‧‧扇出型半導體封裝
110‧‧‧第一互連構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
112a‧‧‧重佈線層
112b‧‧‧重佈線層
112h‧‧‧金屬層
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
131‧‧‧開口
140‧‧‧第二互連構件
141a‧‧‧絕緣層
141b‧‧‧絕緣層
142a‧‧‧重佈線層
142b‧‧‧重佈線層
143a‧‧‧通孔
143b‧‧‧通孔
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
FZ-1‧‧‧阻擋層
h1‧‧‧水平高度
I-I’‧‧‧剖線I-I’

Claims (20)

  1. 一種扇出型半導體封裝，包括： 第一互連構件，具有貫穿孔； 半導體晶片，其配置於所述貫穿孔中且具有上面配置有連接墊的主動面及與所述主動面相對的非主動面； 第二互連構件，配置於所述第一互連構件及所述半導體晶片的所述主動面上，且所述第二互連構件包括電性連接至所述連接墊的重佈線層；以及 包封體，包覆所述第一互連構件及所述半導體晶片的所述非主動面的至少部分， 其中所述第一互連構件包括：第一絕緣層、第一重佈線層以及阻擋層，所述第一絕緣層與所述第二互連構件接觸；所述第一重佈線層配置於與所述第二互連構件接觸的所述第一絕緣層的一表面上，並電性連接至所述連接墊；而所述阻擋層配置於所述第一絕緣層的所述表面上，所述第一絕緣層上配置有所述第一重佈線層，且所述阻擋層環繞所述貫穿孔。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述阻擋層連續地環繞所述貫穿孔。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述阻擋層的側面與所述包封體接觸，且 所述阻擋層的下表面與所述第二互連構件接觸。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述阻擋層與及所述互連構件之間的介面所在的水平高度與與所述第一重佈線層及所述第二互連構件之間的介面所在的水平高度與所述第一絕緣層及所述第二互連構件之間的介面所在的水平高度中的至少一者不同。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中與所述第二互連構件接觸的所述第一互連構件的一表面包括環繞所述貫穿孔的第一區域及環繞所述第一區域的第二區域， 所述第一互連構件的所述阻擋層配置於所述第一區域中，且 所述第一互連構件的所述第一重佈線層配置於所述第二區域中。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述阻擋層為所述第一互連構件的所述第一絕緣層的部分，且 所述第一互連構件的所述第一重佈線層配置於與所述阻擋層所在的水平高度不同的水平高度上。
  7. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述阻擋層為在所述第一互連構件的所述第一絕緣層上形成的電鍍層，且 所述第一互連構件的所述第一重佈線層配置於與所述阻擋層所在的水平高度相同的水平高度上。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述電鍍層的厚度等於或大於所述第一互連構件的所述第一重佈線層的厚度。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包括：所述第一絕緣層、所述第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第二互連構件接觸並嵌入於所述第一絕緣層中；而所述第二重佈線層配置於所述第一絕緣層的的另一表面上，而所述另一表面與所述第一絕緣層的嵌有所述第一重佈線層一個表面相對。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一互連構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第三重佈線層配置於所述第二絕緣層上。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第二重佈線層配置於所述半導體晶片的所述主動面與所述非主動面之間的水平高度上。
  12. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二互連構件的所述重佈線層及所述第一重佈線層之間的距離大於所述第二互連構件的所述重佈線層及所述連接墊之間的距離。
  13. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一重佈線層的厚度大於所述第二互連構件的所述重佈線層的厚度。
  14. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面配置在高於所述連接墊的下表面的水平高度。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件包括：第二絕緣層、第二重佈線層以及第三重佈線層，所述第二重佈線層以及所述第三重佈線層分別配置於所述第二絕緣層的相對表面上；所述第一絕緣層配置於所述第二絕緣層上並覆蓋所述第二重佈線層；而所述第一重佈線層配置於所述第一絕緣層上。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一互連構件更包括第三絕緣層及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，而所述第四重佈線層配置於所述第三絕緣層上。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一重佈線層的厚度大於所述第二互連構件的所述重佈線層的厚度。
  19. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第二重佈線層配置於所述半導體晶片的所述主動面與所述非主動面之間的水平高度上。
  20. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面配置在低於所述連接墊的下表面的水平高度。
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